KR100390828B1 - A forming method of etch stop layer for borderless contact by rapid thermal process - Google Patents
A forming method of etch stop layer for borderless contact by rapid thermal process Download PDFInfo
- Publication number
- KR100390828B1 KR100390828B1 KR10-2001-0030681A KR20010030681A KR100390828B1 KR 100390828 B1 KR100390828 B1 KR 100390828B1 KR 20010030681 A KR20010030681 A KR 20010030681A KR 100390828 B1 KR100390828 B1 KR 100390828B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- heat treatment
- rapid heat
- etch stop
- stop layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 보더리스 콘택용 식각 방지막 형성 방법에 관한 것이다. 본 발명은 급속 열처리에 의해 식각 방지막을 형성함으로써, 보더리스 콘택 저항을 최소화 할 수 있으며, 막 균일성과 콘택 결함 또한 최소화할 수 있는 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은, 소자 분리막이 형성된 기판 상에 게이트 전극 및 소스/드레인 접합을 형성하는 제1단계; 상기 게이트 전극과 상기 소스/드레인 접합 상에 금속 실리사이드를 형성하는 제2단계; 상기 제2단계가 완료된 결과물 표면을 따라 급속 열처리에 의해 제1 식각 방지막을 형성하는 제3단계; 상기 제1 식각 방지막 상에 제2 식각 방지막을 형성하는 제4단계; 및 상기 소스/드레인 접합과 상기 소자 분리막의 일부를 동시에 노출시키는 콘택을 형성하는 제5단계를 포함하여 이루어지는 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a method of forming an etch stop layer for borderless contacts. An object of the present invention is to provide an etching preventing film forming method for borderless contact by rapid heat treatment, which can minimize borderless contact resistance by forming an etching prevention film by rapid heat treatment, and also minimize film uniformity and contact defects. There is this. To this end, the present invention comprises a first step of forming a gate electrode and a source / drain junction on the substrate on which the device isolation layer is formed; Forming a metal silicide on the gate electrode and the source / drain junction; A third step of forming a first etch stop layer by rapid heat treatment along the surface of the resultant product after the second step is completed; A fourth step of forming a second etch stop layer on the first etch stop layer; And a fifth step of forming a contact exposing the source / drain junction and a portion of the device isolation layer at the same time.
Description
본 발명은 반도체 기술에 관한 것으로 상세하게는, 급속 열처리(Rapid Thermal Process)에 의한 보더리스 콘택(BorderLess Contact; 이하 BLC라 함)용 식각 방지막(Etch stop layer) 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a method of forming an etch stop layer for a borderless contact (hereinafter referred to as a BLC) by a rapid thermal process.
반도체 집적회로(Intergated circuit; 이하 IC라 함)의 고집적화가 진행됨에 따라, IC 내 각 소자간의 콘택 싸이즈 또한 감소되어야 하는 것은 필연적이다.As the integration of semiconductor integrated circuits (hereinafter referred to as ICs) is advanced, it is inevitable that the contact size between each element in the IC must also be reduced.
한편, 이러한 콘택 싸이즈의 감소에 따라 콘택 형성시 콘택 형성 부위의 정렬의 어려움으로 인한 오정렬의 확률이 높아지게 되어 그에 따른 소자간 분리 구조의 데미지에 따른 리키지가 발생하여 소자의 특성에 치명적인 악영향을 초래할 가능성이 증가하게 되었다.On the other hand, as the contact size decreases, the probability of misalignment due to the difficulty of the alignment of the contact formation site increases during contact formation, resulting in a risk due to damage of the isolation structure between devices, which may cause a fatal adverse effect on the characteristics of the device. This increased.
이러한 문제점을 해결하기 위해 BLC 형성 방법이 등장하게 되었는 바, BLC란, 콘택홀 형성시 그 콘택홀 형성 영역과 인접한 영역 예컨대, 소스/드레인 접합과 필드산화막의 일부 영역을 동시에 노출시키는 콘택홀을 형성함으로서, 필드산화막의 노출된 영역 상에 소자를 형성할 수 있게 하여 집적도를 높이기 위한 기술이다.In order to solve this problem, a method of forming a BLC has emerged. In the case of forming a contact hole, a BLC forms a contact hole which simultaneously exposes a region adjacent to the contact hole forming region, for example, a region of a source / drain junction and a field oxide layer. In this way, it is possible to form a device on the exposed region of the field oxide film to increase the degree of integration.
한편, 이러한 BLC 공정에 따른 사진 식각 공정에서 그 하부 및 그 인접 영역을 보호하기 위한 식각방지막이 필요하며, BLC에 따른 하부층의 콘택 저항 감소와 막 균일도 등의 문제가 남아 있다.Meanwhile, in the photolithography process according to the BLC process, an etch barrier layer is required to protect the lower portion and the adjacent region thereof, and problems such as a decrease in contact resistance and film uniformity of the lower layer due to the BLC remain.
도 1a 내지 도 1b는 종래기술에 따른 BLC 형성 공정을 도시한 단면도이다.1A to 1B are cross-sectional views illustrating a BLC forming process according to the prior art.
먼저 도 1a에 도시된 바와 같이, 게이트 전극(12, 13, 14, 16, 17) 및 소스/드레인 접합(15)이 형성된 기판(10) 표면을 따라 식각방지막(18)과 식각방지막(19)을 차례로 형성하는 바, 식각방지막(18)은 통상의 산화막 계열이며, 식각방지막(19)은 통상의 질화막 계열이다.First, as shown in FIG. 1A, an etch stop 18 and an etch stop 19 along the surface of the substrate 10 on which the gate electrodes 12, 13, 14, 16 and 17 and the source / drain junction 15 are formed. The etch stop film 18 is a conventional oxide film series, and the etch stop film 19 is a normal nitride film series.
구체적으로, 기판(10) 상에 트렌치 형상의 소자 분리막(11)을 형성하고, 게이트 산화막(12)과 폴리실리콘 게이트(13)와 산화막(14)을 형성하고, 이온주입을 통하여 소스/드레인 접합(15)을 형성한 다음, 측벽 스페이서(16)를 형성한 다음, 살리사이드(Salicide; self-aligned silicide) 공정을 통하여 소스/드레인 접합(15)과 폴리실리콘 게이트(13) 상에 소스/드레인 접합(15)과 폴리실리콘 게이트(13)의 저항값을 감소시키기 위한 CoSi2또는 TiSi2등의 금속 금속 실리사이드(17)를 형성한다.Specifically, the trench isolation device isolation layer 11 is formed on the substrate 10, the gate oxide layer 12, the polysilicon gate 13, and the oxide layer 14 are formed, and source / drain junctions are formed through ion implantation. (15), then sidewall spacers (16), and then source / drain junctions (15) on source / drain junctions (15) and polysilicon gates (13) through a salicide (self-aligned silicide) process. A metal metal silicide 17 such as CoSi 2 or TiSi 2 is formed to reduce the resistance of the junction 15 and the polysilicon gate 13.
이어서, 결과물 전면을 따라 후속의 BLC 공정에 따른 금속 실리사이드(17)와 측벽 스페이서(16)의 손실을 방지하기 위해 식각 방지막(18)과 식각 방지막(19)을 차례로 형성한다.Subsequently, the etch stop layer 18 and the etch stop layer 19 are sequentially formed along the entire surface of the resultant to prevent the loss of the metal silicide 17 and the sidewall spacers 16 according to the subsequent BLC process.
그러나, 식각 방지막(18, 19)은 저압 화학기상 증착법(Low PressureChemical Vapor Deposition; 이하 LPCVD)을 이용하여 형성하는 바, 700℃ 이상의 고온 공정을 거치게 되며, 이에 따라 도 2에 도시된 바와 같이 높은 열경비(Thermal budget)에 따라 금속 실리사이드(17)의 저항이 증가하게 된다.However, the anti-etching films 18 and 19 are formed using low pressure chemical vapor deposition (LPCVD), and are subjected to a high temperature process of 700 ° C. or higher, and thus high heat as shown in FIG. 2. As the thermal budget increases, the resistance of the metal silicide 17 increases.
한편, 이러한 금속 실리사이드(17)의 저항을 감소시키기 위해 식각 방지막(18, 19) 중 산화막 계열의 식각 방지막(18)을 형성하지 않고 질화막 계열의 식각 방지막(19) 만을 형성할 경우에도 도 2에 도시된 바와 같이 금속 실리사이드(17)의 저항이 감소한다. 여기서 도 2(a)는 N+ 영역에서의 금속 실리사이드(17)의 저항을 나타낸 것이고, 도 2(b)는 P+ 영역에서의 금속 실리사이드(17)의 저항을 나타낸 것이다.On the other hand, in order to reduce the resistance of the metal silicide 17, even in the case of forming only the nitride-based etching prevention film 19 of the oxide-based etching prevention film 18 of the etching prevention film (18, 19) in FIG. As shown, the resistance of the metal silicide 17 decreases. 2 (a) shows the resistance of the metal silicide 17 in the N + region, and FIG. 2 (b) shows the resistance of the metal silicide 17 in the P + region.
그러나, 산화막 계열의 식각 방지막(18)을 형성하지 않고 질화막 계열의 식각 방지막(19) 만을 형성할 경우에는 질화막 계열의 식각 방지막(19)의 형성을 위해 사용되는 암모니아(NH3) 등의 가스와 금속 실리사이드(17)와의 반응에 의해 비정상적인 식각 방지막(19)이 형성되거나, 핫캐리어 수명(Hot carrier life time) 및 금속 실리사이드(17)의 스트레스를 증가시키는 결과를 초래하게 되어 결국 소자의 성능을 저하시키는 문제가 발생된다.However, in the case of forming only the nitride-based etch stop layer 19 without forming the oxide-based etch stop layer 18, a gas such as ammonia (NH 3 ) and the like used for forming the nitride-based etch stop layer 19 may be used. An abnormal etch stop layer 19 is formed by the reaction with the metal silicide 17 or the hot carrier life time and the stress of the metal silicide 17 are increased, resulting in deterioration of device performance. Problem occurs.
다음으로, 도 1b에 도시된 바와 같이, 기판 전면에 층간 절연막(20)을 형성한 후, BLC를 이용한 사진 식각 공정을 통하여 소자 분리막(11)의 일부와 소스/드레인 접합(15) 상의 금속 실리사이드(17) 일부가 동시에 드러나도록 하는 콘택홀(21)을 형성하는 바, 여기서 콘택홀(21)은 비트라인(Bitline), 워드라인(Wordline) 또는 스토리지노드 전극용 콘택홀이다.Next, as shown in FIG. 1B, after the interlayer insulating film 20 is formed on the entire surface of the substrate, a part of the device isolation layer 11 and the metal silicide on the source / drain junction 15 are formed through a photolithography process using BLC. (17) A contact hole 21 is formed so that a part thereof is simultaneously exposed, where the contact hole 21 is a bit line, a word line or a contact hole for a storage node electrode.
그러나, 여기서, 산화막 계열의 식각 방지막(18)의 두께가 N+ 영역과 P+의 영역에 따라 달라지는 바, 도 3의 (a)와 (b)에 도시된 바와 같은 문제가 발생하게 된다. 도 3(a)는 N+ 영역, 도 3(b)는 P+ 영역을 각각 나타낸다.However, since the thickness of the oxide-based etch stop layer 18 varies depending on the N + region and the P + region, problems as shown in (a) and (b) of FIG. 3 occur. 3 (a) shows an N + region, and FIG. 3 (b) shows a P + region.
이것은, 식각 방지막(18)의 형성에 따른 비교적 긴 시간의 열공정 동안 N+ 영역에 미리 도핑된 비소(As) 등이 금속 실리사이드(17)로 확산됨에 따라, 금속 실리사이드(17)의 이상 산화를 일으키게 되어 산화막 계열의 식각 방지막(18)에 또 다른 산화막이 형성되게 되어 N+ 영역의 식각 방지막(18)이 P+ 영역의 산화막에 비해 두꺼워진다.This causes abnormal oxidation of the metal silicide 17 as arsenic (As) or the like previously doped in the N + region diffuses into the metal silicide 17 during a relatively long time thermal process resulting from the formation of the etch stop layer 18. As a result, another oxide film is formed on the oxide-based etch stop layer 18, so that the etch stop layer 18 in the N + region becomes thicker than that in the P + region.
따라서, 콘택홀(21) 형성시 N+ 영역의 식각 방지막(18)을 기준으로 하여 식각할 경우 P+ 영역의 금속 실리사이드(17)가 과도 식각(Over etch)되어 금속 실리사이드(17)의 손실(Loss)을 피할 수 없게 되며, 이러한 금속 실리사이드(17)의 손실을 방지하기 위하여 P+ 영역을 기준으로 하여 식각할 경우 도 4의 'C'에 도시된 바와 같이 N+ 영역의 식각 방지막이 잔류하게 되어 콘택 오픈 결함(Contact Open Fail)이 발생된다.Therefore, when the contact hole 21 is formed based on the etch stop layer 18 of the N + region, the metal silicide 17 of the P + region is over-etched so that the loss of the metal silicide 17 is lost. In order to prevent the loss of the metal silicide 17, when the etching is performed based on the P + region, as shown in 'C' of FIG. 4, an etch barrier layer of the N + region remains, resulting in contact open defects. (Contact Open Fail) occurs.
한편, 이러한 문제점을 해결하기 위해 산화막 계열의 식각 방지막(18)을 형성하지 않을 경우 전술한 바와 같은 문제점이 발생된다.On the other hand, in order to solve this problem, if the oxide-based etching prevention film 18 is not formed, the problems described above occur.
상기한 바와 같은 LPCVD의 비교적 고온 공정의 식각 방지막 형성에 따른 문제점을 해결하기 위해 LPCVD 보다 비교적 저온 공정을 요하는 플라즈마 화학기상 증착법(Plasma Enhanced Chemical Vapor Depositoin; 이하 PECVD)을 이용하여 식각 방지막(18, 19)을 형성하려는 시도도 있었지만, 이는 LPCVD 보다 금속실리사이드(17)에 플라즈마 데미지를 유발할 수 있으며, P+ 영역의 소자 예컨대, PMOS(P-type Metal Oxide Semiconductor)의 문턱전압(Thredhold Voltage; Vt)의 급격한 변화를 가져오며, 증착 속도가 빨라서 막 균일성(Uniformity)이 떨어지게 되는 문제점이 발생된다.In order to solve the problems caused by the formation of the anti-etching film of the relatively high temperature process of LPCVD as described above, the etching prevention film 18 using the PECVD (Plasma Enhanced Chemical Vapor Depositoin) is required. Although attempts have been made to form 19), this may cause plasma damage to the metal silicide 17 rather than LPCVD, and may be caused by the threshold voltage (Vt) of devices in the P + region, such as P-type Metal Oxide Semiconductor (PMOS). It causes a drastic change and a problem of deteriorating film uniformity due to the fast deposition rate.
다음으로, 도면 상에 도시되지 않았지만, 금속배선 또는 메모리 소자의 경우 비트라인 또는 스토리지 전극라인을 형성하여 콘택홀(21)을 통해 소스/드레인 접합(15)과 전기적 콘택이 되도록 한다.Next, although not shown in the drawings, in the case of metal wiring or a memory device, a bit line or a storage electrode line is formed to be in electrical contact with the source / drain junction 15 through the contact hole 21.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 급속 열처리에 의해 식각 방지막을 형성함으로써, 보더리스 콘택 저항을 최소화 할 수 있으며, 막 균일성과 콘택 결함 또한 최소화할 수 있는 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art as described above, by forming an etch stop layer by rapid heat treatment, it is possible to minimize the borderless contact resistance, and to rapid heat treatment that can also minimize the film uniformity and contact defects SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming an etching preventing film for borderless contact.
도 1a 내지 도 1b는 종래기술에 따른 보더리스 콘택 공정을 도시한 단면도,1a to 1b is a cross-sectional view showing a borderless contact process according to the prior art,
도 2는 종래기술에 금속 실리사이드의 저항 변화를 도시한 그래프,Figure 2 is a graph showing the resistance change of the metal silicide in the prior art,
도 3은 종래기술에 따른 N+ 영역과 P+ 영역에서의 식각 방지막의 차이를 도시한 전자 투광 현미경 단면 사진,3 is a cross-sectional view of an electron transmission microscope showing the difference between the anti-etching film in the N + region and the P + region according to the prior art,
도 4는 종래기술에 따른 보더리스 콘택 결함을 도시한 전자 투광 현미경 단면 사진,4 is an electron transmission microscope cross-sectional view showing a borderless contact defect according to the prior art,
도 5a 내지 도 5d는 본 발명에 따른 보더리스 콘택 공정을 도시한 단면도,5A to 5D are cross-sectional views illustrating a borderless contact process according to the present invention;
도 6은 본 발명에 따른 급속 열처리 전후의 금속 실리사이드를 도시한 전자 투광 현미경 단면 사진.6 is a cross-sectional view of an electron transmission microscope showing metal silicide before and after rapid heat treatment according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
50 : 기판 51 : 소자 분리막50 substrate 51 device isolation film
52 : 게이트 산화막 53 : 폴리실리콘 게이트52: gate oxide film 53: polysilicon gate
54 : 산화막 55 : 소스/드레인 접합54 oxide film 55 source / drain junction
56 : 측벽 스페이서 57 : 금속 실리사이드56 sidewall spacer 57 metal silicide
58 : 제1 식각 방지막 59 : 제2 식각 방지막58: first etching prevention film 59: second etching prevention film
60 : 층간 절연막 61 : 콘택홀60: interlayer insulating film 61: contact hole
상기와 같은 문제점을 해결하기 위해 본 발명은, 소자 분리막이 형성된 기판 상에 게이트 전극 및 소스/드레인 접합을 형성하는 제1단계; 상기 게이트 전극과 상기 소스/드레인 접합상에 금속 실리사이드를 형성하는 제2단계; 상기 제2단계가 완료된 결과물 표면을 따라 급속 열처리에 의해 제1 식각 방지막을 형성하는 제3단계; 상기 제1 식각 방지막 상에 제2 식각 방지막을 형성하는 제4단계; 및 상기 소스/드레인 접합과 상기 소자 분리막의 일부를 동시에 노출시키는 콘택을 형성하는 제5단계를 포함하여 이루어지는 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법을 제공한다.The present invention to solve the above problems, the first step of forming a gate electrode and source / drain junction on the substrate on which the device isolation film is formed; Forming a metal silicide on the gate electrode and the source / drain junction; A third step of forming a first etch stop layer by rapid heat treatment along the surface of the resultant product after the second step is completed; A fourth step of forming a second etch stop layer on the first etch stop layer; And a fifth step of forming a contact exposing the source / drain junction and a portion of the device isolation layer at the same time.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 소자 분리막이 형성된 기판 상에 게이트 전극 및 소스/드레인 접합을 형성하는 제1단계; 상기 게이트 전극과 상기 소스/드레인 접합 상에 금속 실리사이드를 형성하는 제2단계; 상기 제2단계가 완료된 결과물 표면을 따라 급속 열처리에 의해 식각 방지막을 형성하는 제3단계; 및 상기 소스/드레인 접합과 상기 소자 분리막의 일부를 동시에 노출시키는 콘택을 형성하는 제4단계를 포함하여 이루어지는 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법을 제공한다.In addition, the present invention to solve the above problems, the first step of forming a gate electrode and source / drain junction on the substrate on which the device isolation film is formed; Forming a metal silicide on the gate electrode and the source / drain junction; A third step of forming an etch stop layer by rapid heat treatment along the resultant surface of the second step; And a fourth step of forming a contact for exposing the source / drain junction and a portion of the device isolation layer at the same time.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.
도 5a 내지 도 5b는 본 발명의 일실시예에 따른 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 공정을 도시한 단면도이며, 도 6은 그에 따른 금속 실리사이드의 전자 투광 현미경 단면 사진이다.5A to 5B are cross-sectional views illustrating a process of forming an etch barrier layer for borderless contact by rapid heat treatment according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view of an electron transmission microscope of the metal silicide.
먼저, 도 5a에 도시된 바와 같이, 기판(50) 상에 트렌치 형상의 소자 분리막(51)을 형성하고, 게이트 산화막(52)과 폴리실리콘 게이트(53)와 산화막(54)을 형성하고, 이온주입을 통하여 소스/드레인 접합(55)을 형성한 다음, 측벽 스페이서(56)를 형성한 다음, 살리사이드(Salicide; self-aligned silicide) 공정을 통하여 소스/드레인 접합(55)과 폴리실리콘 게이트(53) 상에 소스/드레인 접합(55)과 폴리실리콘 게이트(53)의 저항값을 감소시키기 위한 CoSi2또는 TiSi2등의 금속 금속 실리사이드(57)를 형성한다.First, as shown in FIG. 5A, the trench isolation device isolation layer 51 is formed on the substrate 50, the gate oxide layer 52, the polysilicon gate 53, and the oxide layer 54 are formed, and ions are formed. The source / drain junction 55 is formed by implantation, and then the sidewall spacers 56 are formed, and then the source / drain junction 55 and the polysilicon gate (Salicide) are formed through a salicide (self-aligned silicide) process. A metal metal silicide 57 such as CoSi 2 or TiSi 2 is formed on the 53 to reduce the resistance of the source / drain junction 55 and the polysilicon gate 53.
이어서, 도 5b에 도시된 바와 같이, 결과물 전면을 따라 후속의 BLC 공정에 따른 금속 실리사이드(57)와 측벽 스페이서(56) 등의 손실을 방지하기 위해 급속 열처리에 의해 산화막 계열의 식각 방지막(58)을 차례로 형성한다.Subsequently, as shown in FIG. 5B, an oxide-based etching prevention layer 58 is formed by rapid heat treatment to prevent the loss of the metal silicide 57, the sidewall spacers 56, and the like according to the subsequent BLC process along the entire surface of the resultant. Form in turn.
구체적으로, O2, H2O, N2O 또는 NO 등의 가스 분위기 또는 이들의 혼합 가스 분위기에서 300℃ 내지 700℃의 온도 및 50 Torr 내지 760 Torr의 압력을 유지하면서 급속 열처리를 시행함으로써, 산화막 계열의 식각 방지막(58)을 형성하며, 20Å 내지 200Å의 두께가 되도록 한다. 여기서, 종래와 다르게 소스 가스로 실리콘 소스 가스를 사용하지 않는다.Specifically, by performing a rapid heat treatment while maintaining a temperature of 300 ℃ to 700 ℃ and a pressure of 50 Torr to 760 Torr in a gas atmosphere such as O 2 , H 2 O, N 2 O or NO, or a mixed gas atmosphere thereof, An etch stop layer 58 of an oxide film series is formed to have a thickness of 20 kPa to 200 kPa. Here, unlike the conventional method, the silicon source gas is not used as the source gas.
즉, 실리콘 소스 가스가 없어도 금속 실리사이드(57)에 포함된 실리콘과 O2와의 반응에 의하여 산화막이 형성되며, 이러한 반응에도 불구하고 금속 실리사이드(57)의 손실은 거의 발생하지 않는 바, 도 6의 (a)와 (b)에 도시된 바와 같이 소스 가스로 실리콘을 사용하지 않으면서도 금속 실리사이드(57)의 두께는 거의 변화가 없으며, 급속 열처리 후 오히려 더 균일한 금속 실리사이드(57)를 얻을 수 있음을 알 수 있다.That is, even without a silicon source gas, an oxide film is formed by reaction of silicon included in the metal silicide 57 with O 2 , and in spite of this reaction, almost no loss of the metal silicide 57 occurs. As shown in (a) and (b), the thickness of the metal silicide 57 is almost unchanged without using silicon as the source gas, and a more uniform metal silicide 57 can be obtained after rapid heat treatment. It can be seen.
상기한 바와 같이 식각 방지막(58)을 형성함에 있어서, 급속 열처리를 이용함으로써, 종래의 LPCVD 등에 비해 공정 시간이 단축되며, 더 낮은 온도에서 공정을 진행할 수 있게 됨에 따라, 금속 실리사이드(57)의 저항을 증가시키지 않을 수 있으며, 그 막 두께 또한 일정하게 유지할 수 있다.In forming the etch stop layer 58 as described above, by using a rapid heat treatment, the process time is shortened compared to the conventional LPCVD, etc., and the process can be performed at a lower temperature, so that the resistance of the metal silicide 57 is reduced. May not be increased, and the film thickness thereof may also be kept constant.
또한, 이러한 비교적 짧은 공정 시간에 의해 P+ 영역의 소스/ 드레인 접합(55)으로 부터 비소(As)의 확산을 최대한 줄일 수 있다.In addition, this relatively short process time can minimize the diffusion of arsenic (As) from the source / drain junction 55 in the P + region.
다음으로, 도 5c에 도시된 바와 같이, 산화막 계열의 식각 방지막(58) 상에 질화막 계열의 식각 방지막(59)를 형성한다.Next, as shown in FIG. 5C, the nitride barrier etch barrier 59 is formed on the oxide barrier etch barrier 58.
구체적으로, PECVD 또는 LPCVD에 의해 식각 방지막(59)을 200Å 내지 500Å의 두께로 형성한다.Specifically, the etching prevention film 59 is formed to a thickness of 200 kPa to 500 kPa by PECVD or LPCVD.
다음으로, 도 5d에 도시된 바와 같이, 기판 전면에 층간 절연막(60)을 형성한 후, BLC를 이용한 사진 식각 공정을 통하여 소자 분리막(51)의 일부와 소스/드레인 접합(55) 상의 금속 실리사이드(57) 일부가 동시에 드러나도록 하는 콘택홀(61)을 형성하는 바, 여기서 콘택홀(61)은 비트라인, 워드라인 또는 스토리지노드 전극용 콘택홀이다.Next, as shown in FIG. 5D, after the interlayer insulating film 60 is formed on the entire surface of the substrate, a part of the device isolation layer 51 and the metal silicide on the source / drain junction 55 are formed through a photolithography process using BLC. (57) A contact hole 61 is formed so that a portion thereof is simultaneously revealed, where the contact hole 61 is a contact hole for a bit line, a word line or a storage node electrode.
다음으로, 도면 상에 도시되지 않았지만, 금속배선 또는 메모리 소자의 경우 비트라인 또는 스토리지 전극라인을 형성하여 콘택홀(61)을 통해 소스/드레인 접합(65)과 전기적 콘택이 되도록 한다.Next, although not shown in the drawing, in the case of metal wiring or a memory device, a bit line or a storage electrode line is formed to be in electrical contact with the source / drain junction 65 through the contact hole 61.
한편, 본 발명의 다른 실시예로 산화막 계열의 식각 방지막(58)을 형성하지 않고 급속 열처리에 의해 질화막 계열의 식각 방지막(59) 만을 금속 실리사이드(57) 상에 형성함으로써, 상기한 실시예에서 나타난 효과를 거둘 수 있는 바, NH3가스 분위기에서 300℃ 내지 700℃의 온도 및 50 Torr 내지 760 Torr의 압력을 유지하여 200Å 내지 500Å의 두께가 되도록 한다.On the other hand, in another embodiment of the present invention by forming a nitride-based etch stop layer 59 on the metal silicide 57 by rapid heat treatment without forming the oxide-based etch stop layer 58, as shown in the above embodiment The effect can be achieved by maintaining a temperature of 300 ° C. to 700 ° C. and a pressure of 50 Torr to 760 Torr in an NH 3 gas atmosphere to a thickness of 200 kPa to 500 kPa.
즉, 여기서도 소스 가스로 실리콘을 사용하지 않으며, 금속 실리사이드(57)의 손실은 거의 발생하지 않는다.That is, no silicon is used as the source gas here, and almost no loss of the metal silicide 57 occurs.
상기한 바와 같이 이루어지는 본 발명은, BLC용 식각 방지막 형성시 종래의 CVD를 이용하지 않고 급속 열처리에 의해 형성함으로써, 균일한 막을 형성할 수 있고, 금속 실리사이드의 저항을 최소화할 수 있어 궁극적으로, BLC 콘택 저항을 최소화할 수 있음을 실시예를 통해 알아 보았다.According to the present invention made as described above, by forming a BLC etching prevention film by rapid heat treatment without using conventional CVD, a uniform film can be formed, and the resistance of the metal silicide can be minimized. It was found through the examples that the contact resistance can be minimized.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
전술한 본 발명은, 보더리스 콘택 저항을 최소화하며 균일한 식각 방지막을 형성할 수 있도록 함으로써, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention described above, by minimizing the borderless contact resistance and to form a uniform etching prevention film, it can be expected that the excellent effect that can improve the characteristics and reliability of the semiconductor device.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0030681A KR100390828B1 (en) | 2001-06-01 | 2001-06-01 | A forming method of etch stop layer for borderless contact by rapid thermal process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0030681A KR100390828B1 (en) | 2001-06-01 | 2001-06-01 | A forming method of etch stop layer for borderless contact by rapid thermal process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020091884A KR20020091884A (en) | 2002-12-11 |
| KR100390828B1 true KR100390828B1 (en) | 2003-07-12 |
Family
ID=27707462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0030681A KR100390828B1 (en) | 2001-06-01 | 2001-06-01 | A forming method of etch stop layer for borderless contact by rapid thermal process |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100390828B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101158061B1 (en) * | 2004-12-14 | 2012-06-18 | 매그나칩 반도체 유한회사 | Method for forming Contact Hole of Semiconductor Device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119648A (en) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH0562965A (en) * | 1991-09-03 | 1993-03-12 | Sharp Corp | Manufacture of semiconductor device |
| JPH11176934A (en) * | 1997-12-05 | 1999-07-02 | Sony Corp | Manufacture of semiconductor device |
-
2001
- 2001-06-01 KR KR10-2001-0030681A patent/KR100390828B1/en active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119648A (en) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH0562965A (en) * | 1991-09-03 | 1993-03-12 | Sharp Corp | Manufacture of semiconductor device |
| JPH11176934A (en) * | 1997-12-05 | 1999-07-02 | Sony Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101158061B1 (en) * | 2004-12-14 | 2012-06-18 | 매그나칩 반도체 유한회사 | Method for forming Contact Hole of Semiconductor Device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020091884A (en) | 2002-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20000006444A (en) | The method for manufacturitng a mos transistor | |
| KR100334979B1 (en) | Semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability and method of manufacturing it | |
| US6699744B2 (en) | Method of forming a MOS transistor of a semiconductor device | |
| KR100407421B1 (en) | Semiconductor device including MIS type field effect transistor and method of manufacturing the same | |
| KR100275733B1 (en) | Method for forming MOS transistor having bi-layer spacer | |
| KR100576464B1 (en) | A method for forming a metal line of semiconductor device | |
| KR100290782B1 (en) | Manufacturing method of semiconductor device | |
| KR100390828B1 (en) | A forming method of etch stop layer for borderless contact by rapid thermal process | |
| US6900118B2 (en) | Method for preventing contact defects in interlayer dielectric layer | |
| KR0144413B1 (en) | Semiconductor device and manufacturing method | |
| KR20010030433A (en) | Manufacturing method of semiconductor device | |
| KR100552592B1 (en) | Method of manufacturing the semiconductor device | |
| US20060118887A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR20020002644A (en) | Method for forming semiconductor device capable of preventing damage of interlayer insulating layer during additional ion implantation process for stbilizing bit line contact | |
| KR100548579B1 (en) | Method of manufacturing semiconductor device | |
| JPH08250603A (en) | Semiconductor device and manufacture thereof | |
| KR100351895B1 (en) | Method for forming bitline in semiconductor device | |
| KR20000065496A (en) | Method for improving isolation quality in semiconductor device fabrication | |
| KR100372819B1 (en) | method for forming gate spacer in semiconductor device | |
| KR100321720B1 (en) | A method for forming gate electrode with tungsten polycide structure in MOS transistor | |
| KR100560632B1 (en) | Method of fabricating semiconductor device using metal salicide | |
| KR100419879B1 (en) | Manufacturing method of semiconductor device | |
| KR100618807B1 (en) | Method for manufacturing a semiconductor device having dual gate poly structure available self-aligned contact and gate layers structure thereof | |
| US20070042556A1 (en) | Method of fabricating metal oxide semiconductor transistor | |
| KR100318273B1 (en) | Method for forming bit line of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130524 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140519 Year of fee payment: 12 |
|
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment |
Payment date: 20160518 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170529 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180517 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20190516 Year of fee payment: 17 |