KR20000065496A - Method for improving isolation quality in semiconductor device fabrication - Google Patents
Method for improving isolation quality in semiconductor device fabrication Download PDFInfo
- Publication number
- KR20000065496A KR20000065496A KR1019990011834A KR19990011834A KR20000065496A KR 20000065496 A KR20000065496 A KR 20000065496A KR 1019990011834 A KR1019990011834 A KR 1019990011834A KR 19990011834 A KR19990011834 A KR 19990011834A KR 20000065496 A KR20000065496 A KR 20000065496A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- silicide
- cell array
- semiconductor device
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000002955 isolation Methods 0.000 title description 2
- 238000005389 semiconductor device fabrication Methods 0.000 title 1
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 38
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 36
- 230000000903 blocking effect Effects 0.000 claims abstract description 20
- 150000004767 nitrides Chemical class 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims abstract description 7
- 230000008569 process Effects 0.000 claims description 20
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 9
- 229910052799 carbon Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000008595 infiltration Effects 0.000 claims 1
- 238000001764 infiltration Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 238000000206 photolithography Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 11
- 125000004432 carbon atom Chemical group C* 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 208000032365 Electromagnetic interference Diseases 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속 실리사이드 블로킹 막을 이용하여 실리사이드 막을 형성하는 반도체 소자의 제조시 활성영역간의 절연특성을 개선하기 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for improving insulation properties between active regions in the manufacture of a semiconductor device for forming a silicide film using a metal silicide blocking film.
통상적으로, 반도체 디바이스의 제조분야에서 고집적도 및 고속 동작의 요구는 날로 증대되고 있다. 반도체 제품의 집적도가 증가하고, 소비자의 다양한 요구에 부응하기 위해 칩상 시스템(SOC:System On Chip)제품의 전단계로서 메모리와 로직이 하나의 칩에 구현된 복합칩(merged chip)이 개발되었다. 이 복합칩의 장점은 개별적인 메모리 제품과 로직 제품의 하나의 칩에 탑재하기 때문에 소형화, 저전력화, 고속화 및 저 EMI(Electro Magnetic Interference)노이즈의 실현이 보다 유리하다는 것이다.In general, the demand for high integration and high speed operation in the field of manufacturing semiconductor devices is increasing day by day. In order to increase the density of semiconductor products and to meet various consumer demands, a merged chip has been developed in which memory and logic are implemented on one chip as a predecessor of a system on chip (SOC) product. The advantage of this composite chip is that it can be miniaturized, low power, high speed, and low EMI (Electro Magnetic Interference) noise.
그러한 MDL복합칩에서, 소자의 집적도가 증가할 수록 소자와 소자사이를 연결하는 콘택 윈도우 사이즈가 작아진다. 이러한 경우 콘택형성의 부위에 기존에 사용하던 폴리실리콘등을 사용하면 콘택저항이나 시트저항이 높아 고속동작을 기대하기 어렵고 RC타임 딜레이 및 전력소비의 문제가 발생하게 된다. 이러한 문제의 해결을 위해 콘택이 형성되는 액티브 영역들 즉 소오스와 드레인영역 부위를 금속과 실리콘의 화합물인 금속실리사이드층으로 형성하는 방법이 알려져 있다. 그러나 MDL제품은 디램과 로직이 하나의 칩내에 구현되어 있기 때문에 디램부위를 포함하여 모두 실리사이데이션 시킬 경우에 디램 셀의 접합 누설의 취약으로 인한 리프레쉬 특성저하의 문제가 발생된다. 따라서, 실리사이드 블로킹 막(SBL:Silicide Blocking Layer)을 이용하여 디램 셀 부분은 실리사이드가 형성되지 않도록 하고 디램의 주변부와 로직 부위의 액티브영역만을 선택적으로 실리사이드를 형성하는 것이 리프레쉬 특성저하를 막는데 유리한 것으로 알려져 있다. 또한, 기존의 DRAM에서 적용하는 ILD 즉, 층간 절연막(ILD:Inter Layer dielectric)막으로서의 BPSG를 형성시 약 830℃이상의 고온공정을 적용함에 따라 금속 실리사이드의 저항 Rs가 증가하는 문제가 발생한다. 따라서, 금속 실리사이드의 열적 안정성을 꾀하기 위해 저온공정이 권고되고 있다.In such MDL complex chips, the greater the degree of integration of the device, the smaller the contact window size between the device and the device. In this case, the use of polysilicon, which has been previously used for the site of contact formation, is difficult to expect high-speed operation due to high contact resistance or sheet resistance, and causes problems of RC time delay and power consumption. In order to solve this problem, a method of forming active regions in which contacts are formed, that is, source and drain regions, is formed of a metal silicide layer, which is a compound of metal and silicon. However, since the DRAM and logic are implemented in one chip, MDL products have a problem of deterioration of refresh characteristics due to the weak leakage of the DRAM cell when silicidation including the DRAM part is performed. Therefore, it is advantageous to prevent silicide from being formed in the DRAM cell portion by using a silicide blocking layer (SBL) and to selectively form silicide only in the active region of the peripheral portion and the logic portion of the DRAM. Known. In addition, when a high temperature process of about 830 ° C. or more is applied to the formation of an ILD applied to a conventional DRAM, that is, an interlayer dielectric (ILD) film, a problem arises in that the resistance Rs of the metal silicide increases. Therefore, low temperature processes are recommended to achieve thermal stability of metal silicides.
통상적인 디램의 제조공정에서 기존의 고온공정이 저온공정으로 대체되는 공정으로는 크게 두가지가 있다. 하나는 ILD막으로서 기존의 BPSG대신에 700℃이하에서 O3TEOS-USG와 PE-TEOS 산화막을 형성한 후 화학적 기계적 폴리싱(CMP)공정으로써 평탄화를 행하는 것이고, 다른 하나는 데이터를 저장하기 위한 캐패시터를 약 800℃이하의 온도에서 제조하는 것인데, 이에 의해 실리사이드의 열적 안정성은 개선된다. 그러나, 상기 ILD막에 잔존하는 카아본에 의해 층간 절연막인 ILD의 절연특성이 나빠진다. 따라서, 종래에는 카아본의 확산을 억제하기 위하여 SBL로서 산화막을 통상적으로 사용해왔다. 그런데, 산화막을 방지막으로서 사용하는 경우에 n형으로 도핑된 디램 셀 부에 후속공정에서의 열 다발에 의해 ILD막질내의 카아본 또는 수소가 필드와 실리콘의 경계면으로 쌓아올려져 절연특성을 열화시키는 문제가 있었다. 또한, MDL디바이스의 경우에 셀부위의 절연 길이가 로직이나 주변부위보다 짧기 때문에 공정 및 수율향상에 어려움이 따르는 문제점을 갖는다.In the conventional DRAM manufacturing process, there are two processes in which a conventional high temperature process is replaced with a low temperature process. One is an ILD film, which forms an O 3 TEOS-USG and PE-TEOS oxide film at 700 ° C. or lower instead of the conventional BPSG, and then is planarized by a chemical mechanical polishing (CMP) process. The other is a capacitor for storing data. Is prepared at a temperature of about 800 ° C. or less, whereby the thermal stability of the silicide is improved. However, the carbon remaining in the ILD film deteriorates the insulating property of the ILD, which is an interlayer insulating film. Therefore, in the past, an oxide film has been commonly used as SBL in order to suppress diffusion of carbon. However, when an oxide film is used as a preventive film, carbon or hydrogen in the ILD film is accumulated at the interface between the field and silicon due to heat bundles in a subsequent step in the n-type doped DRAM cell portion, thereby degrading insulation characteristics. There was. In addition, in case of the MDL device, since the insulation length of the cell region is shorter than that of logic or peripheral region, there is a problem in that the process and yield improvement are difficult.
따라서, 금속 실리사이드 막을 선택적으로 형성한 후 후속공정에서 ILD막 을 형성하는 경우에 층간절연막의 내부에 다수 포함되어 있는 카아본 이나 수소 원자의 확산을 블로킹하여 활성 영역들간의 절연특성을 개선할 수 있는 바람직한 공정기술이 요망된다.Therefore, when the metal silicide film is selectively formed and then the ILD film is formed in a subsequent process, the insulating properties between the active regions can be improved by blocking the diffusion of carbon or hydrogen atoms contained in the interlayer insulating film. Preferred process techniques are desired.
따라서, 본 발명의 목적은 상기한 종래의 문제를 해결하여 절연특성을 개선하고 공정 및 수율향상을 도모할 수 있는 반도체 소자의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of solving the above-mentioned problems and improving the insulation characteristics and improving the process and yield.
본 발명의 다른 목적은 확산 방지특성이 우수한 절연막등을 블로킹막으로서 사용하여 층간절연막에 포함된 카아본의 활성영역내로의 확산을 최소화 할 수 있는 방법을 제공함에 있다.Another object of the present invention is to provide a method capable of minimizing the diffusion of carbon contained in the interlayer insulating film into the active region by using an insulating film having excellent diffusion preventing characteristics as a blocking film.
본 발명의 또 다른 목적은 실리사이드가 형성되는 필드 산화막의 부위도 실리사이드 블로킹 막을 잔존하게 하여 층간절연막의 형성 후 카아본 또는 수소의 활성영역내 침투를 막을 수 있는 개선된 제조방법을 제공함에 있다.It is still another object of the present invention to provide an improved manufacturing method capable of preventing the penetration of a carbon or hydrogen into an active region after formation of an interlayer insulating film by leaving a silicide blocking film in a portion of a field oxide film on which silicide is formed.
상기한 목적들의 일부를 달성하기 위하여 본 발명에 따라, 금속 실리사이드 막을 셀 어레이 영역을 제외한 부분에 선택적으로 형성하기 위하여 실리사이드 블로킹 막을 이용하는 반도체 소자의 제조방법에 있어서, 상기 셀 어레이 부에 상기 실리사이드 블로킹 막으로서, 질화막을 형성하는 것에 의해 후속공정의 층간절연막의 형성시에 그 막의 내부에 다수 포함되어 있는 카아본 이나 수소 원자의 확산이 블로킹되게 하여 활성 영역들간의 절연특성을 개선되어지도록 함을 특징으로 한다.In the method of manufacturing a semiconductor device using a silicide blocking film to selectively form a metal silicide film in a portion other than a cell array region in order to achieve some of the above objects, the silicide blocking film in the cell array portion By forming a nitride film, the diffusion of carbon or hydrogen atoms contained in the inside of the film is blocked at the time of forming the interlayer insulating film in a subsequent step so that the insulating properties between the active regions are improved. do.
본 발명의 타의 목적 및 이점은 첨부도면과 함께 설명되는 하기 설명에 의해 보다 명확하게 나타날 것이다.Other objects and advantages of the present invention will become more apparent from the following description taken in conjunction with the accompanying drawings.
도 1 내지 도 6은 본 발명에 적용되는 제조공정도들1 to 6 are manufacturing process diagrams applied to the present invention
이하에서는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법이 첨부된 도면들과 함께 설명될 것이다. 첨부된 도면들내에서 서로 동일한 층은 이해의 편의를 위해서 동일내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를 들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터 제조공정의 특성, 그리고 물성적인 동작들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.Hereinafter, a method of manufacturing a semiconductor device according to a preferred embodiment of the present invention will be described with the accompanying drawings. Layers identical to each other in the accompanying drawings are labeled with the same or similar reference numerals or names for ease of understanding. In the following description, specific details are set forth in detail, for example, in order to provide a more thorough understanding of the present invention. However, for those skilled in the art, the present invention may be practiced only by the above description without these details. In addition, the characteristics and physical operations of the MOS transistor fabrication process so well known in the art are not described in detail in order not to obscure the subject matter of the present invention.
도 1 내지 도 6은 본 발명에 적용되는 제조공정도들을 차례로 보인 것이다. 본 실시예에서는, 복합칩중 디램(DRAM)제품을 탑재하는 MDL제품의 제조공정을 예로 들었지만. 여기에 한정하지 않음을 유의하라.1 to 6 show the manufacturing process diagrams applied to the present invention in sequence. In the present embodiment, a manufacturing process of an MDL product in which a DRAM product of a composite chip is mounted is exemplified. Note that it is not limited to this.
도 1을 참조하면, MDL복합칩의 특성상 원하는 부분만을 선택적으로 실리사이데이션 하기 위해 게이트 폴리 스페이서 (40)가 기판 (10)상의 메모리 셀 어레이 영역(100)과 주변영역(200)또는 로직부(200)에 형성된 것이 보여진다. 상기 기판(10)에 트랜지스터를 형성하고 나서 게이트 폴리 스페이서 (40)를 질화막으로 형성하기 까지는 통상의 제조공정이 그대로 사용될 수 있음은 물론이다. 도 1에서 부호 20은 필드산화막등과 같은 소자분리영역을 가리키고, 30은 기판 (10)상에 게이트 산화막을 개재하여 형성된 게이트 영역을 나타낸다. 상기 게이트 폴리 스페이서 (40)의 양측에는 소오스 또는 드레인영역으로 기능할 엔형의 이온주입 영역 즉 활성영역이 노출되어 있다. 도 2를 참조하면, 도 1의 결과물에 SBL 막(50)을 데포지션하는 것이 보여진다. 여기서, 상기 SBL 막(50)은 실리사이드 반응을 억제하기 위한 실리사이드 블로킹 막으로서, 질화막으로 형성되는 것이 바람직하다. 이는 후속공정의 층간절연막의 형성시에 그 막의 내부에 다수 포함되어 있는 카아본 이나 수소 원자의 확산이 블로킹되게 하여 활성 영역들간의 절연특성을 개선되어지도록 하는 막이 된다. 상기 질화막은 SiN4, PE-SiON, PE-SiN중의 어느 하나의 막으로 이루어질 수 있다.Referring to FIG. 1, the gate poly spacer 40 may include a memory cell array region 100, a peripheral region 200, or a logic unit 200 on a substrate 10 to selectively silicide only a desired portion due to characteristics of an MDL composite chip. 200 is shown. Of course, the conventional manufacturing process may be used as it is until the transistor 10 is formed on the substrate 10 and the gate poly spacer 40 is formed of a nitride film. In Fig. 1, reference numeral 20 denotes an isolation region such as a field oxide film and the like, and 30 denotes a gate region formed on the substrate 10 via a gate oxide film. N-type ion implantation regions, i.e., active regions, are exposed on both sides of the gate poly spacer 40 to function as source or drain regions. Referring to FIG. 2, it is shown that the SBL film 50 is deposited on the resultant of FIG. Here, the SBL film 50 is a silicide blocking film for suppressing the silicide reaction, and is preferably formed of a nitride film. This becomes a film that improves the insulating properties between the active regions by blocking the diffusion of carbon atoms or hydrogen atoms contained in the inside of the film during the formation of the interlayer insulating film in a subsequent step. The nitride film may be formed of any one of SiN 4, PE-SiON, and PE-SiN.
이 후, 도 3에서와 같이 사진공정을 행하여 디램 셀 영역(100)의 부분과 같이 실리사이드 막을 형성하지 아니하는 부분에는 포토레지스트를 남겨두고(미도시), 질화막 식각공정을 행하면 포토레지스트가 덮여있지 아니한 부분 즉, 주변영역(200)에 있는 질화막(50)이 식각된다. 이 경우에 주변영역(200)의 상부중 필드산화막(20)의 상부에 있는 질화막(50)은 완전히 식각되지 아니하고 남아있는 것을 주목하여야 한다.After that, as shown in FIG. 3, the photoresist is left in a portion where the silicide film is not formed, such as a portion of the DRAM cell region 100 (not shown), and the photoresist is not covered when the nitride film etching process is performed. If not, that is, the nitride film 50 in the peripheral region 200 is etched. In this case, it should be noted that the nitride film 50 in the upper portion of the field oxide film 20 in the upper portion of the peripheral region 200 is not completely etched and remains.
도 4를 참조하면, 금속 실리사이드 반응물질로서 내열금속인 코발트 (Co)를 상기 도 3의 결과물에서 주변영역(200)에 노출된 실리콘막에 증착 후 급속열처리(RTP:Rapid Thermal Process)공정을 진행하면 반응에 의해 CoSi2가 경계면에서부터 형성된다. 이 것이 도 4에서 보여지는 코발트-실리사이드 막(60)이다.이 후 습식식각을 통해 미 반응된 코발트 원자를 제거하면 원하는 부분에만 선택적으로 금속 실리사이드 막(60)이 존재하게 된다. 여기서, 상기 주변영역(200)에 있는 질화막(50)의 상부에는 실리사이드 반응이 되지 아니하여 금속 실리사이드 막(60)이 존재하지 아니하게 된다. 도 5도는 층간 절연막(70)을 저온공정으로 형성하는 것을 보인 것이다. 여기서, 상기 층간 절연막(70)은 BPSG대신에 700℃이하에서 O3TEOS-USG와 PE-TEOS 산화막을 형성한 후 화학적 기계적 폴리싱(CMP)공정으로써 평탄화를 행하는 것이 바람직하다. 도 6에는 상기 셀 영역(100)의 층간 절연막(70)의 상부에만 캡핑용 질화막(80)을 형성하고 어닐링 하는 것이 나타나 있다.Referring to FIG. 4, after the deposition of cobalt (Co), a heat-resistant metal, as a metal silicide reactant on a silicon film exposed to the peripheral region 200 in the result of FIG. 3, a rapid thermal process (RTP) is performed. The lower surface reaction forms CoSi 2 from the interface. This is the cobalt-silicide film 60 shown in FIG. 4. Subsequently, by removing the unreacted cobalt atoms through wet etching, the metal silicide film 60 is selectively present only in the desired portion. Here, the silicide reaction does not occur on the nitride film 50 in the peripheral region 200, so that the metal silicide film 60 does not exist. 5 shows that the interlayer insulating film 70 is formed by a low temperature process. Here, the interlayer insulating film 70 may be planarized by a chemical mechanical polishing (CMP) process after forming an O 3 TEOS-USG and PE-TEOS oxide film at 700 ° C. or lower instead of BPSG. 6 shows that the capping nitride layer 80 is formed and annealed only on the interlayer insulating layer 70 of the cell region 100.
따라서, 종래에는 n형으로 도핑된 디램 셀 부에 후속 열 다발에 의해 ILD막질내의 카아본 또는 수소가 필드와 실리콘의 경계면으로 쌓아올려져 절연특성을 열화시켰지만, 본 발명의 실시예에서는 상기 질화막이 필드와 실리콘의 경계면으로 쌓이는 것을 막아 절연특성의 열화를 최소화한다. 열 다발에 의한 불순물 영향이 줄어든 것을 모델링하여 나타낸 도 6을 참조하면, 디램 셀 부(100)에 남은 SBL인 질화막(50)에 의해 ILD막 (70)내에 다수 포함되어 있는 카아본 이나 수소 원자의 확산이 블로킹되어 표면에서 플러스 차아지로서 작용하는 것이 보여진다. 이에 따라 엔형의 영역들간의 절연특성이 좋아진다.Accordingly, although carbon or hydrogen in the ILD film is accumulated at the interface between the field and silicon due to subsequent thermal bundles in the n-type doped DRAM cell portion, the insulating property is deteriorated. Minimize deterioration of insulation properties by preventing accumulation at the interface between field and silicon. Referring to FIG. 6, which shows that the impurity effect due to the heat bundle is reduced, the carbon atoms or hydrogen atoms contained in the ILD film 70 by the nitride film 50, which is the SBL remaining in the DRAM cell unit 100, are described. It is shown that the diffusion blocks and acts as a positive charge on the surface. As a result, the insulating properties between the N-type regions are improved.
따라서, MDL디바이스의 경우에 종래에는 셀부위의 절연 길이가 로직이나 주변부위보다 짧아서 공정 및 수율향상에 어려움이 따랐지만, 상기한 질화막을 이용하면 공정의 큰 변경을 가함이 없이도 해결이 될 수 있다. 더우기, 상기 질화막(50)은 SBL의 사진공정 진행시 난반사에 의해 발생되는 노칭, 언더 컷, 스탠딩 웨이브 효과등을 막는데에도 바람직하다.Therefore, in the case of the MDL device, the insulation length of the cell region is shorter than the logic or peripheral region, which makes it difficult to improve the process and the yield. However, the nitride film can be solved without a significant change in the process. . In addition, the nitride film 50 is also suitable for preventing notching, undercut, standing wave effects, etc. caused by diffuse reflection during the SBL photographing process.
전술한 바와 같이, 본 발명의 실시예들은 도면을 참조하여 예를들어 설명되었지만, 사안이 허용하는 범위에서 다양한 변화와 변경이 가능함은 물론이다.As described above, the embodiments of the present invention have been described by way of example with reference to the drawings, but of course, various changes and modifications can be made within the scope allowed by the matter.
상기한 바와 같이, 본 발명의 실리사이드 블로킹 막을 이용하는 반도체 소자의 제조방법에 따르면 상기 셀 어레이 부에만 상기 실리사이드 블로킹 막으로서 질화막을 사용하므로, 후속공정의 층간절연막의 형성시에 그 막의 내부에 다수 포함되어 있는 카아본 이나 수소 원자의 확산이 방지되어 절연특성이 개선되는 효과가 있다. 또한, 공정 및 수율향상이 도모되는 이점이 있다.As described above, according to the method for manufacturing a semiconductor device using the silicide blocking film of the present invention, since the nitride film is used as the silicide blocking film only in the cell array portion, the nitride film is included in the inside of the film during the formation of the interlayer insulating film in a subsequent step. The diffusion of carbon atoms or hydrogen atoms, which are present, has the effect of improving the insulating properties. In addition, there is an advantage that the process and the yield is improved.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990011834A KR20000065496A (en) | 1999-04-06 | 1999-04-06 | Method for improving isolation quality in semiconductor device fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990011834A KR20000065496A (en) | 1999-04-06 | 1999-04-06 | Method for improving isolation quality in semiconductor device fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000065496A true KR20000065496A (en) | 2000-11-15 |
Family
ID=19578781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990011834A KR20000065496A (en) | 1999-04-06 | 1999-04-06 | Method for improving isolation quality in semiconductor device fabrication |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000065496A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417894B1 (en) * | 2001-05-10 | 2004-02-11 | 삼성전자주식회사 | Method of forming silicidation blocking layer |
| KR20040051697A (en) * | 2002-12-11 | 2004-06-19 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR100721189B1 (en) * | 2001-06-26 | 2007-05-23 | 주식회사 하이닉스반도체 | Method For Manufacturing DRAM Cell Transistor |
-
1999
- 1999-04-06 KR KR1019990011834A patent/KR20000065496A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417894B1 (en) * | 2001-05-10 | 2004-02-11 | 삼성전자주식회사 | Method of forming silicidation blocking layer |
| KR100721189B1 (en) * | 2001-06-26 | 2007-05-23 | 주식회사 하이닉스반도체 | Method For Manufacturing DRAM Cell Transistor |
| KR20040051697A (en) * | 2002-12-11 | 2004-06-19 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6326270B1 (en) | Methods of forming integrated circuit memory devices using masking layers to inhibit overetching of impurity regions and conductive lines | |
| KR100469129B1 (en) | Non-volatile memory device and Method of manufacturing the same | |
| US7144798B2 (en) | Semiconductor memory devices having extending contact pads and related methods | |
| KR100665852B1 (en) | Method for manufacturing semiconductor device | |
| US6709926B2 (en) | High performance logic and high density embedded dram with borderless contact and antispacer | |
| KR100467021B1 (en) | Contact structure of semiconductro device and method for fabricating the same | |
| KR100360396B1 (en) | Method for forming contact structure of semiconductor device | |
| CN102117774A (en) | Method for fabricating an integrated circuit device | |
| JPH11251457A (en) | Semiconductor device, memory cell and its forming method | |
| US6878597B2 (en) | Methods of forming source/drain regions using multilayer side wall spacers and structures so formed | |
| US6107154A (en) | Method of fabricating a semiconductor embedded dynamic random-access memory device | |
| US6225155B1 (en) | Method of forming salicide in embedded dynamic random access memory | |
| US20010052648A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6287916B1 (en) | Method for forming a semiconductor device using LPCVD nitride to protect floating gate from charge loss | |
| US6472265B1 (en) | Method for manufacturing embedded dynamic random access memory | |
| US6287911B1 (en) | Semiconductor device with silicide layers and fabrication method thereof | |
| US6025241A (en) | Method of fabricating semiconductor devices with self-aligned silicide | |
| US6468867B1 (en) | Method for forming the partial salicide | |
| TW202401661A (en) | Semiconductor device and manufacturing method thereof | |
| US6524911B1 (en) | Combination of BPTEOS oxide film with CMP and RTA to achieve good data retention | |
| US6107131A (en) | Method of fabricating interpoly dielectric layer of embedded dynamic random access memory | |
| KR20000065496A (en) | Method for improving isolation quality in semiconductor device fabrication | |
| US7485558B2 (en) | Method of manufacturing semiconductor device | |
| US20070269974A1 (en) | Methods for forming a metal contact in a semiconductor device in which an ohmic layer is formed while forming a barrier metal layer | |
| US6518137B2 (en) | Method for forming steep spacer in a MOS device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |