KR100700015B1 - 평판표시장치 및 그 제조방법 - Google Patents

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Abstract

평판표시장치 및 그 제조방법에 대한 것이다. 기판 상에 적층된 반도체층 및 게이트 전극; 상기 게이트 전극 상에 위치하고 콘택홀을 구비하는 층간 절연막; 상기 층간 절연막 상부에 위치하며, 은합금막으로 형성된 소스 전극, 드레인 전극 및 배선들; 및 상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 포함하는 평판표시장치 및 그 제조방법을 제공한다.
은합금, 유기전계발광표시장치, 저저항 배선

Description

평판표시장치 및 그 제조방법{FPD and fabricating method of the same}
도 1은 유기전계발광표시장치의 단위 화소를 나타낸 평면도,
도 2 내지 도 4는 본발명의 실시예에 따른 유기전계발광표시장치의 제조방법을 나타낸 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
100 : 기판, 105 : 버퍼층
110 : 반도체층, 115 : 게이트 절연막,
120 : 게이트 전극, 130a : 소스 전극,
130b : 드레인 전극, 132 : 은합금막
135 : 무기 보호층, 145 : 화소 전극
본 발명은 평판표시장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는 저저항 배선구조를 가지는 평판표시장치 및 그 제조방법에 대한 것이다.
일반적으로 평판 표시 장치는 구동 방법에 따라 수동 구동(passive matrix)방식과 능동 구동(active matrix)방식으로 나뉘는데, 능동 구동 방식은 박막 트랜 지스터(Thin Film transistor; TFT)를 사용하는 회로들을 가진다. 이와 같은 회로들은 액정 표시 장치(Liquid Crystal Display; LCD), 유기 전계 발광 표시 장치(Organic Electroluminescence display; OELD) 등의 평판 표시 장치에서 대표적으로 쓰인다.
상기 유기전계발광표시장치는 전류 구동형으로써, 전압으로 구동하는 LCD의 경우보다 낮은 저저항 배선이 요구된다. 또한, 경량 박형화 및 대형화가 요구됨에따라 배선들의 저항을 더욱 낮추어 주는 것이 필요하게 된다.
이와 같은 배선으로 알루미늄 및 그를 주성분으로 한 합금을 배선의 재료로써 이용할 수 있으나, 이보다 저항이 낮은 물질로 은(Ag)이 있다. 하지만, 은의 경우 열에 의한 안정성이 낮고, 밀착성이나 내식성이 낮은 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 은합금을 이용하여 배선 및 박막 트랜지스터를 형성함으로써 열에 의한 안정성 및 밀착성을 높이는 유기전계발광표시장치의 저저항 배선구조를 형성하는 것에 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 기판 상에 적층된 반도체층 및 게이트 전극; 상기 게이트 전극 상에 위치하고 콘택홀을 구비하는 층간 절연막; 상기 층간 절연막 상부에 위치하며, 은합금막으로 형성된 소스 전극, 드레인 전극 및 배선들; 및 상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 포함하는 평판표시장치를 제공한다.
상기 은합금막은 95 내지 98 at%의 은(Ag)을 포함할 수 있다.
상기 은합금막은 구리 및 란탄계 금속을 더 함유할 수 있다.
상기 구리(Cu)는 0.1 내지 1 at%가 포함될 수 있다.
상기 란탄계 금속은 사마륨(Sm) 또는 터븀(Tb)으로 이루어진 것일 수 있다.
상기 사마륨(Sm)은 0.1 내지 1 at%가 포함될 수 있다.
상기 터븀(Tb)은 0.1 내지 1 at%가 포함될 수 있다.
상기 은합금막은 금(Au)을 함유할 수 있다.
상기 금(Au)은 0.1 내지 1 at%가 포함될 수 있다.
상기 은합금막 하부에 몰리브덴(Mo)막 또는 몰리브덴합금막이 위치할 수 있다.
상기 은합금막 상부에 몰리브덴(Mo)막 또는 몰리브덴합금막이 위치할 수 있다.
상기 은합금막은 은, 구리, 금, 터븀 및 사마륨을 함유할 수 있다.
상기 은합금막은 98at%의 은, 0.4 내지 1 at%의 구리, 0.4 내지 1 at%의 금, 0.5at%의 터븀 및 0.3at%의 사마륨을 함유할 수 있다.
또한, 상기 기술적 과제를 이루기 위하여 본 발명은 기판 상에 적층된 반도체층 및 게이트 전극; 상기 게이트 전극 상에 위치하고 콘택홀을 구비하는 층간 절연막; 상기 층간 절연막 상부에 위치하며, 95 내지 98 at%의 은(Ag)을 포함하고, 0.1 내지 1 at% 구리, 0.1 내지 1 at%의 사마륨(Sm), 0.1 내지 1 at%의 터븀(Tb), 및 0.1 내지 1 at%의 금(Au)을 함유하는 은합금막으로 형성된 소스 전극, 드레인 전극 및 배선들; 및 상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 포함하는 평판표시장치를 제공한다.
또한, 상기 기술적 과제를 이루기 위하여 본 발명은 기판 상에 반도체층 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막내에 콘택홀을 형성하는 단계; 은합금막을 적층하고 패터닝함으로써 소스 전극, 드레인 전극 및 배선들을 상기 층간 절연막 상부에 형성하는 단계; 및 상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하는 평판표시장치의 제조방법을 제공한다.
또한, 상기 기술적 과제를 이루기 위하여 본 발명은 기판 상에 반도체층 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막내에 콘택홀을 형성하는 단계; 95 내지 98 at%의 은(Ag)을 포함하고, 0.1 내지 1 at% 구리, 0.1 내지 1 at%의 사마륨(Sm), 0.1 내지 1 at%의 터븀(Tb), 및 0.1 내지 1 at%의 금(Au)을 함유하는 은합금막을 적층하고 패터닝함으로써 소스 전극, 드레인 전극 및 배선들을 상기 층간 절연막 상부에 형성하는 단계; 및 상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하는 평판표시장치의 제조방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면 들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 유기전계발광표시장치의 단위화소를 나타낸 평면도이다.
도면을 참조하면, 한 단위화소에는 스위칭 트랜지스터(Tr1)와 구동 트랜지스터(Tr2), 커패시터(14), 유기발광 다이오드(18)가 형성되어 신호에 따라 빛이 방출된다. 또한 게이트 라인(3)과 데이터 라인(1) 및 전원공급 라인(5)이 각 소자들에 연결된다.
상기 스위칭 트랜지스터(Tr1)는 게이트 라인(3)에 인가되는 스캔 신호에 의해 구동되며, 데이터 라인(1)에 인가되는 데이터 신호를 구동 트랜지스터(Tr2)로 전달하는 역할을 한다.
상기 구동 트랜지스터(Tr2)는 상기 스위칭 트랜지스터(Tr1)로부터 전달된 데이터 신호와 전원공급 라인(5)으로부터 전달된 신호, 즉 게이트와 소스간의 전압차에 의해 유기발광 다이오드(18)를 통해 흐르는 전류량을 결정한다.
또한 상기 커패시터(14)는 상기 스위칭 트랜지스터(Tr1)를 통해 전달된 데이터 신호를 한 프레임 동안 저장하는 역할을 한다.
도 4는 본 발명의 실시예에 따른 유기전계발광표시장치에 대한 단면도로써, 도 1의 I-I'에 대한 단면을 나타낸 것이다.
도면을 참조하면, 기판(100) 상에는 반도체층(110)이 위치하고, 상기 반도체층(110)의 상부에는 게이트 절연막(115) 및 게이트 전극(120a)과 커패시터 제 1 전극(120b)이 위치한다. 상기 게이트 전극(120a) 상에는 콘택홀을 구비하는 층간 절 연막(125)이 위치한다.
상기 층간 절연막(125)의 상부에는 은합금막(132)으로 형성된 소스 전극(130a), 드레인 전극(130b), 커패시터 제 2 전극(130c) 및 배선들(도 1의 1, 5)이 위치한다.
상기 은합금막(132)은 95 내지 98 at%의 은(Ag)을 포함할 수 있다.
상기 은합금막(132)은 구리 및 란탄계 금속을 더 함유할 수 있다. 나아가서, 상기 은합금막(132)은 금(Au)이 포함될 수 있으며, 또한, 상기 금(Au)은 0.1 내지 1 at%가 포함될 수 있다. 또한 나아가서, 상기 구리(Cu)는 0.1 내지 1 at%가 포함될 수 있다.
상기 은합금막(132)의 란탄계 금속은 사마륨(Sm) 또는 터븀(Tb)으로 이루어진 것일 수 있다. 나아가서, 상기 사마륨(Sm)은 0.1 내지 1 at%가 포함될 수 있고, 또한 상기 터븀(Tb)은 0.1 내지 1 at%가 포함될 수 있다.
따라서, 종래의 열에 의한 안정성이 낮고, 밀착성이나 내식성이 낮은 은의 문제를 해결할 수 있다. 즉, 상기의 은합금 물질을 상기 배선 및 전극들에 사용함으로써, 열에 의한 안정성을 높이고, 전도성이 높은 은의 특성으로 인해 비저항을 줄일 수 있다.
상기 은합금막(132)은 은, 구리, 금, 터븀 및 사마륨을 함유할 수 있다. 나아가서, 상기 은합금막(132)은 98at%의 은, 0.4 내지 1 at%의 구리, 0.4 내지 1 at%의 금, 0.5at%의 터븀 및 0.3at%의 사마륨을 함유할 수 있다.
상기 은합금막(132) 하부에 몰리브덴(Mo)막(131) 또는 몰리브덴합금막이 위 치할 수 있다. 또한, 상기 은합금막(132) 상부에 몰리브덴(Mo)막(133) 또는 몰리브덴합금막이 위치할 수 있다. 따라서, 상기 은합금막(132)을 더욱 내식성에 강하게 할 수 있으며, 이후 형성되는 화소 전극과의 접착력을 강화시킬 수 있다.
상기 소스 전극(130a) 및 드레인 전극(130b) 상부에는 절연막(141)이 위치하고, 상기 절연막(141) 내의 비아홀을 통하여 연결되는 화소전극(145)이 상기 절연막(141) 상에 위치한다.
상기 절연막은 유기막(140), 무기막(135) 또는 그들의 이중층일 수 있다. 그리고, 상기 화소 전극(145) 상에 발광층을 포함하는 유기층(155)이 위치하고, 상기 유기층(155)상에는 대향전극(160)이 위치한다.
도 2 내지 도 4는 본 발명의 실시예에 따른 유기전계발광표시장치의 제조방법을 나타낸 단면도들로써, 도 1의 I-I'에 대한 단면을 나타낸 것이다.
도 2를 참조하면, 단위 화소 영역들을 구비하는 기판(100) 상에 버퍼층(105)을 형성한다. 상기 버퍼층(105)는 표시장치의 제조과정 중 상기 기판(100) 내의 불순물이 표시장치의 소자 내부로 유입되는 것을 방지하기 위해 형성하는 것이 바람직하다.
상기 버퍼층(105) 상에 반도체층(110)을 형성한다. 상기 반도체층(110)은 비정질 또는 비정질 실리콘 막을 결정화한 결정질 실리콘막으로 형성할 수 있다.
상기 반도체층(110)상에 게이트 절연막(115)을 형성한다.
상기 게이트 절연막(115)은 도 1의 상기 스위칭 박막 트랜지스터(Tr1) 또는 상기 구동 박막 트랜지스터(Tr2)의 게이트 절연막이 되는 것으로, 상기 박막 트랜 지스터들(Tr1, Tr2)의 반도체층 상에 동시에 형성되는 것이다. 상기 게이트 절연막(115)은 통상의 절연막, 예를 들면 실리콘 산화막(SiO2)으로 형성한다.
상기 게이트 절연막(115) 상에 게이트 전극(120a)을 형성한다. 상기 박막트랜지스터들(Tr1, Tr2)의 게이트 전극은 도전층을 적층하고 패터닝함으로써 도 1의 커패시터(14)의 커패시터 제 1 전극(120b)인 전극층과 동시에 형성된다.
상기 기판 상에 층간 절연막(125)을 형성한다.상기 층간 절연막(125)은 상기 커패시터(14)의 유전막의 역할을 하게 된다.
도 3을 참조하면, 상기 층간 절연막(125)에 콘택홀을 형성한다. 그리고, 상기 층간 절연막(125) 상에 은합금막을 적층하고 패터닝함으로써 소스 전극(130a), 드레인 전극(130b), 상기 단위화소 영역들의 커패시터 제 2 전극(130c), 및 배선들(도 1의 1, 5)을 형성한다.
상기 은합금막(132)은 95 내지 98 at%의 은(Ag)을 포함할 수 있다.
상기 은합금막(132)은 구리 및 란탄계 금속을 더 함유할 수 있다. 나아가서, 상기 은합금막(132)은 금(Au)이 포함될 수 있으며, 또한, 상기 금(Au)은 0.1 내지 1 at%가 포함될 수 있다. 또한 나아가서, 상기 구리(Cu)는 0.1 내지 1 at%가 포함될 수 있다.
상기 은합금막(132)의 란탄계 금속은 사마륨(Sm) 또는 터븀(Tb)으로 이루어진 것일 수 있다. 나아가서, 상기 사마륨(Sm)은 0.1 내지 1 at%가 포함될 수 있고, 또한 상기 터븀(Tb)은 0.1 내지 1 at%가 포함될 수 있다.
따라서, 종래의 열에 의한 안정성이 낮고, 밀착성이나 내식성이 낮은 은의 문제를 해결할 수 있다. 즉, 상기 합금막을 상기 배선 및 전극들에 사용함으로써, 열에 의한 안정성을 높이고, 전도성이 높은 은의 특성으로 인해 비저항을 줄일 수 있다.
상기 은합금막(132)은 은, 구리, 금, 터븀 및 사마륨을 함유할 수 있다. 나아가서, 상기 은합금막(132)은 98at%의 은, 0.4 내지 1 at%의 구리, 0.4 내지 1 at%의 금, 0.5at%의 터븀 및 0.3at%의 사마륨을 함유할 수 있다.
상기 은합금막(132)을 형성하기 전에, 상기 층간 절연막(125) 상에 몰리브덴(Mo)막(131) 또는 몰리브덴합금막을 형성할 수 있다. 따라서, 상기 은합금막(132)과 상기 반도체층(110)의 접착력을 더욱 강화시킬 수 있다.
나아가서, 상기 상기 은합금막(132)을 형성한 후 그 상부에 몰리브덴(Mo)막(133) 또는 몰리브덴합금막을 형성할 수 있다. 따라서, 상기 은합금막(132)을 더욱 내식성을 강하게 할 수 있으며, 이후 형성되는 화소 전극과의 접착력을 강화시킬 수 있다.
상기 소스 전극(130a), 드레인 전극(130b), 상기 단위화소 영역들의 커패시터 제 2 전극, 및 배선이 형성된 기판 상에 절연막을 형성한다. 상기 절연막은 유기층 또는 무기층일 수 있다.
예를 들면, 상기 기판 상에 무기 보호층(135)을 형성한다. 상기 무기 보호층(135)은 실리콘 질화막일 수 있다. 상기 무기 보호층(135)이 형성된 기판을 어닐링을 실시한다.
따라서, 상기 어닐링으로 인해, 상기 반도체층(110)은 패시베이션되고, 상기 소스 전극(130a), 드레인 전극(130b), 상기 커패시터 제 2 전극(130c), 및 배선들(도 1의 1, 5)은 더욱 안정화되고, 상기 소스 전극(130a) 및 드레인 전극(130b)의 콘택 저항은 더욱 낮아질 수 있다.
도 4를 참조하면, 상기 무기 보호층(135) 상에 평탄화막(140)을 형성한다. 상기 평탄화막은 유기막일 수 있다.
상기 평탄화막 및 무기 보호막, 즉 절연막(141) 내에 상기 드레인 전극(130b)을 노출시키는 비아홀을 형성하고, 그 상부에 도전막을 적층하고 패터닝하여 화소 전극(145)을 형성한다.
상기 화소 전극(145) 상에 발광층을 포함한 유기층(155)을 형성한다. 상기 유기층(155)은 전하 수송층 또는 전하 주입층을 더욱 포함할 수 있다. 상기 유기층(155) 상에 대향전극(160)을 형성함으로써 유기전계발광표시장치는 완성된다.
본 발명의 일실시예에서는 은합금막을 소스 전극 및 드레인 전극으로 사용하는 박막트랜지스터를 유기전계발광표시장치에 적용한 경우만을 설명하였으나, 평판표시장치인 액정표시장치에도 적용이 가능하다.
이때, 액정표시장치에 적용하는 경우에는 박막트랜지스터의 제조방법을 본 발명에 따르며, 이후 하부전극 및 상부전극 등의 형성방법 및 구조는 통상의 액정표시장치에 따라 제조할 수 있다.
이하, 본 발명에 따른 유기전계발광표시장치의 제조방법을 하기 실험예를 통해 설명하겠는 바, 하기 실험예는 본 발명을 설명하기 위한 예시일 뿐 본 발명이 이에 한정되는 것은 아니다.
실험예 1
기판 상에 반도체층을 형성하고, 게이트 절연막 및 게이트 전극을 형성 한 후, 층간 절연막을 형성한다. 상기 층간 절연막 내에 콘택홀을 형성하고, 그 상부에 MoW막을 500Å형성한다. 그리고, 그 상부에 은합금막인 ATD(히타치사)막을 4300Å형성한 후 패터닝하여 소스 전극 및 게이트 전극과 배선들을 형성한다. 그리고, 그 상부에 무기 보호막을 형성하고 열처리를 수행한다.
실험예 2
상기 실험예 1과 동일한 과정을 거쳐 상기 층간 절연막 내에 콘택홀을 형성한다. 상기 콘택홀이 형성된 층간 절연막 상부에 MoW막을 500Å형성한다. 그리고, 그 상부에 은합금막인 ATD(히타치사)막을 4300Å형성하고, 다시 그 상부에 MoW막을 500Å형성한다. 상기 금속막들을 패터닝하여 소스 전극 및 게이트 전극과 배선들을 형성한다. 상기 기판의 상부에 무기 보호막을 형성하고 열처리를 수행한다.
비교예 1
기판 상에 반도체층을 형성하고, 게이트 절연막 및 게이트 전극을 형성 한 후, 층간 절연막을 형성한다. 상기 층간 절연막 내에 콘택홀을 형성하고, 그 상부에 MoW막을 500Å형성한다. 그리고, 그 상부에 AlNd를 4000Å형성하고, 다시 그 상부에 MoW막을 500Å형성한다. 상기 금속막들을 패터닝하여 소스 전극 및 게이트 전극과 배선들을 형성한다. 이 후, 상기 기판의 상부에 무기 보호막을 형성하고 열처리를 수행한다.
비교예 2
상기 비교예 1과 동일한 과정으로 상기 층간 절연막 내에 콘택홀을 형성한다. 상기 콘택홀이 형성된 층간 절연막 상에 Ti막을 700Å형성한다. 그리고, 그 상부에 Al막을 3800Å형성하고, 다시 그 상부에 Ti막을 1000Å형성한다. 상기 금속막들을 패터닝하여 소스 전극 및 게이트 전극과 배선들을 형성한다. 그리고, 그 상부에 무기 보호막을 형성하고 열처리를 수행한다.
비교예 3
상기 비교예 1과 동일한 과정으로 상기 층간 절연막 내에 콘택홀을 형성한다. 상기 콘택홀이 형성된 층간 절연막 상에 Ti막을 1500Å형성한다. 그리고, 그 상부에 Al막을 3000Å형성하고, 다시 그 상부에 Ti막을 1000Å형성한다. 상기 금속막들을 패터닝하여 소스 전극 및 게이트 전극과 배선들을 형성한다. 그리고, 그 상부에 무기 보호막을 형성하고 열처리를 수행한다.
상기 실험예 및 비교예에서 얻어진 소스 전극, 드레인 전극 및 배선들의 면저항 및 비저항 값을 측정한 결과 다음의 표 1과 같이 나타났다.
(표 1)
전극 및 배선 구조 면저항(Ω/□) 두께(Å) 비저항(μΩ-㎝)
비교예 MoW(500)/AlNd(4000)/MoW(500) 0.135 5000 6.75
Ti(700)/Al(3800)/Ti(1000) 0.167 5500 9.19
Ti(1500)/Al(3000)/Ti(1000) 0.213 5500 11.72
실험예 MoW(700)/ATD(4300) 0.07 5000 3.50
MoW(500)/ATD(4300)/MoW(500) 0.067 5300 3.55
상기 표의 비교예에서 알 수 있듯이 일반적인 배선재료로 사용되는 알루미늄을 사용한 배선은 비저항이 6.75 내지 11.72μΩ-㎝ 이지만, 실험예와 같이 은을 주로 사용한 배선은 비저항이 3.5 내지 3.55μΩ-㎝으로써 종래의 배선재료보다 낮은 비저항을 가짐을 알 수 있다.
또한, 상기의 은합금 배선은 400℃ 이상의 온도에서도 안정된 특성을 가지므로, 은이 다른 막으로 이동을 하는 현상을 감소시킬 수 있다.
따라서, 전류 구동형인 유기전계발광표시장치의 배선 저항을 줄일 수 있으므로, 표시장치의 전력소모를 감소시킬 수 있고, 배선의 열안정성을 향상시킬 수 있으므로, 유기전계발광표시장치의 구동 특성을 향상시킬 수 있다.
본발명에 따른 유기전계발광표시장치의 제조방법은 은을 주성분으로 하는 합금 물질을 유기전계발광표시장치의 배선 및 전극들에 사용함으로써, 전극의 열에 의한 안정성을 높이고, 전도성이 높은 은의 특성으로 인해 배선의 비저항을 줄일 수 있다.
따라서, 유기전계발광표시장치의 전력소모를 줄일 수 있고, 그로 인해 구동 특성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (35)

  1. 기판 상에 적층된 반도체층 및 게이트 전극;
    상기 게이트 전극 상에 위치하고 콘택홀을 구비하는 층간 절연막;
    상기 층간 절연막 상부에 위치하며, 은합금막으로 형성된 소스 전극, 드레인 전극 및 배선들; 및
    상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 포함하는 평판표시장치.
  2. 제 1 항에 있어서,
    상기 은합금막은 95 내지 98 at%의 은(Ag)을 포함하는 것인 평판표시장치.
  3. 제 1 항에 있어서,
    상기 은합금막은 구리 및 란탄계 금속을 더 함유하는 평판표시장치.
  4. 제 3 항에 있어서,
    상기 구리(Cu)는 0.1 내지 1 at%가 포함되는 것인 평판표시장치.
  5. 제 3 항에 있어서,
    상기 란탄계 금속은 사마륨(Sm) 또는 터븀(Tb)으로 이루어진 것인 평판표시 장치.
  6. 제 5 항에 있어서,
    상기 사마륨(Sm)은 0.1 내지 1 at%가 포함되는 것인 평판표시장치.
  7. 제 5 항에 있어서,
    상기 터븀(Tb)은 0.1 내지 1 at%가 포함되는 것인 평판표시장치.
  8. 제 1 항에 있어서,
    상기 은합금막은 금(Au)을 함유하는 것인 평판표시장치.
  9. 제 8 항에 있어서,
    상기 금(Au)은 0.1 내지 1 at%가 포함되는 평판표시장치.
  10. 제 1 항에 있어서,
    상기 은합금막 하부에 몰리브덴(Mo)막 또는 몰리브덴합금막이 위치하는 것을 포함하는 평판표시장치.
  11. 제 1 항에 있어서,
    상기 은합금막 상부에 몰리브덴(Mo)막 또는 몰리브덴합금막이 위치하는 것을 포함하는 평판표시장치.
  12. 제 1 항에 있어서,
    상기 은합금막은 은, 구리, 금, 터븀 및 사마륨을 함유하는 것인 평판표시장치.
  13. 제 1 항에 있어서,
    상기 은합금막은 98at%의 은, 0.4 내지 1 at%의 구리, 0.4 내지 1 at%의 금, 0.5at%의 터븀 및 0.3at%의 사마륨을 함유하는 것인 평판표시장치.
  14. 제 1 항에 있어서,
    상기 화소 전극 상에 발광층을 포함하는 유기층이 위치하는 것을 더욱 포함하는 평판표시장치.
  15. 기판 상에 적층된 반도체층 및 게이트 전극;
    상기 게이트 전극 상에 위치하고 콘택홀을 구비하는 층간 절연막;
    상기 층간 절연막 상부에 위치하며, 95 내지 98 at%의 은(Ag)을 포함하고, 0.1 내지 1 at% 구리, 0.1 내지 1 at%의 사마륨(Sm), 0.1 내지 1 at%의 터븀(Tb), 및 0.1 내지 1 at%의 금(Au)을 함유하는 은합금막으로 형성된 소스 전극, 드레인 전극 및 배선들; 및
    상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 포함하는 평판표시장치.
  16. 제 15 항에 있어서,
    상기 은합금막 하부에 몰리브덴(Mo)막 또는 몰리브덴합금막이 위치하는 것을 포함하는 평판표시장치.
  17. 제 15 항에 있어서,
    상기 은합금막 상부에 몰리브덴(Mo)막 또는 몰리브덴합금막이 위치하는 것을 포함하는 평판표시장치.
  18. 기판 상에 반도체층 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막내에 콘택홀을 형성하는 단계;
    은합금막을 적층하고 패터닝함으로써 소스 전극, 드레인 전극 및 배선들을 상기 층간 절연막 상부에 형성하는 단계; 및
    상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하는 평판표시장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 은합금막은 95 내지 98 at%의 은(Ag)을 포함하는 것인 평판표시장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 은합금막은 구리 및 란탄계 금속을 더 함유하는 평판표시장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 구리(Cu)는 0.1 내지 1 at%가 포함되는 것인 평판표시장치의 제조방법.
  22. 제 20 항에 있어서,
    상기 란탄계 금속은 사마륨(Sm) 또는 터븀(Tb)으로 이루어진 것인 평판표시장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 사마륨(Sm)은 0.1 내지 1 at%가 포함되는 것인 평판표시장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 터븀(Tb)은 0.1 내지 1 at%가 포함되는 것인 평판표시장치의 제조방법.
  25. 제 18 항에 있어서,
    상기 은합금막은 금(Au)을 함유하는 것인 평판표시장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 금(Au)은 0.1 내지 1 at%가 포함되는 평판표시장치의 제조방법.
  27. 제 18 항에 있어서,
    상기 은합금막을 적층하기 전에 상기 층간 절연막 상에 몰리브덴막 또는 몰리브덴합금막과 상기 은합금막을 형성하고, 차례로 패터닝하여 상기 소스 전극, 드레인 전극 및 배선들을 형성하는 것을 포함하는 평판표시장치의 제조방법.
  28. 제 18 항에 있어서,
    상기 은합금막을 적층하고 그 상부에 몰리브덴막 또는 몰리브덴합금막을 형성하고, 상기 은합금막과 상기 몰리브덴막 또는 몰리브덴합금막을 차례로 패터닝하여 상기 소스 전극, 드레인 전극 및 배선들을 형성하는 것을 포함하는 평판표시장치의 제조방법.
  29. 제 18 항에 있어서,
    상기 은합금막은 은, 구리, 금, 터븀 및 사마륨을 함유하는 것인 평판표시장 치의 제조방법.
  30. 제 29 항에 있어서,
    상기 은합금막은 98at%의 은, 0.4 내지 1 at%의 구리, 0.4 내지 1 at%의 금, 0.5at%의 터븀 및 0.3at%의 사마륨을 함유하는 것인 평판표시장치의 제조방법.
  31. 제 18 항에 있어서,
    상기 소스 전극, 드레인 전극 및 배선들의 형성 후 어닐링하는 단계를 더욱 포함하는 평판표시장치의 제조방법.
  32. 제 18 항에 있어서,
    상기 화소 전극 상에 발광층을 포함하는 유기층을 형성하는 단계를 더욱 포함하는 평판표시장치의 제조방법.
  33. 기판 상에 반도체층 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막내에 콘택홀을 형성하는 단계;
    95 내지 98 at%의 은(Ag)을 포함하고, 0.1 내지 1 at% 구리, 0.1 내지 1 at%의 사마륨(Sm), 0.1 내지 1 at%의 터븀(Tb), 및 0.1 내지 1 at%의 금(Au)을 함유하는 은합금막을 적층하고 패터닝함으로써 소스 전극, 드레인 전극 및 배선들을 상기 층간 절연막 상부에 형성하는 단계; 및
    상기 소스 전극 또는 드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하는 평판표시장치의 제조방법.
  34. 제 33 항에 있어서,
    상기 은합금막을 적층하기 전에 상기 층간 절연막 상에 몰리브덴막 또는 몰리브덴합금막과 상기 은합금막을 형성하고, 차례로 패터닝하여 상기 소스 전극, 드레인 전극 및 배선들을 형성하는 것을 포함하는 평판표시장치의 제조방법.
  35. 제 33 항에 있어서,
    상기 은합금막을 적층하고 그 상부에 몰리브덴막 또는 몰리브덴합금막을 형성하고, 상기 은합금막과 상기 몰리브덴막 또는 몰리브덴합금막을 차례로 패터닝하여 상기 소스 전극, 드레인 전극 및 배선들을 형성하는 것을 포함하는 평판표시장치의 제조방법.
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