KR100696272B1 - Semiconductor storage device and its manufacturing method - Google Patents
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Abstract
본 발명은 소자분리 절연막(2)에 의해 구획된 소자 영역 내에 터널 절연막(3)을 형성한다. 그 후, 메모리 셀마다 부유 게이트(4)를 형성하고, 또한 ONO막(5) 및 컨트롤 게이트(6)를 형성한다. 이어서, 적층 게이트의 표면에 플라즈마 절연막(7)을 형성한다. 플라즈마 절연막은 하지막(base film)의 면방위(面方位)의 영향을 받지 않는다. 따라서, 플라즈마 절연막(7)의 두께는 전체에 걸쳐 실질적으로 균일해지기 때문에, 최대막 두께를 열산화막만큼 두껍게 하지 않아도, 그 후에 절연막을 형성할 때의 수소 침입을 방지하는 동시에, 전자의 빠짐을 방지할 수도 있다. 그리고, 이 절연막의 막 두께를 얇게 함으로써, 버즈비크(bird's beak)를 작게 할 수 있고, 데이터의 소거 및 기입 시의 효율을 향상시킬 수 있다.According to the present invention, the tunnel insulating film 3 is formed in the device region partitioned by the device isolation insulating film 2. Thereafter, the floating gate 4 is formed for each memory cell, and the ONO film 5 and the control gate 6 are formed. Next, the plasma insulating film 7 is formed on the surface of the laminated gate. The plasma insulating film is not affected by the surface orientation of the base film. Therefore, since the thickness of the plasma insulating film 7 becomes substantially uniform throughout, the maximum film thickness is not as thick as that of the thermal oxide film, and the hydrogen intrusion is prevented at the time of forming the insulating film thereafter, and the electrons are removed. It can also be prevented. By reducing the thickness of the insulating film, the bird's beak can be reduced, and the efficiency of erasing and writing data can be improved.
반도체 기억 장치, 플래시 메모리, 부유 게이트 Semiconductor memory, flash memory, floating gate
Description
본 발명은 플래시 메모리에 적합한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor memory device suitable for a flash memory and a method of manufacturing the same.
플래시 메모리는 부유 게이트(floating gate) 또는 게이트 전극 아래의 질화막 등의 스토리지막에 전하를 유지함으로써, 데이터를 기억하는 비활발성의 반도체 기억 장치이다. 부유 게이트에 전하를 축적할 경우에는, 채널과 부유 게이트 사이에서 게이트 절연막을 통하여 전하의 수수(授受)가 실행된다. 또한, 스토리지(storage)막으로서 ONO막 중의 질화막에 전하를 축적할 경우에는, 절연막 자체에 전하가 축적된다. 따라서, 이들 절연막의 전기적 특성은 안정되어 있을 필요가 있다. 이들 절연막의 특성이 불안정할 경우에는, 동일한 제어 전압을 인가하여도, 일정 메모리 셀에서는 「1」의 데이터가 기억되는 것에 대하여, 다른 메모리 셀에서는 「0」의 데이터가 기억되는 상태가 발생할 가능성이 있어, 신뢰성이 상당히 낮아지게 된다.A flash memory is a nonvolatile semiconductor memory device for storing data by holding charge in a storage film such as a floating gate or a nitride film under a gate electrode. When charge is accumulated in the floating gate, charge transfer is performed between the channel and the floating gate through the gate insulating film. When charge is accumulated in the nitride film in the ONO film as a storage film, charge is stored in the insulating film itself. Therefore, the electrical characteristics of these insulating films need to be stable. When the characteristics of these insulating films are unstable, even when the same control voltage is applied, there is a possibility that a state in which data of "0" is stored in a certain memory cell may be stored in another memory cell. Therefore, the reliability is considerably lowered.
또한, 이들 절연막뿐만 아니라, 부유 게이트 또는 게이트 전극의 주위에 형성되는 절연막 등에도 안정된 특성이 요구되고 있다. 이 절연막은 다음과 같은 목 적으로 형성되어 있다. 부유 게이트 또는 게이트 전극이 형성된 후, 이들의 측방(側方)에는 나중에 LDD 구조를 구성하기 위한 측벽 절연막이 형성되고, 또한 부유 게이트 또는 게이트 전극을 덮는 층간 절연막이 형성된다. 이 때, 부유 게이트 또는 게이트 전극이 측벽 절연막 또는 층간 절연막과 직접 접촉하고 있으면, 부유 게이트 또는 게이트 전극으로부터 측벽 절연막 등으로 전자가 빠져나가는 경우가 있다. 그 결과, 부유 게이트 또는 게이트 전극의 전기적 특성이 변동하게 된다. 또한, 측벽 절연막 및 층간 절연막을 형성하기 위한 공정에서는, 수소를 함유하는 기체가 사용되는 경우가 있다. 이 때, 이 수소가 게이트 절연막 또는 스토리지막까지 도달하면, 수소 열화(劣化) 등이 생겨, 게이트 절연막 또는 스토리지막의 특성이 변동하게 된다.In addition to these insulating films, stable characteristics are also required for insulating films formed around floating gates or gate electrodes. This insulating film is formed for the following purposes. After the floating gates or gate electrodes are formed, sidewall insulating films for later forming the LDD structure are formed laterally, and an interlayer insulating film covering the floating gates or gate electrodes is formed. At this time, if the floating gate or the gate electrode is in direct contact with the sidewall insulating film or the interlayer insulating film, electrons may escape from the floating gate or the gate electrode to the sidewall insulating film or the like. As a result, the electrical characteristics of the floating gate or gate electrode are varied. In addition, in the process for forming a sidewall insulating film and an interlayer insulation film, the gas containing hydrogen may be used. At this time, when this hydrogen reaches the gate insulating film or the storage film, hydrogen deterioration or the like occurs, and the characteristics of the gate insulating film or the storage film are changed.
이러한 변동을 방지하기 위해, 게이트 전극의 주위에는 절연막이 형성되어 있다. 그리고, 이 절연막은, 이러한 목적을 달성하기 위해, 가장 두꺼운 부분에서 12㎚ 이상의 두께로 되도록 900℃ 정도의 열산화에 의해 형성되어 있다. 이 절연막의 두께를 가장 두꺼운 부분에서 12㎚ 이상으로 하고 있는 것은, 열산화에 의해 산화막을 형성할 경우에는, 그 하지(下地, base) 예를 들어 게이트 전극을 구성하는 실리콘막의 면방위(面方位)에 따라 산화막의 성장 속도가 다르다. 따라서, 이 열산화막의 두께는 불균일하며, 가장 얇은 부분에서도 수소의 침입을 충분히 방지하기 위해서는, 이 정도의 두께가 필요하게 되기 때문이다.In order to prevent such fluctuations, an insulating film is formed around the gate electrode. And this insulating film is formed by thermal oxidation about 900 degreeC so that it may become thickness of 12 nm or more in the thickest part in order to achieve such an objective. The thickness of the insulating film is set to 12 nm or more in the thickest portion, so that when the oxide film is formed by thermal oxidation, the surface orientation of the silicon film constituting the base, for example, the gate electrode, is used. ), The growth rate of the oxide film varies. This is because the thickness of the thermal oxide film is nonuniform, and in order to sufficiently prevent the intrusion of hydrogen even in the thinnest part, this thickness is required.
도 13은 종래의 부유 게이트형 메모리의 제조 방법을 나타내는 단면도이다. 이 종래의 제조 방법에서는, 반도체 기판(51) 위에 터널 산화막(52), 부유 게이트 (53), 게이트간 절연막(54) 및 컨트롤 게이트(55)로 이루어지는 적층(stacked) 게이트를 형성한 후, 열산화를 행한다. 그 결과, 도 13에 나타낸 바와 같이, 큰 요철(凹凸)이 존재하고, 그 두께가 불균일한 열산화막(56)이 형성된다.13 is a cross-sectional view showing a conventional method for manufacturing a floating gate type memory. In this conventional manufacturing method, a stacked gate made of a
또한, 도 14는 종래의 SONOS형 메모리의 제조 방법을 나타내는 단면도이다. 이 종래의 제조 방법에서는, 반도체 기판(61)의 표면에 비트 라인 확산층(62)을 형성하고, 그 위에 터널 산화막(63), 질화막(64) 및 상층막(65)으로 이루어지는 스토리지(storage) 절연막(66)을 형성한다. 또한, 이 스토리지 절연막(66) 위에 게이트 전극(67)을 형성하고, 그 후에 열산화를 행한다. 그 결과, 도 14에 나타낸 바와 같이, 큰 요철이 존재하고, 그 두께가 불균일한 열산화막(68)이 형성된다.14 is a cross-sectional view showing a conventional method for manufacturing a SONOS type memory. In this conventional manufacturing method, the bit
그러나, 상술한 바와 같은 방법에 의해 형성한 반도체 기억 장치에서는, 버즈비크(bird's beak)가 크고, 커플링(coupling)이 저하된다. 이러한 커플링 저하는 소거 효율이 저하된다는 문제와 관련된다. 특히 게이트 전극의 단부(端部) 근방에서 소거가 실행되는 메모리 및 채널 전체에서 소거가 실행되는 메모리에서, 이 소거 효율의 저하가 현저하게 나타난다. 또한, 버즈비크의 발생에 따라 그 부분의 절연막이 두꺼워지기 때문에, 소거 효율뿐만 아니라 데이터의 기입 효율도 저하된다.However, in the semiconductor memory device formed by the above-described method, the bird's beak is large and the coupling is reduced. This coupling degradation is associated with the problem that the erase efficiency is lowered. In particular, in the memory in which the erase is performed near the end of the gate electrode and in the memory in which the erase is performed in the entire channel, the decrease in the erase efficiency is remarkable. In addition, since the insulation film of the portion becomes thicker with the occurrence of the buzz beak, not only the erase efficiency but also the data write efficiency is lowered.
또한, 최종적으로 제조된 반도체 기억 장치의 특성을 안정시키기 어렵다는 문제점도 있다. 이 원인 중의 하나로서, 열산화를 행할 때에 복수개의 웨이퍼 처리를 동시에 행하고 있지만, 이 때에 가열로 내의 온도를 일정하게 유지하는 것이 상당히 곤란한 것을 들 수 있다. 또한, 열산화의 결과, 부유 게이트 등에 도입되 어 있던 인 등의 불순물이 그 가장자리부에 편석(偏析)되기 쉬운 것도 원인 중의 하나로서 들 수 있다.There is also a problem that it is difficult to stabilize the characteristics of the finally manufactured semiconductor memory device. One of the causes is that a plurality of wafer processes are performed at the same time when thermal oxidation is performed, but it is very difficult to keep the temperature in the furnace constant at this time. In addition, one of the causes is that impurities such as phosphorous introduced into the floating gate and the like tend to segregate at its edges as a result of thermal oxidation.
본 발명은 이러한 문제점을 감안하여 안출된 것으로서, 데이터의 소거 및 기입 시의 효율을 향상시키고, 특성을 안정시킬 수 있는 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor memory device capable of improving the efficiency at the time of erasing and writing data and stabilizing characteristics thereof, and a manufacturing method thereof.
본원 발명자는, 예의 검토한 결과, 종래의 반도체 기억 장치의 제조 방법에서는, 적층 게이트 등을 덮는 산화막의 형성을 열산화에 의해 행하고 있기 때문에, 큰 버즈비크의 형성 및 불순물의 편석 등이 발생하고 있음을 발견했다. 그리고, 본원 발명자는 열산화를 행하지 않고 양호하며 치밀한 절연막을 형성하는 방법으로서 플라즈마 처리를 채용함으로써, 상술한 바와 같은 결점을 해소할 수 있음을 발견하여, 이하에 나타낸 발명의 모든 형태에 이르렀다.As a result of earnest examination, the inventors of the present invention perform thermal oxidation to form an oxide film covering a laminated gate or the like in the conventional method of manufacturing a semiconductor memory device, so that formation of a large buzz bequee and segregation of impurities occurs. Found. The inventors of the present invention have found that the above-described drawbacks can be eliminated by employing plasma treatment as a method of forming a good and dense insulating film without performing thermal oxidation, and thus have reached all aspects of the invention shown below.
본 발명에 따른 제 1 반도체 기억 장치의 제조 방법은, 반도체 기판 위에 차례로 적층된 터널 절연막, 부유 게이트, 게이트간 절연막 및 컨트롤 게이트를 포함하는 적층 게이트를 형성한 후에, 상기 적층 게이트의 표면에 플라즈마 산화법, 플라즈마 질화법, 또는 이들 중 어느 하나를 포함하는 일련의 공정에 의해 피복 절연막을 형성하고, 또한 상기 피복 절연막으로 덮인 상기 적층 게이트를 매립하는 층간 절연막을 형성하는 것을 특징으로 한다.In the method of manufacturing a first semiconductor memory device according to the present invention, after forming a laminated gate including a tunnel insulating film, a floating gate, an inter-gate insulating film, and a control gate, which are sequentially stacked on a semiconductor substrate, a plasma oxidation method is formed on the surface of the laminated gate. The insulating film is formed by a plasma nitriding method or a series of processes including any one of them, and an interlayer insulating film is formed in which the laminated gate covered with the covering insulating film is embedded.
이러한 방법에 의해 제조된 본 발명에 따른 제 1 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 위에 차례로 적층된 터널 절연막, 부유 게이트, 게이트간 절연막 및 컨트롤 게이트를 포함하는 적층 게이트와, 상기 적층 게이트를 덮는 피복 절연막과, 상기 피복 절연막으로 덮인 상기 적층 게이트를 매립하는 층간 절연막을 갖고 있다. 그리고, 이 반도체 기억 장치는, 상기 피복 절연막이 플라즈마 산화막, 플라즈마 질화막 및 플라즈마 산질화막으로 이루어지는 그룹으로부터 선택된 1종의 절연막으로 이루어지는 것을 특징으로 한다.A first semiconductor memory device according to the present invention manufactured by such a method includes a semiconductor substrate, a laminated gate including a tunnel insulating film, a floating gate, an inter-gate insulating film, and a control gate sequentially stacked on the semiconductor substrate, and the stacked gate. And an interlayer insulating film filling the laminated gate covered with the covering insulating film. The semiconductor memory device is characterized in that the covering insulating film is made of one kind of insulating film selected from the group consisting of a plasma oxide film, a plasma nitride film and a plasma oxynitride film.
또한, 본 발명에 따른 제 2 반도체 기억 장치의 제조 방법은, 반도체 기판 위에 전하 포획(捕獲) 기능을 갖는 질화막을 포함하는 스토리지 절연막을 형성하고, 상기 반도체 기판 위에 상기 스토리지 절연막을 통하여 게이트 전극을 형성한 후에, 상기 스토리지 절연막 및 상기 게이트 전극의 표면에 플라즈마 산화법, 플라즈마 질화법, 또는 이들 중 어느 하나를 포함하는 일련의 공정에 의해 피복 절연막을 형성하며, 또한 상기 피복 절연막으로 덮인 상기 스토리지 절연막 및 상기 게이트 전극을 매립하는 층간 절연막을 형성하는 것을 특징으로 한다.In addition, in the method for manufacturing a second semiconductor memory device according to the present invention, a storage insulating film including a nitride film having a charge trapping function is formed on a semiconductor substrate, and a gate electrode is formed on the semiconductor substrate through the storage insulating film. Thereafter, a coating insulating film is formed on the surfaces of the storage insulating film and the gate electrode by a plasma oxidation method, a plasma nitridation method, or a series of processes including any of the above, and the storage insulating film and the cover insulating film are covered with the coating insulating film. An interlayer insulating film filling the gate electrode is formed.
이러한 방법에 의해 제조된 본 발명에 따른 제 2 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성되고, 전하 포획 기능을 갖는 질화막을 포함하는 스토리지 절연막과, 상기 스토리지 절연막을 통하여 상기 반도체 기판 위에 형성된 게이트 전극과, 상기 스토리지 절연막 및 상기 게이트 전극을 덮는 피복 절연막과, 상기 피복 절연막으로 덮인 상기 스토리지 절연막 및 상기 게이트 전극을 매립하는 층간 절연막을 갖고 있다. 그리고, 이 반도체 기억 장치는, 상기 피복 절연막은 플라즈마 산화막, 플라즈마 질화막 및 플라즈마 산질화막으로 이루어지는 그룹으로부터 선택된 1종의 절연막으로 이루어지는 것을 특징으로 한다.A second semiconductor memory device according to the present invention manufactured by such a method comprises a storage insulating film comprising a semiconductor substrate, a nitride insulating film formed on the semiconductor substrate, and having a charge trapping function, and on the semiconductor substrate via the storage insulating film. And a gate insulating film formed thereon, a coating insulating film covering the storage insulating film and the gate electrode, an interlayer insulating film filling the storage insulating film and the gate electrode covered with the coating insulating film. The semiconductor memory device is characterized in that the covering insulating film is made of one kind of insulating film selected from the group consisting of a plasma oxide film, a plasma nitride film and a plasma oxynitride film.
도 1의 (a) 및 (b)는 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 단면도.1A and 1B are cross-sectional views illustrating a method for manufacturing a semiconductor memory device according to the first embodiment of the present invention.
도 2의 (a) 및 (b)는 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 도면으로서, 도 1의 (a) 및 (b)에 나타낸 공정의 다음 공정을 나타내는 단면도.2 (a) and 2 (b) are diagrams illustrating a method of manufacturing the semiconductor memory device according to the first embodiment of the present invention, and are cross-sectional views showing the steps following the steps shown in FIGS. .
도 3의 (a) 및 (b)는 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 도면으로서, 도 2의 (a) 및 (b)에 나타낸 공정의 다음 공정을 나타내는 단면도.3A and 3B are diagrams illustrating a method of manufacturing a semiconductor memory device according to the first embodiment of the present invention, and are cross-sectional views showing the steps following the steps shown in FIGS. 2A and 2B. .
도 4의 (a) 및 (b)는 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 도면으로서, 도 3의 (a) 및 (b)에 나타낸 공정의 다음 공정을 나타내는 단면도.4A and 4B are diagrams illustrating a method of manufacturing the semiconductor memory device according to the first embodiment of the present invention, and are cross-sectional views showing the steps following the steps shown in FIGS. 3A and 3B. .
도 5의 (a) 및 (b)는 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 도면으로서, 도 4의 (a) 및 (b)에 나타낸 공정의 다음 공정을 나타내는 단면도.5A and 5B are diagrams illustrating a method of manufacturing the semiconductor memory device according to the first embodiment of the present invention, and are cross-sectional views showing the steps following the steps shown in FIGS. 4A and 4B. .
도 6의 (a) 및 (b)는 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 도면으로서, 도 5의 (a) 및 (b)에 나타낸 공정의 다음 공정을 나타내는 단면도.6 (a) and 6 (b) are diagrams illustrating a method of manufacturing a semiconductor memory device according to the first embodiment of the present invention, and are cross-sectional views showing the steps following the steps shown in FIGS. .
도 7은 본 발명의 제 1 실시예에서의 플라즈마 절연막(7)의 상태를 나타내는 단면도.Fig. 7 is a sectional view showing a state of the
도 8의 (a) 및 (b)는 본 발명의 제 2 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 단면도.8A and 8B are cross-sectional views illustrating a method for manufacturing a semiconductor memory device according to the second embodiment of the present invention.
도 9의 (a) 및 (b)는 본 발명의 제 2 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 도면으로서, 도 8의 (a) 및 (b)에 나타낸 공정의 다음 공정을 나타내는 단면도.9A and 9B are diagrams illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention, and are cross-sectional views showing the steps following the steps shown in FIGS. 8A and 8B. .
도 10의 (a) 및 (b)는 본 발명의 제 2 실시예에 따른 반도체 기억 장치의 제조 방법을 나타내는 도면으로서, 도 9의 (a) 및 (b)에 나타낸 공정의 다음 공정을 나타내는 단면도.10A and 10B are diagrams illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention, and show cross-sectional views of steps following the steps shown in FIGS. 9A and 9B. .
도 11은 본 발명의 제 2 실시예에서의 플라즈마 절연막의 상태를 나타내는 단면도.Fig. 11 is a sectional view showing a state of the plasma insulating film in the second embodiment of the present invention.
도 12는 본 발명의 실시예에서 사용할 수 있는 래디얼 라인 슬롯 안테나(radial line slot antenna)를 구비한 플라즈마 처리 장치의 개략 구성을 나타내는 모식도.Fig. 12 is a schematic diagram showing a schematic configuration of a plasma processing apparatus having a radial line slot antenna that can be used in the embodiment of the present invention.
도 13은 종래의 부유 게이트형 메모리의 제조 방법을 나타내는 단면도.Fig. 13 is a sectional view showing a conventional method for manufacturing a floating gate type memory.
도 14는 종래의 SONOS형 메모리의 제조 방법을 나타내는 단면도.Fig. 14 is a sectional view showing a conventional method for manufacturing a SONOS type memory.
이하, 본 발명의 실시예에 따른 반도체 기억 장치 및 그 제조 방법에 대해서 첨부 도면을 참조하여 구체적으로 설명한다. 또한, 편의상 반도체 기억 장치의 구조에 대해서는 그 형성 방법과 함께 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the semiconductor memory device and its manufacturing method which concern on an Example of this invention are demonstrated concretely with reference to an accompanying drawing. In addition, the structure of a semiconductor memory device is demonstrated with the formation method for convenience.
(제 1 실시예)(First embodiment)
우선, 본 발명의 제 1 실시예에 대해서 설명한다. 제 1 실시예는 본 발명을 적층 게이트 구조의 반도체 기억 장치에 적용한 것이다. 도 1의 (a), 도 1의 (b) 내지 도 6의 (a), 도 6의 (b)는 본 발명의 제 1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 단면도이다.First, the first embodiment of the present invention will be described. In the first embodiment, the present invention is applied to a semiconductor memory device having a stacked gate structure. 1 (a), 1 (b) to 6 (a), and 6 (b) are cross-sectional views showing the manufacturing method of the semiconductor memory device according to the first embodiment of the present invention in the order of steps.
제 1 실시예에 따른 반도체 기억 장치에서는, 복수개의 워드선 및 비트선이 서로 직교하도록 하여 격자 형상으로 형성되어 있다. 그리고, 각 격자점 근방에 1개씩 메모리 셀이 형성되어 있다. 도 1의 (b) 내지 도 6의 (a)는 비트선에 직교하는 단면에 상당하고, 도 1의 (b) 내지 도 6의 (b)는 워드선에 직교하는 단면에 상당한다. 따라서, 도 1의 (a)와 도 1의 (b)에서는 서로 직교하는 단면을 나타내고 있다. 다른 도 2의 (a), 도 2의 (b) 내지 도 6의 (a), 도 6의 (b)에 대해서도 동일하다.In the semiconductor memory device according to the first embodiment, a plurality of word lines and bit lines are formed in a lattice shape so as to be perpendicular to each other. One memory cell is formed near each grid point. 1 (b) to 6 (a) correspond to the cross section orthogonal to the bit line, and FIGS. 1 (b) to 6 (b) correspond to the cross section orthogonal to the word line. Therefore, in FIG. 1 (a) and FIG. 1 (b), the cross section orthogonal to each other is shown. The same applies to other Figs. 2 (a), 2 (b) to 6 (a) and 6 (b).
그리고, 본 실시예에서는, 상술한 바와 같은 레이아웃 구성의 반도체 기억 장치를 제조할 때, 우선, 도 1의 (a) 및 (b)에 나타낸 바와 같이, 실리콘 기판 등의 반도체 기판(1) 표면에 예를 들어 LOCOS법에 의해 소자 분리 절연막(2)을 형성한다. 다음으로, 소자 분리 절연막(2) 하방(下方)에서의 펀치스루(punch-through)를 방지하기 위해, 붕소 등의 불순물을 전면(全面)에 이온 주입함으로써 확산층(1a)을 형성한다. 또한, 메모리 셀의 임계값 전압을 조정하기 위해, 붕소 등의 불순물을 소자 분리 절연막(2)에 의해 구획된 소자 영역 내에 이온 주입함으로써 확산층(1b)을 형성한다.In the present embodiment, when manufacturing a semiconductor memory device having the above-described layout configuration, first, as shown in Figs. 1A and 1B, the semiconductor substrate 1, such as a silicon substrate, is placed on the surface. For example, the element
이들 워드선이나 비트선, LOCOS를 형성할 때에, 그 최소 선폭(線幅)이 좁으 면 좁을수록 본 발명의 효과가 발휘된다. 구체적으로는, 0.5㎛ 이하이면 효과가 있고, 0.25㎛ 이하이면 특히 현저하다. 왜냐하면, 선폭이 좁으면 버즈비크의 폭을 무시할 수 없게 되기 때문이다. 이것은 제 2 실시예에서도 동일하다.In forming these word lines, bit lines, and LOCOS, the narrower the minimum line width, the more effective the present invention is. Specifically, it is effective when it is 0.5 micrometer or less, and it is especially remarkable when it is 0.25 micrometer or less. This is because a narrow line width makes it impossible to ignore the width of Buzzbeek. This is also the same in the second embodiment.
이어서, 소자 분리 절연막(2)에 의해 구획된 소자 영역 내에 예를 들어 실리콘 산화막으로 이루어지는 터널 절연막(3)을 형성한다. 그 후, 메모리 셀마다 부유 게이트(4)를 형성하고, 또한 ONO막(게이트간 절연막)(5) 및 컨트롤 게이트(워드선)(6)를 형성한다. 부유 게이트(4)의 형성 시에는, 예를 들어 폴리실리콘막을 형성한 후에, 이 폴리실리콘막에 붕소 등의 불순물을 예를 들어 이온 주입에 의해 도입한다. ONO막(5)은 차례로 적층된 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막으로 구성되어 있다. 터널 절연막(3), 부유 게이트(4), ONO막(5) 및 컨트롤 게이트(6)의 적층체로 적층 게이트가 구성되어 있다.Next, a
이 때, 부유 게이트 중의 불순물 농도는 짙으면 짙을수록 본 발명의 효과가 발휘된다. 구체적으로는, 1×1O18/㎤ 이상이면 효과적이고, 1×1O19/㎤ 정도이면 특히 현저하다. 왜냐하면, 고온 열처리에서는 불순물의 편석이 발생하여 부유 게이트 주위의 절연막에 품질의 저하가 일어나는 것에 대하여, 본 발명의 특징인 저온 산화·질화·산질화에 의한 측벽막 형성에서는 그것이 일어나지 않기 때문이다. 이 편석은 불순물이 인(P)인 경우에 특히 현저하다.At this time, the deeper the impurity concentration in the floating gate, the more the effect of the present invention is exerted. Specifically, it is effective if it is 1x10 <18> / cm <3> or more, and it is especially remarkable if it is about 1x10 <19> / cm <3>. This is because segregation of impurities occurs in the high temperature heat treatment and deterioration of the quality of the insulating film around the floating gate does not occur in the sidewall film formation by the low temperature oxidation, nitridation and oxynitride, which is a feature of the present invention. This segregation is particularly remarkable when the impurity is phosphorus (P).
또한, ONO막(5)의 형성에서는 두께가 얇으면 얇을수록 본 발명의 효과가 발휘된다. 구체적으로는, 전체적으로 물리막 두께가 40㎚ 이하이면 효과적이고, 20 ㎚ 이하이면 특히 현저하다. 왜냐하면, ONO막이 얇으면, 버즈비크의 두께가 ONO막 자체의 두께와 비교하여 무시할 수 없게 되기 때문이다. 또한, 구체적으로는, ONO막의 저부(bottom)산화막은 10㎚ 이하 특히 7㎚ 이하에서 현저하고, 질화막은 20㎚ 이하 특히 10㎚ 이하에서 현저하며, 상부(top)산화막은 10㎚ 이하 특히 7㎚ 이하에서 현저하다. 이것은 제 2 실시예에서도 동일하다.In the formation of the
이어서, 도 2의 (a) 및 (b)에 나타낸 바와 같이, 컨트롤 게이트(6)의 상면 및 측면과 ONO막(5), 부유 게이트(4) 및 터널 절연막(3)의 측면에 즉 적층 게이트의 표면에 플라즈마 절연막(피복 절연막)(7)을 형성한다. 이 때, 반도체 기판(1)의 표면에도 플라즈마 절연막(7)이 형성된다. 플라즈마 절연막(7)으로서는, 플라즈마 산화막, 플라즈마 질화막 또는 플라즈마 산질화막을 형성할 수 있다. 이 플라즈마 절연막(7)의 형성은 650℃ 이하의 온도 범위에서 행하는 것이 바람직하고, 예를 들어 450℃ 정도에서 행할 수도 있다. 또한, 플라즈마 절연막(7)의 두께는 9㎚ 이하인 것이 바람직하고, 예를 들어 8㎚ 정도이다.Subsequently, as shown in FIGS. 2A and 2B, the top and side surfaces of the
이어서, 적층 게이트를 마스크로 하여 이온 주입을 행하고, 열처리를 더 행함으로써, 도 3의 (a) 및 (b)에 나타낸 바와 같이, 자기 정합적으로 저농도 확산층(9)을 형성한다.Subsequently, ion implantation is performed using the laminated gate as a mask, and further heat treatment is performed to form the low
이 때, 열처리에 의해 저농도 확산층을 게이트 아래에 확산시키지만, 게이트 에지로부터의 도달 거리는 적어도 버즈비크를 초과할 만큼을 확보해야만 한다. 본 발명에서는 버즈비크를 억제함으로써, 저농도 확산층의 게이트 아래로의 유입을 감소시킬 수 있다. 소자의 미세화는 이 확산층으로부터의 펀치스루 전류에 의해 제 한되어 있기 때문에, 본 발명은 소자의 미세화에 크게 기여한다.At this time, the low concentration diffusion layer is diffused under the gate by the heat treatment, but the reach distance from the gate edge must be secured to at least exceed the Buzzbeek. In the present invention, it is possible to reduce the inflow below the gate of the low concentration diffusion layer by suppressing the Burj beak. Since the miniaturization of the device is limited by the punch-through current from this diffusion layer, the present invention greatly contributes to the miniaturization of the device.
다음으로, 도 4의 (a) 및 (b)에 나타낸 바와 같이, 적층 게이트의 측면에 측벽 절연막(10)을 형성한다. 측벽 절연막(10)은 예를 들어 HTO막(고온산화막)을 형성한 후에, 이것에 등방성(等方性) 에칭을 실시함으로써 형성한다. 이 등방성 에칭에 의해, 반도체 기판(1)의 표면에 형성된 플라즈마 절연막(7) 중 최종적으로 측벽 절연막(10)으로 덮이지 않는 부분이 제거되어, 반도체 기판(1)의 표면 일부가 노출된다.Next, as shown in FIGS. 4A and 4B, the
그 후, 도 5의 (a) 및 (b)에 나타낸 바와 같이, 적층 게이트 및 측벽 절연막(10)을 마스크로 하여, 저농도 확산층(9)을 형성할 때보다도 고농도로 이온 주입을 행하고, 열처리를 더 행함으로써 고농도 확산층(11)을 형성한다.Thereafter, as shown in Figs. 5A and 5B, ion implantation is performed at a higher concentration than when the low
이어서, 도 6의 (a) 및 (b)에 나타낸 바와 같이, 전면에 층간 절연막(12)을 형성한다. 층간 절연막(12)은 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적시킴으로써 형성한다.Subsequently, as shown in Figs. 6A and 6B, an
이어서, 컨택트 홀 및 배선의 형성 등을 행하여 반도체 기억 장치를 완성시킨다.Subsequently, contact holes and wirings are formed to complete the semiconductor memory device.
이러한 제 1 실시예에서는, 도 2의 (a) 및 (b)에 나타낸 바와 같이, 적층 게이트를 덮는 절연막을 플라즈마 절연막(7)으로 하고 있다. 플라즈마 절연막은 열산화막과는 달리 하지막의 면방위의 영향을 받지 않는다. 따라서, 도 7에 나타낸 바와 같이, 플라즈마 절연막(7)의 두께는 전체에 걸쳐 실질적으로 균일해지기 때문에, 최대막 두께를 열산화막만큼 두껍게 하지 않아도, 측벽 절연막(10) 또는 층간 절연막(12)을 형성할 때의 수소 침입을 방지하는 동시에, 전자의 빠짐을 방지할 수도 있다. 그리고, 이 절연막의 막 두께를 얇게 함으로써, 버즈비크를 작게 할 수 있고, 데이터의 소거 및 기입 시의 효율을 향상시킬 수 있다.In this first embodiment, as shown in Figs. 2A and 2B, the insulating film covering the laminated gate is the
부유 게이트형 반도체 기억 장치에서는, 데이터의 기입 및 소거 시에, 부유 게이트와 반도체 기판 사이에서 전하의 수수가 실행되고, 부유 게이트에 전하가 포획되어 있는지의 여부에 따라 정보가 판독된다. 따라서, 상술한 바와 같이 버즈비크를 작게 함으로써 전하의 수수가 실행되기 쉬워지기 때문에, 소거 등의 효율이 향상되는 것이다.In the floating gate type semiconductor memory device, charge transfer is performed between the floating gate and the semiconductor substrate at the time of writing and erasing data, and information is read depending on whether or not the charge is trapped in the floating gate. Therefore, since the transfer of charge becomes easy to be performed by reducing the Buzzbee as described above, the efficiency of erasing or the like is improved.
또한, 플라즈마 절연막(7)의 형성 시에는, 복수개의 웨이퍼에 대하여 1개의 가열로 내에서 처리를 행하는 경우는 없다. 따라서, 가열로 내의 온도의 불균일성의 영향을 받지 않는다. 또한, 플라즈마 절연막(7)은 열산화막과 비교하면 상당히 낮은 온도에서 성막(成膜)할 수 있다. 따라서, 부유 게이트(4) 중의 불순물 예를 들어 인의 편석이 상당히 발생하기 어렵다. 이 때문에, 복수의 웨이퍼 사이에서 안정된 특성을 가진 반도체 기억 장치를 얻을 수 있다.In the formation of the
(제 2 실시예)(Second embodiment)
다음으로, 본 발명의 제 2 실시예에 대해서 설명한다. 제 2 실시예는 본 발명을 소위 SONOS 구조의 반도체 기억 장치에 적용한 것이다. 도 8의 (a), 도 8의 (b) 내지 도 10의 (a), 도 10의 (b)는 본 발명의 제 2 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 단면도이다. SONOS 구조는 매립 비트 라인 겸용의 소스/드레인을 갖고, 워드 라인(게이트 전극)에 평행한 채널을 갖는 질 화막 전하 축적 메모리의 구조로서, 매립 비트 라인 구조를 갖고 있다.Next, a second embodiment of the present invention will be described. The second embodiment applies the present invention to a so-called SONOS structure semiconductor memory device. 8 (a), 8 (b) to 10 (a), and 10 (b) are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention in the order of steps. The SONOS structure has a buried bit line structure as a structure of a nitride film charge accumulation memory having a source / drain for both a buried bit line and a channel parallel to a word line (gate electrode).
제 2 실시예에서도, 복수개의 워드선 및 비트선이 서로 직교하도록 하여 격자 형상으로 형성되어 있다. 그리고, 각 격자점의 근방에 1개씩 메모리 셀이 형성되어 있다. 제 1 실시예와 동일하게, 도 8의 (a) 내지 도 10의 (a)는 비트선에 직교하는 단면에 상당하고, 도 8의 (b) 내지 도 10의 (b)는 워드선에 직교하는 단면에 상당한다. 따라서, 도 8의 (a)와 (b)에서는 서로 직교하는 단면을 나타내고 있다. 다른 도 9의 (a), 도 9의 (b) 및 도 10의 (a), 도 10의 (b)에 대해서도 동일하다.Also in the second embodiment, a plurality of word lines and bit lines are formed in a lattice shape so as to be orthogonal to each other. One memory cell is formed in the vicinity of each lattice point. As in the first embodiment, Figs. 8A to 10A correspond to cross sections orthogonal to the bit lines, and Figs. 8B to 10B are orthogonal to the word lines. It corresponds to the cross section. Therefore, cross sections orthogonal to each other are shown in FIGS. 8A and 8B. The same applies to other Figs. 9 (a), 9 (b), 10 (a) and 10 (b).
그리고, 본 실시예에서는 상술한 바와 같은 레이아웃 구성의 반도체 기억 장치를 제조할 때, 우선, 도 8의 (a) 및 (b)에 나타낸 바와 같이, 실리콘 기판 등의 반도체 기판(21) 표면에 레지스트막을 마스크로 하여 이온 주입을 행함으로써, 비트 라인 확산층(비트선)(22)을 형성한다.In the present embodiment, when manufacturing the semiconductor memory device having the layout configuration as described above, first, as shown in Figs. 8A and 8B, a resist is formed on the surface of a
다음으로, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막 및 폴리실리콘막을 차례로 적층하고, 이들을 패터닝함으로써, 차례로 적층된 터널 절연막(23), 실리콘 질화막(24), 상부 막(25) 및 컨트롤 게이트(워드선(게이트 전극))(26)로 이루어지는 적층체를 형성한다. 컨트롤 게이트(26)의 형성 시에는, 예를 들어 폴리실리콘막을 형성한 후에, 이 폴리실리콘막에 붕소 등의 불순물을 예를 들어 이온 주입에 의해 도입한다. 터널 절연막(23)은 실리콘 산화막으로 이루어지고, 상부 막(25)은 실리콘 산화막으로 이루어진다. 터널 절연막(23), 실리콘 질화막(24) 및 상부 막(25)으로 스토리지 절연막(29)이 구성되어 있다. 또한, 컨트롤 게이트(26)는 폴리 실리콘막으로 이루어진다.Next, the silicon oxide film, the silicon nitride film, the silicon oxide film, and the polysilicon film are sequentially stacked and patterned, so that the
그 후, 도 9의 (a) 및 (b)에 나타낸 바와 같이, 컨트롤 게이트(26)의 상면 및 측면, 터널 절연막(23), 스토리지막(24) 및 상부 막(25)의 측면에 플라즈마 절연막(피복 절연막)(27)을 형성한다. 이 때, 반도체 기판(21)의 표면에도 플라즈마 절연막(27)이 형성된다. 플라즈마 절연막(27)으로서는, 제 1 실시예에서의 플라즈마 절연막(7)과 동일하게, 플라즈마 산화막, 플라즈마 질화막 또는 플라즈마 산질화막을 형성할 수 있다. 이 플라즈마 절연막(27)의 형성은 650℃ 이하의 온도 범위에서 행하는 것이 바람직하며, 예를 들어 450℃ 정도에서 행할 수도 있다. 또한, 플라즈마 절연막(27)의 두께는 9㎚ 이하인 것이 바람직하며, 예를 들어 8㎚ 정도이다.Thereafter, as shown in FIGS. 9A and 9B, the plasma insulating film is formed on the top and side surfaces of the
이 때의 열처리에 의해, 매립 비트 라인 중의 불순물이 채널 중앙을 향하여 확산되지만, 본 발명에서는 저온 처리에 의해 매립 비트 라인 중의 불순물 확산을 감소시킬 수 있다. 소자의 미세화는 이 확산층으로부터의 펀치스루 전류에 의해 제한되어 있기 때문에, 본 발명은 소자의 미세화에 크게 기여한다.By the heat treatment at this time, the impurities in the buried bit lines are diffused toward the center of the channel, but in the present invention, the diffusion of impurities in the buried bit lines can be reduced by low temperature treatment. Since the miniaturization of the device is limited by the punch-through current from this diffusion layer, the present invention greatly contributes to the miniaturization of the device.
이어서, 도 10의 (a) 및 (b)에 나타낸 바와 같이, 전면에 층간 절연막(28)을 형성한다. 층간 절연막(28)은 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적시킴으로써 형성한다.Subsequently, as shown in FIGS. 10A and 10B, an
그리고, 컨택트 홀 및 배선의 형성 등을 행하여 반도체 기억 장치를 완성시킨다.Then, contact holes and wirings are formed to complete the semiconductor memory device.
이러한 제 2 실시예에서도, 도 9의 (a) 및 (b)에 나타낸 바와 같이, 스토리 지막(24)의 측면을 덮는 절연막을 플라즈마 절연막(27)으로 하고 있다. 따라서, 도 11에 나타낸 바와 같이, 플라즈마 절연막(27)의 두께는 전체에 걸쳐 실질적으로 균일해지기 때문에, 제 1 실시예와 동일하게, 그 최대막 두께를 열산화막만큼 두껍게 하지 않아도, 층간 절연막(28)을 형성할 때의 수소 침입 및 전자의 빠짐을 방지할 수 있다. 그 결과, 버즈비크를 작게 억제하여 데이터의 소거 및 기입 시의 효율을 향상시킬 수 있다.Also in this second embodiment, as shown in FIGS. 9A and 9B, the insulating film covering the side surface of the
SONOS형 반도체 기억 장치에서는, 데이터의 기입 및 소거 시에, 실리콘 질화막으로 이루어지는 스토리지막과 반도체 기판 사이에서 전하의 수수가 실행되고, 스토리지막과 그 아래의 터널 절연막의 계면(界面) 및 그 근방에 전하가 포획되어 있는지의 여부에 따라 정보가 판독된다. 따라서, 상술한 바와 같이 버즈비크를 작게 함으로써 전하의 수수가 실행되기 쉬워지기 때문에, 소거 등의 효율이 향상되는 것이다.In the SONOS type semiconductor memory device, charge transfer is performed between a storage film made of a silicon nitride film and a semiconductor substrate at the time of data writing and erasing, and at the interface between the storage film and the tunnel insulating film below it, and the vicinity thereof. The information is read depending on whether or not the charge is trapped. Therefore, since the transfer of charge becomes easy to be performed by reducing the Buzzbee as described above, the efficiency of erasing or the like is improved.
또한, 제 1 실시예와 동일하게, 성막 온도의 불균일성 및 인의 편석을 원인으로 하는 특성의 불안정화를 회피할 수 있다.In addition, in the same manner as in the first embodiment, destabilization of characteristics caused by nonuniformity of film formation temperature and segregation of phosphorus can be avoided.
제 2 실시예에서는 컨트롤 게이트(26)의 측방에 측벽 절연막을 형성하지 않았지만, 측벽 절연막을 형성할 수도 있다. 이러한 측벽 절연막은 예를 들어 주변 회로를 구성하는 트랜지스터의 측벽 절연막과 동시에 형성할 수도 있다.In the second embodiment, the sidewall insulating film is not formed on the side of the
또한, 플라즈마 산화막의 형성 시에는, 예를 들어 O2, N2 또는 NH3를 함유하는 가스의 플라즈마 분위기 중에서 래디컬 O*, 래디컬 N* 또는 래디컬 NH*를 발생 시킨다. 이 때, 플라즈마 절연막의 성장 시에 사용하는 원료 가스 중에는, 예를 들어 Kr 또는 Ar 등의 희유(希有) 가스를 함유시킬 수도 있고, H2를 함유시킬 수도 있다.In the formation of the plasma oxide film, for example, radical O *, radical N * or radical NH * is generated in a plasma atmosphere of a gas containing O 2 , N 2 or NH 3 . At this time, the source gas used at the time of growth of the plasma insulating film may contain a rare gas such as Kr or Ar, or may contain H 2 .
또한, 플라즈마 산질화막 및 플라즈마 질화막의 형성 방법 및 그 형성에 사용하는 플라즈마 처리 장치는 특별히 한정되지 않지만, 이하와 같은 장치를 사용하여 플라즈마 산질화막 또는 플라즈마 질화막을 형성할 수도 있다.In addition, the plasma oxynitride film and the plasma nitride film formation method and the plasma processing apparatus used for formation are not specifically limited, A plasma oxynitride film or a plasma nitride film can also be formed using the following apparatus.
구체적으로는, 도 12에 나타낸 바와 같은 래디얼 라인 슬롯 안테나를 구비한 플라즈마 처리 장치를 사용하여 플라즈마 산질화막 또는 플라즈마 질화막을 형성한다. 이 플라즈마 처리 장치(100)는 클러스터 툴(cluster tool)(101)에 연통(連通)된 게이트 밸브(102)와, 피처리체(被處理體)(W)(본 실시예에서는 반도체 기판(1))를 탑재 배치하고, 플라즈마 처리 시에 피처리체(W)를 냉각시키는 냉각 재킷(103)을 구비한 서셉터(susceptor)(104)를 수납 가능한 처리실(105)과, 처리실(105)에 접속되어 있는 고진공 펌프(106)와, 마이크로파원(110)과, 안테나 부재(120)와, 이 안테나 부재(120)와 함께 이온 도금을 구성하는 바이어스용 고주파 전원(107) 및 매칭 박스(108)와, 가스 공급 링(131, 141)을 갖는 가스 공급계(130, 140)와, 피처리체(W)의 온도 제어를 행하는 온도 제어부(150)를 포함하여 구성되어 있다.Specifically, a plasma oxynitride film or plasma nitride film is formed using a plasma processing apparatus having a radial line slot antenna as shown in FIG. The
마이크로파원(110)은 예를 들어 마그네트론으로 이루어지고, 통상 2.45㎓의 마이크로파(예를 들어 5㎾)를 발생시킬 수 있다. 마이크로파는, 그 후, 모드 변환기(112)에 의해 전송 형태가 TM, TE 또는 TEM 모드 등으로 변환된다.The
안테나 부재(120)는 온도 조절판(122)과 수납 부재(123)(유전판(230))를 갖고 있다. 온도 조절판(122)은 온도 제어 장치(121)에 접속되고, 수납 부재(123)는 지파재(遲波材)(124)와 지파재(124)에 접촉하는 슬롯 전극(도시 생략)을 수납하고 있다. 이 슬롯 전극은 래디얼 라인 슬롯 안테나(RLSA) 또는 초고능률 평면 안테나라고 불린다. 다만, 본 실시예에서는 그 이외의 형식의 안테나 예를 들어 1층 구조 도파관 평면 안테나, 유전체 기판 평행 평판 슬롯 어레이 등을 적용할 수도 있다.The
이러한 래디얼 라인 슬롯 안테나를 구비한 플라즈마 처리 장치를 사용하여 성막을 행할 경우, 플라즈마의 이온 조사 에너지를 7eV 이하로 하는 것이 바람직하고, 플라즈마의 퍼텐셜 에너지를 1OeV 이하로 하는 것이 바람직하다.When performing film formation using a plasma processing apparatus equipped with such a radial line slot antenna, the ion irradiation energy of the plasma is preferably 7 eV or less, and the potential energy of the plasma is preferably 10 eV or less.
그리고, 플라즈마 절연막의 형성은 상술한 플라즈마 처리 장치를 사용하여 플라즈마 산화법, 플라즈마 질화법, 또는 적어도 이들 중 어느 하나를 포함하는 일련의 공정에 의해 행할 수 있다.The plasma insulating film can be formed by a plasma oxidation method, a plasma nitridation method, or a series of steps including at least any one of them using the above-described plasma processing apparatus.
또한, 상술한 실시예는 부유 게이트형 또는 SONOS형에 본 발명을 적용한 것이지만, 본 발명을 적용할 수 있는 형태는 이들에 한정되지 않는다. 예를 들어 MNOS형 반도체 기억 장치에도 적용할 수 있다. 본 발명을 MNOS형 반도체 기억 장치에 적용할 경우, 반도체 기판 위에 실리콘 산화막 및 실리콘 질화막을 차례로 적층하여 스토리지 절연막을 형성한 후, 그 위에 게이트 전극을 형성한다. 이어서, 스토리지 절연막 및 게이트 전극의 표면에 플라즈마 절연막을 형성한다.In addition, although the above-mentioned embodiment applies this invention to a floating gate type or a SONOS type, the form which can apply this invention is not limited to these. For example, the present invention can also be applied to an MNOS type semiconductor memory device. When the present invention is applied to an MNOS type semiconductor memory device, a silicon oxide film and a silicon nitride film are sequentially stacked on a semiconductor substrate to form a storage insulating film, and then a gate electrode is formed thereon. Subsequently, a plasma insulating film is formed on the surfaces of the storage insulating film and the gate electrode.
본 발명에 의하면, 부유 게이트 또는 게이트 전극을 덮는 피복 절연막을 플라즈마 처리에 의해 형성하고 있기 때문에, 고온의 열처리를 필요로 하지 않고, 버즈비크를 억제하는 동시에, 기입 및 소거의 효율이 높아, 안정된 특성을 얻을 수 있다.According to the present invention, since the coating insulating film covering the floating gate or the gate electrode is formed by plasma treatment, it does not require a high temperature heat treatment, suppresses the buzz beak, and has high efficiency of writing and erasing, and stable characteristics. Can be obtained.
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