KR100696040B1 - Ｈｄｐ-ｆｓｇ 박막과 배리어층의 접착력을 강화시키는 방법 - Google Patents

Ｈｄｐ-ｆｓｇ 박막과 배리어층의 접착력을 강화시키는 방법 Download PDF

Info

Publication number
KR100696040B1
KR100696040B1 KR1020000051650A KR20000051650A KR100696040B1 KR 100696040 B1 KR100696040 B1 KR 100696040B1 KR 1020000051650 A KR1020000051650 A KR 1020000051650A KR 20000051650 A KR20000051650 A KR 20000051650A KR 100696040 B1 KR100696040 B1 KR 100696040B1
Authority
KR
South Korea
Prior art keywords
layer
fsg
gas
substrate
plasma
Prior art date
Application number
KR1020000051650A
Other languages
English (en)
Other versions
KR20010030225A (ko
Inventor
히쳄 엠사드
다나 트리부라
마조이 벨라이칼
사머 데사이
파하드 모그하담
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20010030225A publication Critical patent/KR20010030225A/ko
Application granted granted Critical
Publication of KR100696040B1 publication Critical patent/KR100696040B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 HDP-CVD 시스템내의 실리콘질화물에 양호한 접착성을 가진 다마신 FSG의 형성 방법에 관한 것이다. 실란(SiH4), 실리콘 테트라플루오라이드(SiF4), 산소(O2), 및 아르곤(Ar)이 반응 가스로서 사용된다. SiH4, SiF4 및 O2은 FSG를 형성하기 위해 반응한다. Ar은 가스 분해를 촉진하기 위하여 포함된다. 모두 4종류의 가스는 대부분의 FSG 막을 증착하기 위해서 사용된다. SiH4는 FSG 막의 계면부를 증착하는 동안 사용되지 않는다. FSG 막의 계면부는, 실리콘질화물이 FSG 상부에 증착되는 경우에는 최상부로, FSG가 실리콘질화물의 상부에 증착되는 경우에는 기저부로 간주된다. SiF4를 가진 SiH4을 사용하면 대부분의 증착에 거쳐서 SiF4의 파괴적 효과를 완화하는 경향이 있다. FSG 막의 계면부 증착에서 SiH4를 제거함으로써, 적은 양의 수소가 계면 영역의 막속으로 함유되어 상부 또는 하부 실리콘질화물의 접착력이 개선된다.

Description

ＨＤＰ-ＦＳＧ 박막과 배리어층의 접착력을 강화시키는 방법 {METHOD FOR IMPROVING BARRIER LAYER ADHESION TO HDP-FSG THIN FILMS}
도 1a는 본 발명에 따른 고밀도 플라즈마 화학적 기상 증착 시스템의 일 시예를 간략화한 도면.
도 1b는 도 1a의 예시적인 CVD 처리 챔버와 결합되어 사용될 수 있는 가스 링의 간략화된 단면도.
도 1c는 도 1a의 예시적인 CVD 처리 챔버와 결합되어 사용될 수 있는 모니터 및 라이트 펜(light pen)의 간략화된 도면.
도 1d는 도 1a의 예시적인 CVD 처리 챔버를 제어하기 위해 사용되는 예시적 처리 제어 컴퓨터 프로그램 결과의 흐름도.
도 2는 본 발명의 방법의 제 1 실시예를 나타낸 흐름도.
도 3은 본 발명의 방법의 제 2 실시예를 나타낸 흐름도.
도 4(a)는 본 발명의 방법의 제 1 실시예에 따라 증착된 유전체 박막의 단면도.
도 4(b)는 본 발명의 방법의 제 2 실시예에 따라 증착된 유전체 박막의 단면도.
도 5는 본 발명의 방법에 따라 제조된 반도체 장치의 간략화된 단면도.
도 6(a)-6(h)는 본 발명의 실시예에 따라 집적화 된 이중-다마신(damascene) 프로세스를 통해 부분적으로 형성된 집적회로의 단면도.
도 7은 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 플로오르화 실리케이트 글래스에서의 수소 함량이 바이어스와 함께 증가하는 것을 보여주는 핵반응 분석 데이터를 나타낸 그래프.
도 8(a)는 2번의 어닐링 주기 후에, 원형의 거품(bubbles)을 나타내는 HDP-CVD FSG/SixNy 구조물을 공초점에서 본 도면.
도 8(b)는 12번의 어닐링 주기 후에, 조각층의 흔적이 없는 HDP-CVD SOFO/SixNy구조를 공초점에서 본 도면.
도 9는 바이어스되지 않은 SOFO막에서의 원자 수소 농도가 대략 0.02%인 것을 나타내는 이차 이온 질량 분광기 그래프.
도 10은 SOFO 및 실란 기초 플라즈마 강화 CVD FSG로부터 불소의 확산을 나타내는 그래프.
도 11은 에칭처리, 애싱처리, 및 금속배선처리를 사용하는 SOFO 집적화의 프로세스 흐름을 나타내는 개략도.
도 12는 불소 농도의 함수로서 실란이 있는 경우와 실란이 없는 경우 형성된 FSG에 대한 유전 상수를 비교한 그래프.
본 발명은 집적회로 제조 특히, 고밀도 플라즈마 화학기상증착("HDP-CVD") 시스템에서 실리콘질화물에 대한 우수한 접착력을 가진 불소화 실리케이트 (fluorinated silicate) 글래스("FSG")를 형성하는 방법에 관한 것이다.
삭제
통상적인 집적회로 제조시, 회로 엘리먼트는 알루미늄과 같은 금속층 내에 갭(gap) 패턴을 에칭함으로써 형성된다. 갭은 실리콘 이산화물과 같은 유전체로 충진된다. 구리는 모든 형태의 집적회로에 대해 주요한 온-칩(on-chip) 도전체로서의 역할을 하도록 사용되는데, 이는 구리가 통상적인 알루미늄 합금에 비해 낮은 저항을 가지기 때문이다. 하지만, 구리를 에칭하는 것은 어렵기 때문에, 구리-기반(base) 집적회로 제조를 위한 다마신 프로세스가 개발되었다. 다마신 프로세스에서는, 유전체층이 증착된 이후 구리로 충진될 갭을 형성하도록 에칭된다.
플루오로실리케이트 글래스로서 알려진 불소-도핑 실리콘 산화물은 다마신 구조물에 대해 금속간 유전체로서 통상적인 실리콘 이산화물을 대체하는 대안이다. FSG 막은 통상적인 HDP-CVD 시스템에서 증착될 수 있고, 이는 알루미늄 상호접속부(interconnect)내의 도핑되지 않은 실리케이트 글래스(USG) 및 FSG를 위해 널리 사용된다. FSG는 신뢰성, 안정성 및 처리량의 견지에서 우수한 프로세스 설계를 가진다. 더욱이, 집적회로의 전기적 성능은 FSG의 낮은 유전상수(통상적인 실리콘 산화물이 4.1인 것과 비교해서 3.4이다) 때문에 개선된다. 낮은 유전상수는 동일층의 금속 라인들 간의 커패시턴스를 감소시키고 층 사이의 혼선을 감소시킨다.
다마신 프로세스에서 사용되는 유전체막은, 막의 선택적인 에칭을 위해 제공되는 에칭 정지물(etch stop)로서 알려진 층을 사용한다. 통상적으로 다마신 프로세스에서 예를 들면, 금속 라인을 구비하는 층 사이에 비아(via)를 형성할 때 에칭 정지물로서 실리콘질화물(SixNy)이 사용된다. 종래에는, 실리콘질화물과 FSG의 상부 또는 하부에 위치하는 층 사이에 우수한 접착력을 얻는데 문제점이 있었다. 특히, FSG는 대략 450도의 온도에서 상부에 위치하는 SixNy층 내에 "버블"을 형성하는 배기가스를 배출하는 경향이 있다. 버블은 SixNy의 디라미네이팅(delamination)을 야기한다. 예를 들면, 종래에는 접착력 개선을 위해, 단지 디라미네이팅이 지연되도록 FSG내의 불소 함량을 감소시키는 방법을 사용하였다. FSG 막이 다마신 또는 이중 다마신 프로세스에서 실리콘질화물 배리어층 상에 증착될 때, 배리어층과 FSG를 통합 실패는 적절히 낮은-k 유전체 재료로서 FSG의 범용적 적용에 상당한 장해를 부여한다.
그러므로, 실리콘질화물의 하부 또는 상부에 위치하는 층에 대해 개선된 접착력을 가진 FSG 막을 증착시키는 방법이 필요하다.
본 발명의 목적은 실리콘질화물에 대해 우수한 접착력을 가진 다마신 FSG를 제공하는 것이다.
종래기술과 관련된 문제점은 실리콘질화물에 대해 우수한 접착력을 가진 다마신 FSG를 형성하는 방법에 의해 해결된다. 본 발명에 따른 일 실시예에서, 다층 FSG 막은 인접하게 실리콘질화물층을 포함하는 막 스택(stack)의 일부로서 증착된다. 다층 FSG 막은 계면(interfacial) FSG 층 및 벌크(bulk) FSG 층을 포함한다. "계면 FSG 층"은 실리콘질화물층에 인접하여 증착된 FSG 층의 일부를 지칭한다. 따라서, FSG 막의 계면부는, 실리콘질화물이 FSG의 최상부상에 증착될 경우 최상부로서 불리고, FSG가 실리콘질화물의 최상부에 증착될 경우 기저부로서 불린다. "벌크 FSG 층"이 계면층보다 두꺼울 필요는 없지만, 일부 실시예의 경우에는 그러하다. 다층 FSG 막은 실란(silane), 불소 및 실리콘을 함유하는 가스, 그리고 산소를 함유하는 가스의 가스 혼합물을 처리 챔버로 유입시킴으로써 증착된다. 불소 및 실리콘을 함유하는 가스는 바람직하게는 SiF4이고, 산소를 함유하는 가스는 바람직하게는 O2이다. 가스 혼합물은 가스 분해를 촉진하기 위해 Ar과 같은 불활성 가스를 포함하는 것이 바람직하다. 플라즈마, 바람직하게는 고밀도 플라즈마가 가스 혼합물로부터 발생되고, FSG 층의 벌크부가 플라즈마를 사용하여 기판상에 증착된다. 실란 유입은 FSG 막의 계면부를 증착하는 동안에는 중단된다. FSG 막의 계면부의 증착으로부터 SiH4를 제거함으로써, 적은 양의 수소가 계면 영역에 있는 막 속으로 함유되어 상부 또는 하부의 실리콘질화물 접착력이 개선된다. 또 다른 실시예에서, 벌크 FSG층 둘레에 샌드위칭되어 있는 하부 및 상부 계면층을 포함하는 다층 FSG막이 형성된다.
또 다른 실시예에서, 순수 SiF4-단독 불소화된 산화물("SOFO") 층은 실란을 사용하여 형성된 어떠한 막도 갖지 않고 증착된다. 본 실시예에서, 전체 증착 동안, 불소 및 실리콘을 함유한 가스 및 실란을 함유하지 않으나 산소를 함유하는 가스로 이루어진 가스 흐름을 포함하는 가스 혼합물이 제공된다. 또한 가스 혼합물은 Ar과 같은 불활성 가스의 흐름을 포함하는 것이 바람직하고, 불소 및 실리콘 모두를 함유한 가스는 SiF4인 것이 바람직하며, 산소를 함유하는 가스는 O2인 것이 바람직하다. 또다른 실시예에서, SOFO층은, 기판상에 미리 형성되고 바람직하게는 실리콘질화물인 배리어층 상에 구리 다마신 프로세스의 일부로서 증착된다. 또 다른 실시예에서, SOFO층은 에칭, 애싱(ashing) 및 금속배선(metalized) 처리된다. 애싱처리는 산소, 암모니아를 사용하여, 또는 혼합된 산소-암모니아 화학물질을 사용하여 행해지는 것이 바람직하며, 금속층은 바람직하게 Ta 또는 TaN으로 형성된다.
본 발명의 방법은 기판 처리 시스템의 동작을 명령하기 위해 내장된 컴퓨터 판독가능 프로그램을 갖는 컴퓨터 판독가능 저장 매체로 구체화된다. 상기 시스템은 처리 챔버, 플라즈마 발생 시스템, 기판 홀더, 가스 이송 시스템, 및 시스템 제어기를 포함할 수 있다. 컴퓨터 판독가능 프로그램은 상기 설명된 실시예에 따라 처리 챔버에 놓인 기판 상에 박막을 형성하기 위해 기판 처리 시스템을 동작시키기 위한 명령을 포함한다.
1. 서 론
본 발명의 실시예에서는 플로오르화 실리케이트 글래스(FSG)가 실리콘질화물(SixNy)과 같이 상부에 놓인 또는 하부에 놓인 배리어층에 강하게 접착되는 방식으로 증착된다. 일 실시예에서, 실란(SiH4), 실리콘 테트라플루오라이드(SiF4), 산소(O2), 및 아르곤(Ar)이 반응 가스로서 사용된다. 실란, SiF4 및 O2 는 FSG 를 형성하기 위해 반응한다. Ar은 가스 분해를 촉진하기 위하여 포함된다. 모두 4종류의 가스는 대부분의 증착을 위하여 사용될 수 있다. 그러나, 적어도 계면부의 증착 및 임의의 실시예에서의 전체 막을 위해 SiH4가 사용되지 않는다. 따라서 실란의 사용없이 증착되는 것을 여기서 "SiF4-단독 FSG"(SiF4-only FSG) 또는 "SiF4-단독 불소화된 산화물"("SOFO")로 지칭한다. 실란과 함께 증착된 FSG는 본 명에서서 SiH4-FSG라 한다. 증착부의 계면부는, 실리콘질화물이 FSG상에 증착되는 경우에, 증착부의 최상부 부분 또는 마지막 부분이다. 그 대신에, 만약 FSG가 실리콘질화물과 같은 배리어층 상에 증착되는 경우에는, 계면부는 최하부 부분 또는 초기 부분일 수 있다.
증착 동안 SiH4의 존재는 소정의 수소를 불순물로서 FSG 막에 통합시킨다. 어떤 메카니즘에 의해 FSG에서 수소의 존재가 SixNy에 대한 FSG의 접착성을 떨어뜨리는지 명확하지 않다. 불완전한 접착 및 추후 디라미네이팅(delamination)은 400℃ 또는 그 이상의 온도에서 FSG내의 수소의 증가된 확산성과 관련되는 것으로 여겨진다.
본 발명의 방법의 다른 실시예에서, FSG는 임의의 부분을 증착하는 동안 SiH4를 사용하지 않고 증착 중 단지 SiF4, O2 및 Ar 만을 사용하여 증착된다. 비록 SixNy에 대한 우수한 증착 및 보다 낮은 유전체 상수가 이런 방식으로 얻어질 수 있을 지라도, SiH4없이 SiF4를 사용한 FSG 증착은 SiF4 및 SiH4 모두를 사용한 FSG 증착보다 낮은 증착 속도를 가진다.
Ⅱ. 바람직한 기판 처리 시스템
도 1a는 본 발명에 따른 유전층이 증착될 수 있는 고밀도 플라즈마 화학 기상 증착(HDP-CVD)의 일 실시예를 도시한다. 시스템(10)은 챔버(13), 진공 시스템(70), 소스 플라즈마 시스템(80A), 바이어스 플라즈마 시스템(80B), 가스 전달 시스템(33), 및 원격 플라즈마 세정 시스템(50)을 포함한다.
챔버(13)의 상부 부분은 알루미늄 산화물 또는 알루미늄 질화물과 같은 세라믹 유전체 재료로 만들어진 돔(14)을 포함한다. 돔(14)은 플라즈마 처리 영역(16)의 상부 경계를 한정한다. 플라즈마 처리 영역(16)은 기판(17)의 상부 표면 및 기판 지지 부재(18)에 의해 하부와 접한다.
가열 플레이트(23) 및 냉각 플레이트(24)는 돔(14) 위에 놓이고, 열적으로 돔(14)에 결합된다. 가열 플레이트(23) 및 냉각 플레이트(24)는 돔의 온도 범위가 약 100℃ 내지 200℃에서 약 ±10℃ 내에 있도록 조절된다. 이는 다양한 프로세스에대한 돔 온도의 최적화를 허용한다. 예를 들어, 증착 처리 보다 세정 또는 에칭 처리 동안 보다 높은 온도로 돔을 유지하는 것이 바람직하다. 돔 온도의 정밀한 제어는 챔버의 플레이크(flake) 또는 입자 수를 감소시키고 증착된 층과 기판 사이의 접착력을 개선시킨다.
챔버(13)의 하부 부분은 챔버를 진공 시스템에 결합하는 몸체 부재(22)를 포함한다. 기판 지지 부재(18)의 베이스 부분(21)은 몸체 부재(22)상에 설치되고 상기 부재와 연속적인 내부 표면을 형성한다. 기판은 챔버(13)의 측면에서 삽입/제거 개구부(도시되지 않음)를 통하여 로보트 블레이드(도시되지 않음)에 의해 챔버(13)의 안팎으로 전달된다. 리프트 핀(도시되지 않음)은 상부 로딩 위치(57)에서 기판이 기판 지지 부재(18)의 기판 수용 부분(19)상에 배치되는 하부 처리 위치(56)로 로보트 블레이트로부터 기판을 이동시키기 위하여 모터(도시되지 않음)의 제어하에서 상승된 후 하강된다. 기판 수용 부분(19)은 기판 처리 동안 기판 지지 부재(18)에 기판을 고정하는 정전기 척(electrostatic chuck)(20)을 포함한다. 바람직한 실시예에서, 기판 지지 부재(18)는 알루미늄 산화물 또는 알루미늄 세라믹 재료로 만들어진다.
진공 시스템(70)은 트윈 블레이드 스로틀 밸브(26)를 수용하고 게이트 밸브(27) 및 터보 모듈러 펌프(28)에 접착된 스로틀 몸체(25)를 포함한다. 스로틀 몸체(25)는 가스 흐름에 대한 방해를 최소화하고, 대칭적인 펌핑을 허용한다. 게이트 밸브(27)는 스로틀 몸체(25)로부터 펌프(28)를 분리할 수 있고 스로틀 밸브(26)가 완전히 개방될 때 배기 흐름 용량을 제한함으로써 챔버 압력을 제어할 수 있다. 스로틀 밸브, 게이트 밸브와 터보 분자 펌프의 장치는 약 1밀리토르 내지 약 2토르 사이에서 챔버 압력의 정확하고 안정한 제어를 허용한다.
소오스 플라즈마 시스템(80A)은 돔(14)에 장착된 상부 코일(29)과 측면 코일(30)을 포함한다. 대칭적인 그라운드 시일드(도시 생략)는 코일들 간의 전기적 커플링을 감소시킨다. 상부 코일(29)은 상부 소오스 RF(SRF) 발생기(31A)에 의해 전력이 인가되고, 측면 코일(30)은 측면 SRF 발생기(31B)에 의해 전력이 인가되어, 각 코일에 대한 독립적인 전력 레벨 및 동작 주파수가 허용된다. 이런 이중 코일 시스템은 챔버(13)의 방사상 이온 밀도를 제어할 수 있게 하여, 플라즈마 균일성을 개선시킨다. 측면 코일(30) 및 상부 코일(29)은 상보형(complimentary) 전극을 요구하지 않고 통상적으로 유도적으로 구동된다. 특정 실시예에서, 상부 소스 RF 발생기(31A)는 공칭적으로 2 MHz에서 2500 와트에 이르는 RF 전력을 제공하고 측면 소스 RF 발생기(31B)는 공칭적으로 2 MHz에서 5000 와트에 이르는 RF 전력을 제공한다. 상부 및 측면 RF 발생기의 동작 주파수는 플라즈마-발생 효율을 향상시키도록 공칭 동작 주파수(예를 들어, 각각, 1.7-1.9 MHz 및 1.9-2.1 MHz)로부터 오프셋 될 수 있다.
바이어스 플라즈마 시스템(80B)은 바이어스 RF("BRF") 발생기(31C) 및 바이어스 정합 네트워크(32C)를 포함한다. 바이어스 플라즈마 시스템(80B)은 기판 부분(17)을 바디 부재(22)에 용량성으로 결합시키며, 이것은 상보형 전극으로서 동작한다. 바이어스 플라즈마 시스템(80B)은 소스 플라즈마 시스템(80A)에 의해 기판 표면에 생성된 플라즈마 종(예를 들어, 이온)의 이동을 증가시키는 기능을 한다. 특정 실시예에서, 바이어스 RF 발생기는 13.56 MHz에서 5000 와트에 이르는 RF 전력을 제공한다.
RF 발생기들(31A 및 31B)은 디지털 제어형 합성기(systhesizers)를 포함하고 약 1.8 내지 약 2.1 MHz 사이의 주파수 범위에서 동작한다. 각각의 발생기는 챔버 및 코일에서 발생기로 다시 반사된 전력을 측정하고, 당업자에 의해 이해되도록, 가장 낮은 반사 전력을 얻도록 동작 주파수를 조절하는 RF 제어 회로(도시되지 않음)를 포함한다. RF 발생기는 일반적으로 50 ohms의 특성 임피던스를 가지는 부하에서 동작되도록 설계된다. RF 전력은 발생기와 상이한 특성 임피던스를 가지는 부하로부터 반사될 수 있다. 이것은 부하에 전달되는 전력을 감소시킬 수 있다. 또한, 부하에서 발생기로 반사된 전력은 오버로딩 되어 발생기를 손상시킬 수 있다. 플라즈마 임피던스는 5 ohms 미만에서 900 ohms을 초과하는 범위를 가질 수 있기 때문에, 플라즈마 임피던스는 다른 요소들 중 플라즈마 이온 밀도에 따라 좌우되며, 반사된 전력은 주파수 함수일 수 있기 때문에, 반사된 전력에 따라 발생기 주파수를 조절하면, RF 발생기로부터 플라즈마로 전달된 전력이 증가되어 발생기를 보호한다. 반사된 전력을 감소시키고 효율을 향상시키는 다른 방법은 정합 네트워크에서 사용된다.
정합 네트워크들(32A 및 32B)은 각각 코일들(29 및 30)을 가진 발생기들(31A 및 31B)의 출력 임피던스와 정합된다. RF 제어 회로는 부하가 변할 때, 발생기를 부하에 정합시키는 정합 네트워크 내의 캐패시터 값을 바꿈으로써 정합 네트워크들 모두를 조정할 수 있다. RF 제어 회로는 부하에서 발생기로 다시 반사된 전력이 어느 제한치를 초과할 때, 정합 네트워크를 조정할 수 있다. 일정한 정합을 제공하고, 정합 네트워크 튜닝으로부터 RF 제어 회로를 효율적으로 조정할 수 없게 하는 한 가지 방법은 반사된 전력의 임의의 예상값 이상으로 반사된 전력 제한치를 설정하는 것이다. 이것은 정합 네트워크를 자신의 최근 조건으로 일정하게 유지함으로써 임의의 조건하에서 플라즈마를 안정시키는 것을 돕는다.
다른 방법들 또한 플라즈마 안정을 돕는다. 예를 들면, RF 제어회로가 부하(플라즈마)에 전달된 전력을 결정하는데 사용될 수 있고, 전달된 전력을 층 증착동안 실질적으로 일정하게 유지하도록 발생기 출력 전력을 증가 또는 감소시킨다.
가스 전달 시스템(33)은 가스 전달 라인(38)(일부만이 도시)을 통해 기판을 처리하는 챔버에 여러 소스(34A-43F)로부터 가스를 제공한다. 당업자라면 알수 있듯이, 소스(34A-34F)에 사용되는 실제 소스 및 챔버(13)로의 전달 라인(38)의 실제 결합은 챔버(13)내에서 수행되는 증착 및 세정 프로세스에 따라 변한다. 가스는 가스 링(37)을 통해 및/또는 최상부 노즐(45)을 통해 챔버로 유입된다. 도 1b는 가스 링(37)의 추가의 상세 부분을 도시하는 챔버(13)의 부분 개략 단면도이다.
일 실시예에서, 제 1 및 제 2 가스 소스(34A, 34B)와 제 1 및 제 2 가스 유입 제어기(35A', 35B')는 가스 전달 라인(38)(일부만이 도시)을 통해 가스 링(37)내의 링 플레넘(36)에 가스를 제공한다. 가스 링(37)은 기판 상부에 일정한 흐름의 가스를 제공하는 다수의 소스 가스 노즐(예시를 위해 하나만 도시)을 가진다. 노즐 길이와 노즐 각도는 균일한 프로파일을 가지도록 그리고 개별 챔버내에서 특정 프로세스를 위해 가스 사용 효율에 따라 변화될 수 있다. 바람직한 실시예에서, 가스 링(37)은 알루미늄 산화물 세라믹으로 구성된 12개의 소스 가스 노즐을 가진다.
가스 링(37)은 다수의 산화제 가스 노즐(40)(일부만이 도시)을 가지며, 이들 노즐은 바람직한 실시예에서 동일 평면상에 위치하고 소스 가스 노즐(39)보다 짧고, 일 실시예에서 바디 플레넘(41)으로부터 가스를 유입받는다. 몇몇 실시예에서, 챔버(31)내에 가스를 주입하기 전에 소스 가스와 산화제 가스를 혼합할 필요가 없다. 다른 실시예에서, 산화제 가스 및 소스 가스는 바디 플레넘(41)과 가스 링 플레넘(36) 사이에 개구부(도시안됨)를 제공함으로써 챔버(13)내부에 가스를 주입하기 전에 혼합된다. 일 실시예에서, 제 3 및 제 4 가스 소스(34C, 34D)와 제 3 및 제 4 가스 유속 제어기(35C, 35D')는 가스 전달 라인(38)을 통해 바디 플레넘에 가스를 제공한다. 질소 소스(34F)는 질소 플라즈마를 사용하는 처리 단계용 챔버에 가스 링의 산화제 노즐에 질소 가스(N2)를 제공한다. 선택적으로, 질소 가스는 최상부 노즐과 같은 추가의 유입부를 통해 챔버에 전달될 수 있다. 43B(다른 밸브는 도시안됨)와 같은 추가의 밸브가 유속 제어기로부터 챔버로 전달되는 가스를 차단한다.
인화성, 유독성 또는 부식성 가스가 사용되는 일 실시예에서, 증착 이후 가스 전달 라인 내에 남아있는 가스를 제거하는 것이 필요하다. 이는 챔버(13)를 전달 라인(38A)으로부터 차단하기 위해 그리고 예를 들면, 진공 포라인(foreline)(44)에 전달 라인(38A)을 배출시키기 위해, 밸브(43B)와 같은 3-밸브를 사용하여 달성된다. 도 1a에 도시된 바와 같이, 43A와 43B와 같은 다른 유사 밸브가 다른 가스 전달 라인상에 통합된다. 이러한 3-밸브는 실제적으로 챔버(13)에 근접하여 위치하고, 배출되지 않은 가스 전달 라인(3-밸브와 챔버 사이)의 크기를 최소화한다. 추가적으로, 2-밸브(온-오프)(도시 안됨)가 대략 유속 제어기("MFC")와 챔버 또는 가스 소스와 MFC 사이에 위치한다.
도 1a를 참조하면, 챔버(13)는 최상부 노즐(45)과 최상부 배출구(46)를 가진다. 최상부 노즐(45)과 최상부 배출구(46)는 막 균일도와 가스의 최상부 및 측면 유속의 독립적인 제어를 가능케 하고, 이는 막 증착 및 도핑 파라미터의 정확한 조정을 개선시킨다. 최상부 배출구(46)는 최상부 노즐(45) 주위의 환형 개구부이다. 일 실시예에서, 제 1 가스 소스(34A)는 소스 가스 노즐(39)과 최상부 노즐(45)을 제공한다. 소스 노즐 MFC(35A')는 소스 가스 노즐(39)에 전달된 가스의 양을 제어하고, 최상부 노즐 MFC(35A)는 최상부 가스 노즐(45)에 전달된 가스의 양을 제어한다. 유사하게, 두 개의 MFC(35B, 35B')가 소스(34B)와 같은 산소 단일 소스로부터 최상부 배출구(46) 및 산화제 가스 노즐(40)로의 산소의 유속을 제어하는데 사용된다. 최상부 노즐(45) 및 최상부 배출구(46)에 전달된 가스는 챔버(13) 내부로 가스를 유입하기 전에 분리되어 유지되거나 또는 가스가 챔버(13)로 유입되기 전에 최상부 플레넘(48)에서 혼합된다. 동일한 가스의 분리된 소스들은 챔버의 여러 부분들에 대한 공급을 제공하는데 사용된다.
원격 마이크로파-발생 플라즈마 세정 시스템(50)이 챔버 컴포넌트로부터 증착 잔류물을 주기적으로 세정하기 위해 제공된다. 세정 시스템은 반응기 캐비티(53)내에서 세정 가스 소스(34E)(예를 들면, 분자 불소, 질소 트리플루오린 및 다른 불소카본 등)로부터 플라즈마를 생성하는 원격 마이크로파 발생기(51)를 포함한다. 이러한 플라즈마로부터의 반응 종은 어플리케이터 튜브(55)를 통해 세정 가스 공급 포트(54)를 통해 챔버(13)에 전달된다. 세정 플라즈마를 수용하기 위해 사용된 재료(예를 들면, 캐비티(53)와 어플리케이터 튜브(55))는 플라즈마에 의한 공격에 대해 저항성을 가져야 한다. 반응기 캐비티(53)와 공급 포트(54) 사이의 거리는 실질상 가깝게 유지되야하는데, 이는 바람직한 플라즈마 농도가 반응기 캐비티(53)로부터의 거리에 따라 감소하기 때문이다. 원격 캐비티에서 세정 플라즈마를 발생시키면, 효율적인 마이크로파 발생기가 사용 가능하여, 챔버 컴포넌트가 인시츄(in situ) 상태로 형성된 플라즈마에서 존재할 수 있는 글로우 방전의 충격(bambardment), 온도, 또는 복사(radiation)에 영향을 받게 된다. 따라서, 정전 척(20)과 같은 비교적 민감한 컴포넌트는 더미(dummy) 웨이퍼로 커버될 필요가 없거나, 또는 그렇지 않으면, 인시츄 플라즈마 세정 프로세스이 요구될 필요가 있을 때 보호된다.
시스템 제어기(60)는 시스템(10) 동작을 제어한다. 바람직한 실시예에서, 제어기(60)는 하드 디스크 드라이브, 플로피 디스크 드라이브(도시되지 않음), 및 프로세서(61)에 결합된 카드 랙(도시되지 않음)과 같은 메모리(62)를 포함한다. 카드 랙은 단일 기판 컴퓨터(SBC)(도시되지 않음), 아날로그 및 디지털 입/출력 기판들(도시되지 않음), 인터페이스 기판들(도시되지 않음), 및 스태퍼 모터 제어기 기판들(도시되지 않음)을 포함한다. 시스템 제어기는 Versa Modular European("VME") 표준에 따르는데, 이 표준은 기판, 카드 케이지, 및 커넥터 치수 및 타입을 정의한다. VME 표준은 또한 버스 구조를 16 비트 데이터 버스 및 24 비트 어드레스 버스를 가지도록 정의한다. 시스템 제어기(31)는 하드 디스크 드라이브에 저장된 컴퓨터 프로그램의 제어하에서 또는 삭제 가능한 디스크에 저장된 프로그램과 같은 다른 컴퓨터 프로그램을 통해서 동작한다. 컴퓨터 프로그램은 예를 들어, 타이밍, 가스 혼합, RF 전력 레벨 및 특정 프로세스의 다른 파라미터를 명령한다. 사용자와 시스템 제어기 사이의 인터페이스는 음극선관("CRT")과 같은 모니터, 및 도 1c에서 도시된 라이트(light) 펜(66)에 의해서 이루어진다.
도 1c는 도 1a의 CVD 프로세싱 챔버와 함께 사용되는 바람직한 시스템 사용자 인터페이스의 일부를 도시한다. 시스템 제어기(60)는 컴퓨터-판독 가능한 메모 리(62)에 결합된 프로세서(61)를 포함한다. 바람직하게, 메모리(62)는 하드 디스크 드라이브일 수 있지만, ROM, PROM, 및 다른 메모리들과 같은 다른 종류의 메모리일 수도 있다.
시스템 제어기(60)는 메모리(62) 내의 컴퓨터-판독 가능한 포맷으로 저장된 컴퓨터 프로그램(63)의 제어하에서 동작한다. 컴퓨터 프로그램은 타이밍, 온도, 가스 흐름, RF 전력 레벨 및 특정 프로세스의 다른 파라미터들을 명령한다. 사용자와 시스템 제어기 사이의 인터페이스는 CRT 모니터(65), 및 도 1c에서 도시된, 라이트 펜(66)에 의해 이루어진다. 바람직한 실시예에서, 두 개의 모니터(65 및 65A), 두 개의 라이트 펜(66)이 사용되고, 운용자를 위해 청정실 벽(65)에 그리고 서비스 기술자를 위해 청정실 벽 뒤(65A)에 장착된다. 두개의 모니터는 동시에 동일한 정보를 디스플레이하지만 오직 하나의 라이트 펜(예를 들어, 66)만이 사용 가능하다. 특정 스크린 또는 기능을 선택하기 위해, 작업자는 디스플레이 스크린 영역을 터치하며 펜 상의 버튼(미도시)을 누른다. 터치된 영역은 예를 들어 색깔을 바꾸거나 또는 새로운 메뉴를 디스플레이함으로써 펜에 의해 선택된 것을 확실하게 한다.
컴퓨터 프로그램 코드는 68000 어셈블리 언어, C, C++ 또는 파스칼 같은 소정의 컴퓨터-판독가능 프로그래밍 언어로 기록될 수 있다. 적절한 프로그램 코드는 통상적 텍스트 편집기를 사용하는 단일 파일 또는 복수의 파일로 입력되며 컴퓨터의 메모리 시스템 같은 컴퓨터-사용가능 매체에 저장되거나 또는 실행된다. 만일 입력된 코드 텍스트가 고급 언어에 있는 경우, 코드는 컴파일링되며, 이어 결과 컴파일러 코드는 사전 컴파일링된 윈도우 라이브러리 루틴의 목적 코드와 링크된다. 링크되고, 컴파일링 된 목적 코드를 실행하기 위해, 시스템 사용자는 컴퓨터 시스템이 메모리에 코드를 로딩하게 하는 목적 코드를 호출한다. CPU는 메모리로 부터 코드를 판독하며 프로그램에서 식별된 태스크(task)를 수행하는 코드를 실행한다.
도 1d는 컴퓨터 프로그램(100)의 계층적 제어 구조의 예시적 블록도이다. 사용자는 라이트 펜 인터페이스를 사용하여 CRT 모니터 상에 디스플레이된 메뉴 또는 스크린에 응답하여 프로세스 선택 서브루틴(110) 내로 프로세스 세트(set) 번호 및 프로세스 챔버 번호를 입력한다. 프로세스 세트는 특정화된 프로세스를 수행하기 위해 필요한 예정된 프로세스 파라미터 세트이며, 예정된 세트 번호에 의해 식별된다. 프로세스 선택 서브루틴(110)은 (i)다중 챔버 시스템에서의 소정의 프로세스 챔버 및 (ii) 원하는 프로세스를 수행하도록 프로세스 챔버를 작동시키기 위해 필요한 원하는 세트의 프로세스 파라미터를 식별한다. 특정 프로세스를 수행하기 위한 프로세스 파라미터는 프로세스 가스 조성 및 유속, 온도, 압력, RF 전력 레벨 같은 플라즈마 조건 및 챔버 돔 온도에 관계되며, 책자의 형태로 사용자에 제공된다. 파라미터는 작동법에 의해 특정되며 라이트 펜/CRT 모니터 인터페이스를 사용하여 입력된다.
프로세스를 모니터링하기 위한 신호는 시스템 제어기(60)의 아날로그 및 디지털 입력 보드에 의해 제공되며, 프로세스를 제어하기 위한 신호는 시스템 제어기(60)의 아날로그 및 디지털 출력 보드상에 출력된다.
프로세스 시퀀서 서브루틴(120)은 프로세스 선택기 서브루틴(110)으로부터 프로세스 파라미터 세트 및 식별된 프로세스 챔버를 허용하고 다양한 프로세스 챔버의 동작을 제어하는 프로그램 코드를 포함한다. 다수의 사용자들은 프로세스 세트 숫자들 및 프로세스 챔버 숫자들을 입력할 수 있으며, 또는 한 사람의 사용자가 다수의 프로세스 세트 숫자들 및 프로세스 챔버 숫자들을 입력할 수 있다; 시퀀서 서브루틴(120)은 원하는 시퀀스로 선택된 프로세스들을 스케쥴한다. 바람직하게는, 시퀀서 서브루틴(120)은 단계들을 실행하는 프로그램 코드를 포함하는데, 상기 단계들은 (ⅰ) 챔버들이 사용될지의 여부를 결정하기 위해 프로세스 챔버들의 동작을 모니터링하는 단계, (ⅱ) 사용될 챔버내에서 어떤 프로세스들이 실행될지를 결정하는 단계, (ⅲ) 프로세스 챔버의 이용성과 실행되는 프로세스의 유형에 기초한 원하는 프로세스를 실행하는 단계로 이루어진다. 폴링(polling)과 같은 프로세스 챔버들을 모니터하는 종래의 방법들이 사용될 수 있다. 어느 프로세스가 실행되는지를 스케쥴링 할 때, 시퀀서 서브루틴(120)은 각 특정 사용자-입력 요구의 "에이지(age)", 또는 선택된 프로세스에 대한 원하는 프로세스 조건들과 비교하여 사용되는 프로세스 챔버의 현재 조건이나, 또는 시스템 프로그래머가 스케쥴링 순위를 결정하기 위해 포함하는 것이 바람직한 다른 관련 요인을 고려하도록 설계될 수 있다.
시퀀서 서브루틴(120)은 어느 프로세스 챔버 및 프로세스 세트 조합이 다음에 실행될 것인지를 결정한 후에, 특정 프로세스 세트 파라미터들을 챔버 관리자 서브루틴(130A-C)에 전달함으로써 프로세스 세트의 실행을 개시하며, 상기 챔버 관리자 서브루틴은 시퀀서 서브루틴(120)에 의해 보내진 프로세스 세트에 따른 다른 챔버들(보이지 않음)과 챔버(13)에서의 다수 프로세싱 태스크들을 제어한다.
챔버 콤포넌트 서브루틴들의 예들은 기판 위치 결정 서브루틴(340), 프로세스 가스 제어 서브루틴(150), 압력 제어 서브루틴(160) 및 플라즈마 제어 서브루틴 (170)이다. 기술분야에서 당업자는 어떤 프로세스들이 챔버(13)에서 실행되도록 선택되는지에 의해 다른 챔버 제어 서브루틴들이 포함될 수 있다는 것을 알 것이다. 동작 중에, 챔버 관리자 서브루틴(130A)은 선택적으로 실행되는 특정 프로세스 세트에 따라 프로세스 콤포넌트 서브루틴들을 스케쥴하거나 호출한다. 챔버 관리자 서브루틴(130A)은 시퀀서 서브루틴(120)이 실행하려고 하는 프로세스 챔버 및 프로세스 세트를 스케쥴링하는 방법과 동일하게 프로세스 콤포넌트 서브루틴들을 스케쥴링한다. 통상적으로, 챔버 관리자 서브루틴(130A)은 다양한 챔버 콤포넌트들을 모니터링하는 단계, 실행될 프로세스 세트에 대해 프로세스 파라미터들에 기초하여 어느 콤포넌트들이 동작되는 것이 필요한지를 결정하는 단계, 및 단계의 모니터링 및 결정에 반응하는 챔버 콤포넌트 서브루틴의 실행을 유발시키는 단계를 포함한다.
특정한 챔버 요소 서브루틴의 작동에 대해 도 1a 및 1d를 참조하여 설명한다. 기판 배치 서브루틴(140)은 기판 지지 부재(18)상에 기판을 적재하는데 사용되는 챔버 요소를 제어하는 프로그램 코드를 포함하여 이루어진다. 기판 배치 서브루틴(140)은 다른 프로세스가 완료된 다음에 플라즈마-강화 CVD("PECVD") 반응기 또는 다중 챔버 시스템에서의 다른 반응기 등으로부터 챔버(13)의 내부로 기판을 전달하는 것을 또한 제어할 수 있다.
프로세스 가스 제어 서브루틴(150)은 프로세스 가스의 조성 및 유속을 제어하기 위한 프로그램 코드를 갖는다. 서브루틴(150)은 안전 차단 밸브의 개방/폐쇄 위치를 제어하고, 또한 요구되는 가스 유속을 얻기 위해 질량 유동 제어기를 램프 업/램프 다운(ramp up/ramp down)한다. 프로세스 가스 제어 서브루틴(150)을 포함한 모든 챔버 요소 서브루틴은 챔버 매니저 서브루틴(130A)에 의해 호출된다. 서브루틴(150)은 요구되는 가스 유속에 관련된 챔버 매니저 서브루틴(130A)으로부터 프로세스 변수를 수신한다.
통상적으로, 프로세스 가스 제어 서브루틴(150)은 가스 공급관을 개방하고, 반복적으로 (i) 필요한 질량 유동 제어기를 판독하고, (ii) 그 판독값을 챔버 매니저 서브루틴(130A)으로부터 수신된 요구되는 유속과 비교하고, 그리고 (iii) 필요한 정도로 가스 공급관의 유속을 조절한다. 또한, 프로세스 가스 제어 서브루틴(150)은 위험한 유속에 대해 가스 유속을 모니터링하고 위험한 조건이 검출될 때 안전 차단 밸브를 작동시키기 위한 단계를 포함할 수 있다.
몇몇 프로세스에서, 아르곤과 같은 불활성 가스가 챔버(13) 내부로 유동하여, 반응 프로세스 가스가 도입되기 전에 챔버 내의 압력을 안정화시킨다. 이러한 프로세스에 대하여, 프로세스 가스 제어 서브루틴(150)은 챔버 내의 압력을 안정시키는데 필요한 시간 동안에 챔버(13) 내로 불활성 가스를 유동시키는 단계를 포함하도록 프로그래밍된다. 다음 상기 개시된 단계가 수행될 수 있다.
또한, 프로세스 가스가 테트라에틸오르토실란(TEOS)과 같은 액체 전구체로 기화되면, 프로세스 가스 제어 서브루틴(150)은 버블러 어셈블리 내의 액체 전구체를 통한 헬륨과 같은 전달 가스를 버블링하거나 또는 헬륨을 액체 주입 밸브로 도입하기 위한 단계를 포함할 수 있다. 이러한 형태의 프로세스에 있어서, 프로세스 가스 제어 서브루틴(150)은 요구되는 프로세스 가스 유속을 얻기 위해 전달 가스의 유동과, 버블러 내의 압력과, 버블러 온도를 조절한다. 상기한 바와 같이, 원하는 프로세스 가스 유속이 프로세스 변수로서 프로세스 가스 제어 서브루틴(150)으로 전달된다.
또한, 프로세스 가스 제어 서브루틴(150)은 주어진 프로세스 가스 유속에 대해 필요한 값을 포함하는 저장 테이블에 접근함으로써 소망하는 프로세스 가스 유속에 있어 필요한 전달 가스 유속, 버블러 압력, 및 버블러 온도를 얻는 단계를 포함한다. 필요한 값들이 얻어지면, 전달 가스 유속, 버블러 압력 및 버블러 온도가 모니터링되고, 상기 필요한 값들과 비교되고 이에 따라 조절된다.
프로세스 가스 제어 서브루틴(150)은 또한 독자적인 헬륨 제어(IHC) 서브루틴(미도시됨)을 이용하여 웨이퍼 척 내의 내부 및 외부 통로를 통해 헬륨(He)과 같은 열전달 가스의 유동을 제어할 수 있다. 가스 유동은 상기 척과 기판을 열적으로 결합시킨다. 통상적인 프로세스에서, 웨이퍼는 플라즈마 및 층을 형성하는 화학 반응에 의해 가열되고, He가 척을 통해 기판을 냉각시키는데, 이것은 수냉각될 수 있다. 이것은 기판을 기판상의 기존 형태를 손상시킬 수 있는 온도 이하로 유지시킨다.
압력 제어 서브루틴(160)은 챔버의 배기부 내의 스로틀 밸브(26)의 개구의 크기를 조절함으로써 챔버(13) 내의 압력을 제어하는 프로그램 코드를 포함한다. 스로틀 밸브로 챔버를 제어하는데에는 적어도 2가지의 기본 방법이 있다. 그 첫번째 방법은 무엇보다 챔버 압력이 전체 프로세스 가스 유동, 프로세스 챔버의 크기, 및 펌핑 용량에 관련된다는 점에 특징이 있다. 상기 첫번째 방법은 스로틀 밸브(26)를 고정된 위치에 설정한다. 스로틀 밸브(26)를 고정 위치에 설정하는 것은 최종적으로 정상상태 압력을 초래할 수 있다.
대안적인 방법으로, 제어점이 가스 유동 및 배기 용량에 의해 설정된 범위 내에 있다고 가정할 때, 압력계 등에 의해 챔버 압력이 측정될 수 있고, 스로틀 밸브(26)의 위치는 압력 제어 서브루틴(360)에 따라 설정될 수 있다. 첫번째 방법은 두번째 방법과 연관된 측정, 비교, 및 계산이 실행되지 않을 때, 보다 신속한 챔버 압력의 변화를 야기할 수 있다. 첫번째 방법은 챔버 압력의 정밀한 제어가 요구되지 않는 경우에 바람직한 반면, 두번째 방법은 층의 증착시와 같이 정확하고, 반복적이며, 안정적인 압력이 요구되는 경우에 바람직할 수 있다.
압력 제어 서브루틴(160)이 실행될 때, 소망되는, 또는 목표의 압력 레벨이 챔버 매니저 서브루틴(130A)으로부터의 변수로서 수용된다. 압력 제어 서브루틴(160)은 챔버에 연결된 하나 또는 그 이상의 종래의 압력계를 판독함으로써 챔버(13)내의 압력을 측정하고; 목표 압력과 측정값(들)을 비교하고; 목표 압력에 대응하는 저장 압력 테이블로부터의 비례, 적분, 및 미분(PID) 값을 얻으며, 상기 압력 테이블로부터 얻은 PID값에 따라 스로틀 밸브(26)를 조절한다. 대안적으로, 압력 제어 서브루틴(160)은 챔버(13) 내의 압력을 요구되는 압력 또는 압력 범위로 조절하기 위해 스로틀 밸브(26)를 특정 개방 크기까지 개방 또는 폐쇄할 수 있다.
플라즈마 제어 서브루틴(170)은 RF 발전기(31A, 31B)의 전력 출력 설정 및 주파수를 제어하고 매칭 네트워크(32A, 32B)를 튜닝하기 위한 프로그램 코드를 포함하여 이루어진다. 플라즈마 제어 서브루틴(370)은, 상기 챔버 콤퍼넌트 서브루틴과 같이, 챔버 매니저 서브루틴(330A)에 의해 실행된다.
일부 또는 전부의 서브시스템을 상기 루틴에 병합시킬 수 있는 시스템의 일례는 본 발명을 실행하도록 구성된, 캘리포니아 산타 클라라에 소재한 어플라이드 머티어리얼스사에 의해 제작된 ULTIMATM일 수 있다. 이와 같은 시스템의 다른 상세한 설명은 "대칭 튜닝가능한 유도적으로 커플링된 HDP-CVD 반응기"라는 명칭으로, 프레드 씨. 레데커, 파라드 모가담, 리로기 하나와, 테츠야 이시카와, 댄 메이단, 시지안 리, 브라이언 루, 로버트 스테거, 야신 왕, 마누스 웡 그리고 아쇼크 신하에 의해 공동 발명되어 1996년 7월 15일에 출원되고, 동시 계류중인 미국 특허 제 08/679,927 호에 개시되어 있다. 상기 언급된 시스템은 예시적인 목적을 위한 것일 뿐이다. 본 발명을 실행할 수 있는 적당한 종래의 기판 처리 시스템 및 컴퓨터 제어 시스템을 선택하는 것은 당해 기술분야의 숙련자에게 있어 간단한 일일 것이다.
Ⅲ. 예시적인 FSG 증착
본 발명은 윗쪽 또는 아랫쪽에 놓이는 실리콘질화물(SixNy)에 대한 HDP-FSG의 접착력을 예상외로 향상시킨다. 본 방법은 도 2, 3, 4(a) 및 4(b)를 참조하여 가장 잘 이해된다. 도 2 및 3은 본 발명의 방법의 제 1 및 제 2 실시예를 도시한다. 도 4(a) 및 4(b)는 각각 제 1 및 제 2 실시예를 이용하여 증착된 유전체막을 나타낸다.
본 방법의 제 1 실시예는 도 2 및 도 4(a)를 동시에 참조하여 가장 잘 이해된다. 도 2는 후속하여 증착되는 윗쪽에 놓이는 SixNy층(408)에 대한 개선된 접착성을 갖는 FSG 막(400)을 증착하는 흐름도를 도시한다. 본 방법(200)은 (202)에서 시작된다. 단계(204)에서 SiH4, SiF4, O2 및 Ar의 유동을 포함하는 가스 혼합물이 챔버(13)와 같은 처리 챔버로 도입된다. 증착 가스의 유속은 SiH4에 대해 20 내지 60 sccm(standard cubic centimeters per minute)이고, SiF4에 대해 20 내지 40 sccm이고, O2에 대해 200 내지 400sccm이며, Ar에 대해 100 내지 400sccm이다. 챔버 압력은 통상적으로 4 내지 10 millitorr에서 유지된다. 챔버 벽 온도는 통상적으로 100℃ 내지 170℃ 사이에서 유지된다.
가스 혼합물은 실리콘과 같은 기판(402) 상에 FSG를 증착하기 위해 플라즈마를 형성하도록 단계(206)에서 활성화된다. 바람직하게는, 플라즈마는 고밀도 플라즈마(HDP), 즉, 대략 1011 ions/cm3 또는 그 이상의 이온 밀도를 갖는 플라즈마이다. 바이어스 전력은 일반적으로 증착 프로세스에서는 사용되지 않는다. 보통, 소스 RF 전력만이 플라즈마 생성, 증착 및 기판 온도 제어에 대하여 사용된다. 예를들어, 캠버(13)과 같은 HDP 챔버 내에서, 1500 내지 4800 와트의 RF 전력이 상부 코일(29)에 인가되고 2500 내지 4800 와트가 측면 코일(30)에 인가된다.
FSG를 증착하는 동안 기판 온도는 통상적으로 350 내지 450℃ 사이에서 유지된다. 일 실시예에서, 소스 RF 전력만을 이용하는 플라즈마에 의해 기판이 가열된다. 다른 실시예에서, 저 바이어스 전력(즉, 500 와트 이하)은 폐루프를 이용하는 후면 방사 웨이퍼 온도 제어를 통한 증착 온도 제어에 사용될 수 있다. 예를 들어, 저 바이어스 전력(200 mm 웨이퍼에 대해 300 W이하 또는 1.0 W/cm2 이하)은 처리과정 동안 에피택셜 실리콘(epi) 웨이퍼를 원하는 온도까지 가열하는데 종종 사용된다. 이들의 낮은 저항성 때문에, epi 웨이퍼는 소스 RF만으로 가열될 수 없고 웨이퍼를 원하는 온도까지 가열하는 것을 돕는데 바이어스 RF가 필요하다. 또한, 프로세스 온도 제어 및 타겟에 대한 후면 He 냉각이 선택적으로 사용될 수 있다.
FSG 막(400)의 벌크부(404)가 증착된 다음, 단계(208)에서 SiH4 유동이 중단된다. 그 다음에 FSG 막의 계면부, 즉, 도 4(a)에서 최상 영역(406)이 SiF4, O2 및 Ar을 이용하여 증착된다. SiH4가 없으면, 보다 적은 수소가 FSG 막의 계면부에 통합된다. SiH4의 흐름이 중단될 때 다른 가스들의 유속은 통상적으로 변하지 않지만, 일정한 유속의 농도를 유지하기 위해 일부 또는 전체 상기 다른 가스들의 유속을 조절하는 것이 바람직하다.
계면부(interfacial portion; 406)는 전체 막 두께에 비해 너무 두꺼울 필요는 없다. 일 실시예에서, 전체 두께가 약 10000Å인 FSG 막에서 계면부(406)는 약 1,500Å이다. 일단 계면부(406)가 증착되면, 단계(210)에서 FSG층(400), 즉 계면부(406)의 상부에 SixNy(408)이 증착된다. SixNy(408) 층은 PECVD 및 HDP-CVD를 포함하는 임의의 종래 수단에 의해 증착될 수 있다. 그러나 프로세스 통합의 관점에서, 어떤 실시예에서는 SixNy을 FSG가 증착된 챔버에서 증착하는 것이 더 편리하다. 따라서 예를 들어 FSG 층이 HDP-CVD로 증착되었다면, SixNy층도 같은 챔버에서 HDP-CVD로 증착하는 것이 편리하다. SixNy 역시 요구되는 임의의 두께로 FSG의 상부에 증착될 수 있으나, SixNy의 접착은 보통 두께가 증가할수록 나빠진다.
도 3 및 도 4b는 본 발명의 제 2 방법의 실시예를 나타내는데, 여기서 계면부(405) 및 벌크부(407)를 가지는 FSG층(401)이 기판의 SixNy층(403) 위에 증착된다. 이 방법(300)은 단계(302)에서 시작된다. SixNy층(403)은 단계(304)에서 기판(413) 위에 증착된다. 제 1 실시예에서와 마찬가지로, SixNy층(403)은 PECVD 및 HDP-CVD를 포함하는 종래 수단에 의해 증착될 수 있다. 게다가 기판(413)은 계면부(409) 및 벌크부(411)를 가지는 이전에 증착된 FSG층(410)을 포함한다. SixNy층(403)을 증착한 뒤, 단계(306)에서 SiF4, O2 및 Ar을 포함하나 SiH4는 포함하지 않는 유동을 함유하는 가스 혼합물이 기판(413)을 포함하는 프로세스 챔버로 도입된다. 증착 가스의 유속은 SiF4에 대해 20 내지 40 sccm, O2에 대해 200 내지 400 sccm, Ar에 대해 100 내지 400 sccm의 범위이다. 상술한 바와 같이, 임의의 실시예에서, 프로세스 통합의 관점에서 SixNy층(403)과 FSG층(401)을 같은 챔버에서 증착하는 것이 바람직하다.
가스 혼합물은 단계(308)에서, FSG층(401)의 계면부(405)를 증착시키기 위한 플라즈마를 형성하기 위해 활성화된다. 플라즈마는 고밀도 플라즈마(high-density plasma; HDP)인 것이 바람직하다. 그리고 나서 SiF4, O2, Ar을 사용하여 FSG 막(401)의 계면부(405) 즉 가장 아래부분이 증착된다. 일반적으로 소스 RF 전력, 바이어스 RF 전력, 챔버 압력, 챔버 온도 및 기판 온도는 앞서 개시된 제 1 실시예에 대해 설정된 범위로 유지된다. SiH4 없이는, 본질적으로 수소가 FSG 막(401)의 계면부에 도입될 수 없다. 계면부(405)는 전체 FSG 막(401)에 필요한 두께에 비해 너무 두꺼울 필요는 없다. 한 실시예에서 , 전체 두께가 약 10000Å FSG 막에 대해 계면부는 약 1,500Å이다. 계면부(405)를 증착한 뒤, 단계(310)에서 도 2에 도시된 바와 같이, SiH4의 유동이 10-60sccm의 속도로 다른 가스 유동에 더해져 FSG층의 벌크를 형성한다. 일정 증착 속도가 유지되도록 유속을 조정하는 것이 바람직하기는 하나, SiH4의 유동이 도입될 때 다른 가스의 유동은 일반적으로 변화되지 않는다.
단계(310)은, SiH4를 사용하지 않고 전체 FSG층(401)을 증착하고자 할 때, 즉 순수한 SOFO층을 증착하고자 할 때 선택적으로 채용된다. 예를 들어 만일 충분히 얇은 FSG층이 2개의 SixNy층 배리어층 사이에 배치되어야 한다면, FSG층의 위와 아래 양쪽에 중간층이 있는 것이 좋다. SiH4와 함께 SiF4를 사용하여 FSG층의 중간을 증착하는 것보다, SiH4 없이 SiF4를 사용하여 전체 층을 증착하는 것이 더 간단하다.
Ⅳ. 예시적인 구조
도 5는 본 발명을 사용하여 제조될 수 있는 집적회로(500)를 단순하게 하여 나타내는 단면도이다. 도시된 바와 같이, 집적회로(500)는 NMOS 및 PMOS 트랜지스터(503, 506)를 포함하며, 이들은 실리콘 국부 산화(LOCOS) 또는 다른 기술에 의해 형성된 필드 산화물영역(520)에 의해 서로 분리되어 전기적으로 절연되어 있다. 선택적으로, 트랜지스터(503 및 506) 모두가 NMOS이거나 모두가 PMOS일 경우, 이들은 홈 트렌치 절연(groove trench isolation)(미도시)에 의해 분리되고 전기적으로 절연될 수 있다. 각 트랜지스터(503, 506)는 소스 영역(source region; 512), 드레인 영역(drain region; 515) 및 게이트 영역(518)을 포함한다.
프리메탈 유전체(premetal dielectric; PMD)층(521)은 금속층(540)으로부터 트랜지스터(503, 506)를 분리하며, 금속층(540)과 트랜지스터 사이는 콘택(524)으로 연결된다. 금속층(540)은 집적회로(500)에 포함된 네 개의 금속층(540, 542, 544, 546) 중의 하나이다. 각 금속층(540, 542, 544, 546)은 인접하는 금속층으로부터 각각의 금속간 유전체(intermetal dielectric; IMD)층(527, 528, 529)에 의해 분리되어 있다. IMD층(527, 528, 529)중 어느 하나 또는 전부는 본 발명의 실시예에 의해 증착될 수 있다. 인접하는 금속층들은 비아(526)를 통해 선택된 개구에 연결된다. 금속층(546) 위에는 평탄화된(planarized) 패시베이션층(530)이 증착된다.
단순화된 집적회로(500)는 예시를 목적으로 한 것일 뿐이다. 당업자라면 마이크로프로세서, 주문형 반도체(ASIC), 메모리 소자 등과 같은 다른 집적회로의 제조에 본 발명을 실시할 수 있을 것이다. 게다가 본 발명은 PMOS, NMOS, CMOS, 바이폴라(bipolar), 또는 BiCDMOS 등에 적용될 수 있다.
Ⅴ. 다마신(damascene) 프로세스의 예
IMD의 형성에 본 발명의 SOFO층 증착을 사용하는 이중 다마신(dual-damascene) 프로세스 통합 구성이 도 6a 내지 6h에 도시되어 있다. 이중 다마신 프로세스는 도 6a에 도시된 바와 같이 실리콘 기판(600) 위에 산화물층(602)을 증착하는 것으로서 시작된다. 배리어층(604)은 예를 들어 SiH4 및 N2를 사용하는 HDP-CVD 또는 SiH4 + NH3/N2를 사용하는 PECVD에 의해 산화물층(602)에 배리어층(604)이 증착된다. 소정의 분야에서는 층(604)이 하드마스크 또는 에칭 정지층(etch-stop layer)의 역할을 한다. 첫 번째 SOFO층(606)은 예를 들어 상술한 HDP-CVD법을 사용하여 증착된다. 프로세스의 통합도를 높이기 위해 첫 번째 SOFO층(606)은 배리어층(604)과 같은 방식으로 증착될 수 있다. 첫 번째의 패턴화된 포토레지스트층(608)은, 도 6b에 나타난 바와 같이 첫 번째 포토리소그라피 중에 SOFO층(606)을 덮는다. 제 1 에칭에 의해 제 1 SOFO층내의 하드마스크층 아래로 제 1세트의 갭(610)이 형성된다.
제 1 에칭 후, 포토레지스트(608)는 예를 들어 산화 분위기 내에서 애싱(ashing)에 의해 제거된다. 그리고 갭(610) 및 제 1 SOFO층(606)은 알루미늄 또는 구리 같은 금속층으로 피복된다. 구리의 경우 시드층(612)(도 6c)이 갭(610) 및 제 1 SOFO층(606) 위에 증착된다. 도 6d에 나타난 바와 같이 제 1 벌크 구리층(614)이 증착되어 갭(610)이 충진된다. 일부 분야에서, 시드층(612)을 증착하기 전에 배리어층(미도시)이 제 1 SOFO층(606) 및 갭(610) 위에 증착된다. 배리어층은 구리와 SOFO의 상호확산을 방지한다. 구리층(614)은 예를 들어 화학적기계적 연마(CMP)에 의해 평탄화된다. 구리층(614)의 평탄화에 의해 예를 들면 상호접속 구조 내에 예를 들어 제 1 세트의 금속라인(615)이 형성된다.
평탄화 후, 구리층(614), 제 2 배리어층(616), 제 2 SOFO층(618), 제 3 배리어층(620) 및 제 3 SOFO층(622)이 증착되어 도 6e에 나타난 것과 같이 IMD 층(621)을 형성한다. 제 2 SOFO층(618) 및 제 3 SOFO층(622)은 상술한 바와 같이 HDP-CVD에 의해 증착될 수 있다. 층(618, 620, 622)은 예를 들어 기판(600)을 제거하지 않고 예를 들어 HDP-CVD에 의해 동일 챔버에서 증착되어, IMD층(621)을 형성하기 위한 프로세스의 통합성을 높일 수 있다. 구리층(620)의 산화 및 챔버의 오염을 방지하기 위해, 기판(600)은 산소가 없는 고밀도 아르곤 플라즈마에서 제 2 FSG층(168)을 증착하기 전에 가열될 수 있다. 도 6f에 나타난 바와 같이, 제 2 리소그래피 및 에칭으로 층(616, 618, 620, 622)을 통해 구리층(614) 아래로 비아(624)가 형성된다. 도 6g에서, 제 3 리소그래피 및 에칭으로 제 2 세트의 갭(626)이 형성된다. 갭(626)은 제 2 세트의 금속라인을 형성하며, 비아(624)는 갭(610)과 구리층(614)에 의해 규정되는 제 1 세트의 금속라인과 제 2 세트의 금속라인 사이에 상호접속부를 형성한다. 이후 비아(624)와 갭(626)은 제 2 벌크 구리층으로 채워지며 그 결과 생기는 구조는 도 6h에 나타난 바와 같이 어닐링 및 평탄화된다. 갭(626)은 제 2 세트의 금속라인(628)을 규정하며, 비아(624)는 제 1 세트의 금속라인(615)과 제 2 세트의 금속라인(628) 사이에 상호접속부(625)를 규정한다.
현재까지는 구리를 에칭하는 적합한 방법이 없기 때문에, 다마신 프로세스는 구리 상호접속부를 사용하는 소자에 사용된다. 다마신 프로세스에 의해 형성된 구조물는 갭충진(gap-fill) 유전체를 포함하지 않으며, 금속선 알루미늄, 텅스텐, 티타늄 또는 다른 금속을 사용하여 형성된 유사한 구조물보다 일반적으로 낮은 RC 지연을 제공한다. 게다가 갭충진이 문제가 되지 않으므로 다마신 프로세스에 증착속도를 높게 할 수 있다. 임의의 배리어층들(606, 616, 620)은 실리콘질화물층들일 수 있다. 당업자라면 추가적으로 이해할 수 있는 바와 같이, 각각의 SOFO층(606, 618, 622)은, 상술한 바와 같이 SiF4-단독 계면 FSG부(SiF4-only interfacial FSG portion)를 가지는 SiH4 FSG층으로 대체될 수 있다. 게다가 BLOKTM(낮은 k의 배리어)와 같이 유전상수 k가 낮은 실리콘-탄소 배리어층으로서 하나 이상의 배리어층(606, 616, 620)을 대신 증착하는 것도 바람직하다. BLOKTM은 미국 캘리포니아 산타 클라라의 Applied Materials, Inc.의 상표이다.
Ⅵ. 실험결과
본 방법을 사용하여 실리콘질화물과 같은 배리어층과 FSG 막 사이의 접착력을 우수하게 할 수 있음이 실험결과로 나타났다. 이러한 예상하지 못했던 결과에 부가하여, FSG 막과 비교할 때 SOFO 막의 유전상수가 감소되어, 이는 임의의 분야에서는 SOFO막이 SiH4-FSG 막보다 바람직한 것으로 밝혀졌다. 다양한 실험결과가 표 1 내지 표 4 나타나 있다. 각 표는, SixNy를 포함하는 캡핑층을 가지는 실리콘 웨이퍼와 다양한 조건에서 증착된 FSG에 대한 접착 결과를 나타낸다. 캡핑층이 증착된 뒤, 웨이퍼는 500℃까지의 온도로 가열되고 접착력에 대해 테스트된다. 접착력은 1에서 10 등급으로 평가되며, 번호가 낮을수록 접착력이 높고 번호가 높을수록 접착력 낮다는 것을 나타낸다. 웨이퍼의 육안 검사를 통해 각 결과에 대해 등급이 매겨졌다. 등급이 1인 결과물에서는 거의 기포가 없는 반면 10인 결과물은 거의 모든 부피가 기포로 점유되어 있는 경우에 해당한다. 5는 약 50%의 부피가 기포로 점유됨을 나타낸다. 중간값은 중간 비율의 부피가 기포로 점유되었음을 나타낸다. 적어도 FSG 증착의 계면부를 위해, SiF4를 기초로 한 프로세스를 사용하여 즉 SiH4가 없이 증착된 FSG 막을 가지는 웨이퍼는, 500℃까지의 온도로 가열된 뒤 SixNy의 접착력을 위한 시험을 통과하였다. 이러한 결과는 적어도 5000Å에 이르는 두께에서는 SixNy층 두께와는 무관하다. 게다가 이들 결과는 SixNy이 HDP에 의해 증착되었는지 또는 PECVD에 의해 증착되었는지 여부와 무관하다.
표 Ⅰ-Ⅳ에서, "SOFO 프로세스"는 SiH4 없이 SiH4를 사용하여 FSG를 HDP CVD 증착한 것을 말한다. "SRO"는 도핑되지 않은 실리콘이 풍부한 산화물(silicon-rich oxide)을 말한다. "UFO 6%"는 불소를 6% 포함하는 바이어스되지 않은 불소화된 산화물(fluorinated oxide)을 말한다. "ρ가 낮은 웨이퍼"(표 3 참조)란 저항이 낮은 웨이퍼를 말한다.
다마신 SOFO 및 SiH4-FSG 프로세스에 대한 접착력 결과
가스 흐름(sccm) 전력(W) 조건 캡층 스케일
Ar O2 SiF4 SiH4 상부 측부 바이어스
290+38 200 24 0 4200 4800 0 SOFO 1 1
290+38 200 24 0 4200 4800 0 SOFO 2 1
290+38 200 24 0 4200 4800 0 800-ÅSRO+SOFO 1 1
290+38 200 24 0 4200 4800 0 800-ÅSRO+SOFO 2 1
290+38 200 24 0 4200 4800 300 SOFO w/바이어스 1 1
290+38 200 24 0 4200 4800 300 SOFO w/바이어스 2 1
290+38 200 24 0 4200 4800 300 800-ÅSRO+SOFO w/바이어스 1 1
290+38 200 24 0 4200 4800 300 800-ÅSRO+SOFO w/바이어스 2 1
110+16 156 38 44+9.5 1800 4800 400 UFO 6% w/바이어스 1 5
110+16 156 38 44+9.5 1800 4800 400 UFO 6% w/바이어스 2 5
110+16 156 38 44+9.5 1800 4800 400 800-ÅSRO+UFO 6% w/바이어스 1 2
110+16 156 38 44+9.5 1800 4800 400 800-ÅSRO+UFO 6% w/바이어스 2 3
110+16 156 43 40+9.5 1800 4800 0 UFO 6.5% 1 4
110+16 156 43 40+9.5 1800 4800 0 800-ÅSRO+UFO 6.5% 1 4
110+16 156 43 40+9.5 1800 4800 500 UFO 6.5% w/바이어스 1 8
110+16 156 43 40+9.5 1800 4800 500 800-ÅSRO+UFO 6.5% w/바이어스 1 6
110+16 156 43 40+9.5 1800 4800 0 UFO 6.5% 2 7
110+16 156 43 40+9.5 1800 4800 0 800-ÅSRO+UFO 6.5% 2 5
110+16 156 43 40+9.5 1800 4800 500 UFO 6.5% w/바이어스 2 8
110+16 156 43 40+9.5 1800 4800 500 800-ÅSRO+UFO 6.5% 2 8
표 1에서, 두가지 형태의 캡층이 사용되었다. 캡층 "1"은 7500-Å HDP FSG층에 의해 덮혀진 500-Å HDP-CVD SixNy 배리어층을 증착한 후 HDP-CVD에 의해 증착된 10,000-Å FSG층을 포함한다. 캡층 "2"은 5000-Å HDP-CVD SixNy층에 의해 덮혀진 10,000-Å HDP FSG층을 포함한다. Ar 및 SiH4 가스 유속에 대해 두 가지 숫자가 있음에 주목해야 한다. 첫 번째 숫자는 챔버의 측면의 유입구를 통한 가스의 유속을 나타낸다. 두 번째 숫자는 챔버의 상부의 유입구를 통한 가스의 유속을 나타낸다. 표에서 알 수 있는 바와 같이, 최적의 접착력은 SiH4 없이 SiF4를 사용한 FSG 증착에 대해 얻어졌다. 최악의 접착력은 UFO 6.5%(6.5%의 불소를 포함하는 바이어스되지 않은 불소화된 산화물)로 얻어졌다. 만일 불소의 함량이 6%로 감소된다면, 접착력은 다소 우수해진다는 점에 주목해야 한다.
(10000Å HDP FSG)/(500Å PECVD SixNy)/(7500Å HDP FSG) 구조물에 대한 접착력 결과
가스 흐름(sccm) 전력(W) 조건 스케일
Ar O2 SiF4 SiH4 상부 측부 바이어스
110+16 156 38 44+9.5 1800 4800 0 UFO 6% 1
110+16 156 38 44+9.5 1800 4800 0 800-ÅSRO+UFO 6% 6
110+16 156 38 44+9.5 1800 4800 600 UFO 6% w/400-W 바이어스 6
110+16 156 38 44+9.5 1800 4800 600 800-ÅSRO+UFO 6% w/400-W 바이어스 5
290+38 200 24 8+3 4200 4800 0 800-ÅSRO+소량의 SiH4 w/300-W 바이어스 2
290+38 200 24 8+3 4200 4800 0 800-ÅSRO+소량의 SiH4 2
110+16 156 38 44+9.5 1800 4800 400 UFO 6%(척 없음(no chuck), 냉각); 낮은-ρ웨이퍼 4
110+16 156 38 44+9.5 1800 4800 400 800-ÅSRO+UFO 6%(척 없음, 냉각);낮은-ρ웨이퍼 3
표 2는 10,000-Å HDP FSG층 위에 500-Å PECVD SixNy 배리어층 및 7500 HDP FSG층을 증착한 캡핑층에 대한 접착 결과를 나타낸다. 배리어층은 엑스 시츄(ex situ), 즉 웨이퍼가 챔버로부터 제거되고 대기에 노출된 후 10000-Å HDP FSG층이 증착된다. 이러한 실험에서, 소량의 실란만이 사용된 SiF4 계량(weighed) 프로세스는 SiF4-기반 FSG 증착 프로세스 보다 훨씬 우수한 결과를 얻었다.
(10000Å HDP FSG)/(500Å PECVD SixNy) 구조물에 대한 접착력 결과
가스 흐름(sccm) 전력(W) 조건 스케일
Ar O2 SiF4 SiH4 상부 측부 바이어스
110+16 156 38 44+9.5 1800 4800 0 UFO 6% 3
110+16 156 38 44+9.5 1800 4800 0 800-ÅSRO+UFO 6% 3
110+16 156 38 44+9.5 1800 4800 600 UFO 6% w/400-W 바이어스 3
110+16 156 38 44+9.5 1800 4800 600 800-Å SRO+UFO 6% w/400-W 바이어스 3
298+38 200 24 8+3 4200 4800 0 800-Å SRO+소량의 SiH4 w/300-W 바이어스 2
298+38 200 24 8+3 4200 4800 0 800-ÅSRO+소량의 SiH4 1
110+16 156 38 44+9.5 1800 4800 400 UFO 6%(척 없음, 냉각); 낮은-ρ웨이퍼 3
110+16 156 38 44+9.5 1800 4800 400 800-ÅSRO+UFO 6%(척 없음, 냉각);낮은-ρ웨이퍼 3
표 3은 10,000-Å HDP FSG층 위에 5000-Å PECVD SixNy 배리어층을 증착한 캡핑층에 대한 접착 결과를 나타낸다. 다시, 배리어층은 엑스 시츄 방식으로 증착된다. 이러한 실험에서, 소량의 실란만이 사용된 SiF4 계량 프로세스는 SiF4-기반 FSG 증착 프로세스 보다 훨씬 우수한 결과를 얻었다. 더욱이, 접착 능력은 표 2에서 사용된 캡핑층을 사용할 때 보다 5000Å PECVD-증착된 SixNy층을 사용할 때 악화되었다.
최상부 SOFO층에 대한 어닐링 데이터
증착 조건 캡층 스케일
800Å SRO + 8kA에서의 UFO 6% + 2kA에서의 SOFO 1 1
800Å SRO + 8kA에서의 UFO 6% + 2kA에서의 SOFO 2 1
800Å SRO + 7kA에서의 UFO 6% + 3kA에서의 SOFO 1 1
800Å SRO + 7kA에서의 UFO 6% + 3kA에서의 SOFO 2 1
800Å SRO + 6kA에서의 UFO 6% + 4kA에서의 SOFO 1 1
800Å SRO + 6kA에서의 UFO 6% + 4kA에서의 SOFO 2 1
10kA에서의 UFO 6% 1 6
10kA에서의 UFO 6% 2 3
800Å SRO + 10kA에서의 UFO 6% 1 5
800Å SRO + 10kA에서의 UFO 6% 2 2
800Å SRO + 8.5kA에서의 UFO 6% + 1.5kA에서의 SOFO 1 1
800Å SRO + 8.5kA에서의 UFO 6% + 1.5kA에서의 SOFO 2 1
표 4는 10000Å 증착의 최상부에 대해 SiH4 없이 SiF4 기초 프로세스를 사용하여 증착된 캡핑층에 대한 결과를 나타낸다. 최상부의 두께는 1500Å내지 4000Å이다. 비교를 위해, 증착층의 어느 부분에서도 SiF4 프로세스를 사용하지 않고 4개의 박막을 증착하였다. 두 개의 상이한 두께를 갖는 SixNy 캡은 HDP-CVD에 의해 증착되었다. 캡 "1"은 5000Å의 두께를 가졌다. 캡 "2"은 2000Å의 두께를 가졌다. 웨이퍼는 질소 분위기에서 400℃에서 3시간 동안 어닐링되었다. 각각의 경우에, 인가된 바이어스는 350W였다. 최적의 접착 결과는 증착의 최상부에 대해 SiF4-기반 프로세스를 사용하여 증착된 FSG에 대해 얻어졌다. 이러한 접착력은 FSG 박막의 최상부의 두께에 의존하지 않음에 주목해야 한다.
일반적으로, 최적의 결과는 전체 증착에 대해 SiH4 없이 SiF4를 사용하여 증착된 HDP-FSG 박막에 대해 얻어졌다. 두 번째로 우수한 결과는 증착의 경계부분에 대해 SiH4 없이 SiF4를 사용하여 증착된 HDP-FSG 박막을 사용하여 얻어졌다. 세 번째로 우수한 결과는 전체 증착에 대해 소량의 SiH4만을 사용하여 얻어졌다. 실란에 의해 제공된 수소는 FSG 박막 내의 불순물로써 작용하여 안정성을 열화(劣化)시키는 것으로 밝혀졌다. 이러한 가설은 박막의 수소 함량과 그의 안정성 사이의 관계를 설정하는 또다른 실험 결과에 의해 지지된다. 박막 두께, 불균일도, 및 굴절율의 측정은 380 내지 450℃의 웨이퍼 온도 및 10 mtorr 미만의 압력에서 HDP-CVD 프로세스를 사용하여 준비된 다마신 FSG 박막에 대해 Tencor UV 1250 SE에서 수행되었다. 불소 농도는 FTIR(Fourier-transform infrared) 변환 분광기를 사용하여 측정되었는데, 여기서는 박막 내의 모든 불소 보다는 실리콘에 결합된 불소를 측정하였다. 불소 농도를 결정하기 위해, 1090cm-1에서 Si-O 스트레칭 피이크의 높이를 937cm-1에서 Si-F 피이크의 높이로 나누었다. 피이크-높이 비(PHR)로 명명되는 이러한 비는 불소 농도를 정량화하기 위해 사용되었다. 유전 상수는 수은 탐침을 사용하여 측정되었다. 3.9의 유전 상수를 갖는 열적 이산화막이 기준 막으로써 사용되었다. 응력은 Tencor FLX 5200 유닛을 사용하여 수행되었다. 실리콘질화물 라이너를 사용한 통합 시험은 질소 분위기를 사용하여 상이한 온도 및 시간으로 튜브형 퍼니스(furnace) 내에서 Si/FSG/SixNy 다중구조 스택을 어닐링함으로써 수행되었다.
도 7에서는 바이어스로 증대되는 H 농도를 표시하는 핵 반응 분석 데이터를 보여준다. 바이어스가 인가될 때 HDP-CVD 반응기가 저 에너지 수소 이온 임플랜터로서 작용하여 막내로 수소가 주입된다. 저급한 안정성을 보여주는 7.8 W/㎠에서 바이어스된 FSG 막의 수소 농도는 대략 0.8 원자%이지만 SixNy와의 더 나은 접착을 보여주는 바이어스되지 않은 막의 수소 농도는 단지 0.1 원자%이다. 2.5 W/㎠의 중간 바이어스가 인가될 때, 박막의 접착 특성 및 수소 농도도 중간이다.
실리콘질화물을 가진 FSG 박막의 통합 연구는 Si/FSG(10,000 Å)/SixNy(5,000 Å) 다층 구조물을 제작하며 총 12 사이클에 대해 사이클당 30분 동안 400℃에서 상기 다층 구조물을 어닐링함으로써 수행되었다. 도 8(a)에는 바이어스된 FSG 막(800-W 바이어스)에 대해 발생되는 광대한 버블링이 명확하게 도시된다. 이와 같은 불량(failure)은 SiH4의 분해에 의하여 발생되는 막내에 수소가 존재하는 것을 알려줌으로써 후속적으로 FSG내로 주입되는 원자 수소 및 다른 수소 종(hydrogen species)를 발생시킨다. 이러한 수소류는 일반적으로 작고 SiO4 네트워크로 결합되지 않는다. 수소류는 박막을 통하여 신속히 확산되며 300℃ 이상의 온도에서 HF를 형성하기 위하여 불소와 반응한다. HF가 부식성이 강하기 때문에, Si/FSG 에서 결합이 약해질 수 있으며, 그럼으로써 박리 및 다른 접착 문제가 발생할 수 있다. 바이어스 없이 증착된 FSG 막이 낮은 불소 농도를 가지는 반면, 실리콘질화물와의 접착에서의 오직 약간의 개선이 바이어스 없는 프로세스에서 얻어지며, 증착 프로세스동안 실란을 제거함으로써 상당히 좋은 결과를 얻을 수 있다.
도 8(b)는 300 W로 바이어스된 SOFO 막에 대한 실리콘질화물의 비교적인 통합 결과를 나타낸다. 도면으로부터 알 수 있는 바와 같이, 12 어닐링 사이클 후 버블링 또는 박리가 발생하지 않는다는 것을 알 수 있다. 이 막을 위한 불소 농도는 대략 10원자%이다. SOFO 막이 이론적으로 수소를 포함하지 않는 반면, 도 9의 이차 이온 질량 분광학("SIMS) 프로파일은 SOFO 막이 약 0.02원자%의 수소 성분을 가지고 있다는 것을 나타낸다. 실란-기반 다마신 FSG에 대하여 관찰한 것보다 매우 적은 이 작은 양의 수소는 챔버 돔 및 측벽으로부터 스퍼터링되는 시즈닝층(season layer)의 분해로 인한 수소에 기인할 수 있다. SiO2 네트워크에서의 실리콘과 결합된 불소의 안정성을 테스트하기 위해, Si/PE TEOS USG(8000Å)/FSG(6000 Å)/PE TEOS USG(8000Å) 타입 샌드위치 구조물을 제작하였으며 대기 질소에서의 총 6 사이클에 대한 사이클당 30분동안 400 ℃에서 퍼니스 어닐링 처리를 한다. 상이한 타입의 FSG 박막이 이용되며 SIMS 분석은 F 확산의 정도를 결정하기 위하여 구조물에서 후속적으로 수행된다.
도 10으로부터 알수 있듯이, SOFO 막은 실란 기재 PECVD 기술을 이용하여 증착된 FSG 막보다 상당히 낮은 F 확산을 가진다. 이 경우, SOFO에서의 불소 농도는 10 원자%인 반면, 실란 PECVD FSG 농도는 7 원자%이다. 더 높은 F 농도에도 불구하고, SOFO 막은 실란 기재 PECVD FSG보다 더 나은 결합 완전성을 보여준다. 비교가능한 막 특성은 바이어스를 이용함으로써 통상적으로 얻을 수 있는 강화된 견고함(robustness) 때문에 중요한 SOFO 프로세스를 위하여 바이어스 없이 또는 바이어스를 이용하여 얻을 수 있다. HDP-CVD 챔버에서, 웨이퍼 상의 열부하는 플라즈마로부터의 방사 가열 및 바이어스가 인가될 때 열 부하인 두개의 상이한 공급원으로부터 온다. 낮은 고유저항 에피(epi) 웨이퍼를 위해, 높은 웨이퍼 전기 전도에 의하여 열 손실이 증가함으로써 웨이퍼 온도가 감소된다. 바이어스로부터의 열 부하는 이 열 손실을 보상하기 위하여 이용될 수 있음으로써 프로세스의 견고함이 증가한다. 이것은 불소 농도가 웨이퍼 온도에 의존하기 때문에 임의의 실시예에서 중요할 수 있다.
FSG 박막을 다마신 프로세스 흐름과 성공적으로 통합하기 위해, FSG 박막은 에칭 및 애싱 프로세스를 견딜 수 있어야 하며, 또한 탄탈(Ta) 또는 탄탈질화물(TaN) 금속 배리어(barrier)와 양립될 수 있어야만 한다. 에칭, 애싱 프로세스 및 탄탈과 탄탈질화물 배리어에 의한 SOFO 박막의 통합이 또한 실행되었다. SOFO 박막은 세가지 상이한 화학 물질, 즉 O2, NH3/O2 및 NH3를 이용하여 에칭된 후 연속하여 애싱되었다. 그 후, 박막 위에 탄탈 또는 탄탈질화물이 증착되었으며, 연속하는 프로세스 동안 이들 구조에 대한 열적 예산(thermal budget)을 모의 실험하기 위해 어닐링처리를 하였고, 이들 구조의 안정성은 공초점(confocal) 현미경 기술을 이용하여 측정되었다. 도 11은 전체 프로세스 흐름 및 접착 결과를 개략적으로 도시한다. 어닐링 후에 탄탈 또는 탄탈질화물 표면 상에 거품 또는 분리 형성층이 관찰되지 않았다. 일반적으로, SOFO의 접착은 탄탈 보다 탄탈질화물에 더 효과적이였다.
SiH4-FSG 및 SOFO에 대한 유전율의 측정은 도 12에서 비교된다. 전구체 가스 혼합물로부터 SiH4가 제거되면, 동일 불소 농도에 대해서도 SiH4-FSG와 비교되는 바와 같이 SOFO의 유전 상수는 감소됨이 증명된다. 예컨대, SiH4, SiF4, O2 및 Ar 전구체로 증착된 10 원자%F에 대해서, 유전율(k)은 3.65이다. 전구체 혼합물로부터 일단 SiH4가 제거되면, 유전율(k)의 값은 3.45로 바뀌어 측정된다. 일반적으로, 상대적 유전상수에서 0.2만큼 감소가 있다. 재료의 불순물이 유전율을 상승하게 하는 경향이 있다는 것이 공지되어 있으므로, SOFO에 대한 SiH4-FSG 에서의 증가는 산화물내의 수소 불순물의 존재에 기인한 것이다.
FSG 막의 계면부의 증착으로부터 SiH4를 제거함으로써, 적은 양의 수소가 계면 영역에 있는 막 속으로 함유되어 상부 또는 하부 실리콘질화물의 접착성이 개선된다.
본 발명의 여러 실시예를 상술하였지만, 본 발명에 따른 저 유전율 산소층을 증착하는 다수의 다른 동일 또는 대안의 방법은 당업자에게 명확하다. 이들 대안 및 동일 방법은 본 발명의 범위 내에 포함되게 된다.

Claims (32)

  1. 프로세스 챔버내의 기판상에 박막을 증착하는 방법으로서,
    (a) 상기 챔버에 실란, 불소와 실리콘을 함유하는 가스 화합물, 산소를 함유하는 가스의 흐름들을 포함하는 가스 혼합물을 제공하는 단계,
    (b) 상기 가스 혼합물로부터 플라즈마를 발생시키는 단계,
    (c) 상기 플라즈마를 사용해서 상기 기판상에 불소화 실리케이트 글래스(FSG)층의 벌크부를 증착하는 단계, 및
    (d) 상기 FSG층의 최상부를 증착하는 동안, 상기 실란의 흐름을 중단시키는 단계
    를 포함하는 박막 증착 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마는 고밀도 플라즈마인 것을 특징으로 하는 박막 증착 방법.
  3. 제 1 항에 있어서,
    상기 FSG층의 최상부 상에 실리콘질화물층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 박막 증착 방법.
  4. 제 1 항에 있어서,
    상기 불소와 실리콘을 함유하는 가스 화합물은 실리콘 테트라플루오라이드(SiF4)인 것을 특징으로 하는 박막 증착 방법.
  5. 제 1 항에 있어서,
    상기 가스 혼합물은 불활성 가스의 흐름을 더 포함하는 것을 특징으로 하는 박막 증착 방법.
  6. 제 5 항에 있어서,
    상기 불활성 가스는 아르곤인 것을 특징으로 하는 박막 증착 방법.
  7. 프로세스 챔버내의 기판상에 박막을 증착하는 방법으로서,
    (a) 상기 챔버에 실란은 함유하지 않지만, 불소와 실리콘을 함유하는 가스 화합물, 산소를 함유하는 가스의 흐름들은 포함하는 가스 혼합물을 제공하는 단계,
    (b) 상기 가스 혼합물로부터 플라즈마를 발생시키는 단계,
    (c) 상기 플라즈마를 사용해서 상기 기판상에 불소화 실리케이트 글래스(FSG)층의 제 1 부분을 증착하는 단계,
    (d) 상기 FSG층의 제 2 부분을 증착하기 위해, 상기 가스 혼합물에 실란의 흐름을 도입하는 단계
    를 포함하는 박막 증착 방법.
  8. 제 7 항에 있어서,
    상기 제 1 부분은 상기 기판상에 증착되는 실리콘질화물층 상에 증착되는 것을 특징으로 하는 박막 증착 방법.
  9. 제 7 항에 있어서,
    상기 플라즈마는 고밀도 플라즈마인 것을 특징으로 하는 박막 증착 방법.
  10. 제 7 항에 있어서,
    상기 불소와 실리콘을 함유하는 가스 화합물은 실리콘 테트라플루오라이드(SiF4)인 것을 특징으로 하는 박막 증착 방법.
  11. 제 7 항에 있어서,
    상기 가스 혼합물은 불활성 가스의 흐름을 더 포함하는 것을 특징으로 하는 박막 증착 방법.
  12. 제 11 항에 있어서,
    상기 불활성 가스는 아르곤인 것을 특징으로 하는 박막 증착 방법.
  13. 제 7 항에 있어서,
    상기 FSG층은 상기 기판상에 미리 형성된 배리어층상에 증착되는 것을 특징으로 하는 박막 증착 방법.
  14. 제 13 항에 있어서,
    상기 배리어층은 실리콘질화물층인 것을 특징으로 하는 박막 증착 방법.
  15. 제 14 항에 있어서,
    상기 FSG층과 상기 실리콘질화물층은 구리 다마신 프로세스의 일부로서 증착되는 것을 특징으로 하는 박막 증착 방법.
  16. 제 7 항에 있어서,
    (a) 상기 기판상에 구리층을 증착하는 단계,
    (b) 산소 소오스를 필요하지 않는 인시츄 플라즈마에서 상기 기판을 가열하는 단계
    를 더 포함하며, 상기 구리층을 증착하는 단계 및 상기 기판을 가열하는 단계는 상기 FSG층을 증착하는 단계 이전에 수행되는 것을 특징으로 하는 박막 증착 방법.
  17. 제 7 항에 있어서,
    (a) 상기 FSG층을 에칭하는 단계,
    (b) 상기 에칭된 FSG층을 애싱하는 단계, 및
    (c) 상기 애싱된 FSG층 상에 금속층을 증착하는 단계
    를 더 포함하는 것을 특징으로 하는 박막 증착 방법.
  18. 제 17 항에 있어서,
    상기 금속층은 Ta 층인 것을 특징으로 하는 박막 증착 방법.
  19. 제 17 항에 있어서,
    상기 금속층은 TaN 층인 것을 특징으로 하는 박막 증착 방법.
  20. 제 17 항에 있어서,
    상기 애싱하는 단계를 산소-함유 분위기에서 수행되는 것을 특징으로 하는 박막 증착 방법.
  21. 제 17 항에 있어서,
    상기 애싱하는 단계를 암모니아-함유 분위기에서 수행되는 것을 특징으로 하는 박막 증착 방법.
  22. 제 17 항에 있어서,
    상기 애싱하는 단계를 혼합된 산소-암모니아-함유 분위기에서 수행되는 것을 특징으로 하는 박막 증착 방법.
  23. 프로세스 챔버내의 기판상에 박막을 증착하는 방법으로서,
    (a) 상기 챔버에 필수적으로 실란, 실리콘 테트라플루오라이드, 산소 및 아르곤으로 구성되어 있는 가스 혼합물을 제공하는 단계,
    (b) 상기 가스 혼합물로부터 고밀도 플라즈마를 발생시키는 단계,
    (c) 상기 플라즈마를 사용해서 상기 기판 상에 불소화 실리케이트 글래스(FSG) 층의 벌크부를 증착하는 단계,
    (d) 상기 FSG층의 최상부를 증착하는 동안 상기 실란의 흐름을 중단시키는 단계
    를 포함하는 박막 증착 방법.
  24. 프로세스 챔버내의 기판상에 박막을 증착하는 방법으로서,
    (a) 상기 챔버에 필수적으로 실리콘 테트라플루오라이드, 산소 및 아르곤으로 구성되어 있는 가스 혼합물을 제공하는 단계,
    (b) 상기 가스 혼합물로부터 고밀도 플라즈마를 발생시키는 단계,
    (c) 상기 플라즈마를 사용해서 상기 기판상에 불소화 실리케이트 글래스(FSG)층의 제 1부분을 증착하는 단계, 및
    (d) 상기 FSG층의 제 2부분을 증착하는 동안 상기 가스 혼합물에 실란의 흐름을 도입하는 단계
    를 포함하는 박막 증착 방법.
  25. 삭제
  26. 기판 위에 다층의 불소-도핑 실리콘 글래스(FSG) 막을 증착하는 방법으로서,
    (a) 필수적으로 실리콘 테트라플루오라이드(SiF4), 산소(O2) 및 불활성 가스로 이루어진 제 1 증착 가스를 증착 챔버로 유동시키고, 상기 FSG막의 제 1층을 증착하기 위해 상기 제 1 증착 가스로부터 플라즈마를 발생시키는 단계, 및
    (b) 필수적으로 실란(SiH4), 실리콘 테트라플루오라이드(SiF4), 산소(O2) 및 불활성 가스로 이루어진 제 2 증착 가스를 상기 증착 챔버로 유동시키고, 상기 FSG막의 제 2층을 증착하기 위해 상기 제 2 증착 가스로부터 플라즈마를 발생시키는 단계
    를 포함하는 막 증착 방법.
  27. 제 26 항에 있어서,
    상기 FSG막의 제 1층은 실리콘질화물층 상에 증착되고 상기 FSG막의 제 2 층은 상기 제 1층 상에 증착되는 것을 특징으로 하는 막 증착 방법.
  28. 제 26 항에 있어서,
    상기 FSG막의 제 1층은 상기 제 2층 상에 증착되고, 상기 제 1층 상에는 실리콘질화물층이 증착되는 것을 특징으로 하는 막 증착 방법.
  29. 프로세스 챔버, 플라즈마 발생 장치, 기판 홀더, 및 상기 프로세스 챔버로 가스를 도입하도록 구성된 가스 전달 장치를 포함하는 기판 프로세싱 장치의 작동을 지시하는 컴퓨터-판독가능 프로그램이 내장된 컴퓨터-판독가능 저장 매체로서, 상기 프로세스 챔버내에 배치된 기판상에 박막을 형성하기 위해, 상기 컴퓨터-판독가능 프로그램은,
    (a) 상기 챔버에 필수적으로 실란, 실리콘 테트라플루오라이드, 산소 및 아르곤으로 구성되어 있는 가스 혼합물을 제공하는 단계,
    (b) 상기 가스 혼합물로부터 고밀도 플라즈마를 발생시키는 단계,
    (c) 상기 플라즈마를 사용해서 상기 기판상에 불소화 실리케이트 글래스(FSG) 층의 벌크부를 증착하는 단계, 및
    (d) 상기 FSG층의 최상부를 증착하는 동안 상기 실란의 흐름을 중단시키는 단계
    에 따라 상기 기판 프로세싱 장치를 동작시키는 명령들을 포함하는, 컴퓨터 판독가능한 저장 매체.
  30. 프로세스 챔버, 플라즈마 발생 장치, 기판 홀더, 및 상기 프로세스 챔버로 가스를 도입하도록 구성된 가스 전달 장치를 포함하는 기판 프로세싱 장치의 작동을 지시하는 컴퓨터-판독가능 프로그램이 내장된 컴퓨터-판독가능 저장 매체로서, 상기 프로세스 챔버내에 배치된 기판상에 박막을 형성하기 위해, 상기 컴퓨터-판독가능 프로그램은,
    (a) 상기 챔버에 필수적으로 실리콘 테트라플루오라이드, 산소 및 아르곤으로 구성되어 있는 가스 혼합물을 제공하는 단계,
    (b) 상기 가스 혼합물로부터 고밀도 플라즈마를 발생시키는 단계,
    (c) 상기 플라즈마를 사용해서 상기 기판상에 불소화 실리케이트 글래스(FSG) 층의 제 1부분을 증착하는 단계, 및
    (d) 상기 불소화 실리케이트 글래스(FSG)층의 제 2 부분을 증착하는 동안, 상기 가스 혼합물에 실란의 흐름을 도입하는 단계
    에 따라 상기 기판 프로세싱 장치를 동작시키는 명령들을 포함하는, 컴퓨터 판독가능한 저장 매체.
  31. 삭제
  32. 기판 프로세싱 장치로서,
    (a) 프로세스 챔버를 한정하는 하우징,
    (b) 상기 프로세스 챔버에 작동가능하게 연결된 고밀도 플라즈마 발생 장치,
    (c) 상기 기판의 프로세싱 동안 기판을 유지하도록 구성된 기판 홀더,
    (d) 상기 프로세스 챔버로 가스들을 도입하도록 구성된 가스 전달 장치,
    (e) 상기 프로세스 챔버내에서 선택된 압력을 유지하는 압력-제어 장치,
    (f) 상기 고밀도 플라즈마 발생 장치, 상기 가스 전달 장치, 상기 압력-제어 장치를 제어하는 제어기, 및
    (g) 상기 제어기에 연결되고, 상기 기판 프로세싱 장치의 작동을 지시하기 위해서 내부에 컴퓨터 판독가능한 프로그램이 내장된 컴퓨터 판독가능한 매체를 포함하는 메모리
    를 포함하며, 상기 컴퓨터 판독가능한 프로그램은,
    (i) 실란은 함유하지 않지만, 불소와 산소를 함유하는 가스 화합물 및 산소를 함유하는 가스의 흐름들은 포함하는 가스 혼합물이 상기 프로세스 챔버에 제공되도록 상기 가스 전달 장치를 제어하는 명령들,
    (ii) 상기 가스 혼합물로부터 고밀도 플라즈마가 발생하도록, 상기 고밀도 플라즈마 발생 장치를 제어하는 명령들,
    (iii) 상기 고밀도 플라즈마를 사용해서 상기 기판상에 증착된 배리어층 상에 불소화 실리케이트 글래스(FSG)층의 제 1 부분이 증착되도록, 상기 기판 프로세싱 장치를 제어하는 명령들, 및
    (ⅳ) 상기 불소화 실리케이트 글래스(FSG)층의 제 1 부분을 증착하기 위해, 상기 가스 혼합물에 실란의 흐름이 도입되도록, 상기 가스 전달 장치를 제어하는 명령들
    을 포함하는, 기판 프로세싱 장치.
KR1020000051650A 1999-09-01 2000-09-01 Ｈｄｐ-ｆｓｇ 박막과 배리어층의 접착력을 강화시키는 방법 KR100696040B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US15185599P 1999-09-01 1999-09-01
US60/151,855 1999-09-01
US09/569,744 US6410457B1 (en) 1999-09-01 2000-05-11 Method for improving barrier layer adhesion to HDP-FSG thin films
US09/569,744 2000-05-11
US9/569,744 2000-05-11

Publications (2)

Publication Number Publication Date
KR20010030225A KR20010030225A (ko) 2001-04-16
KR100696040B1 true KR100696040B1 (ko) 2007-03-15

Family

ID=26849035

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000051650A KR100696040B1 (ko) 1999-09-01 2000-09-01 Ｈｄｐ-ｆｓｇ 박막과 배리어층의 접착력을 강화시키는 방법

Country Status (6)

Country Link
US (2) US6410457B1 (ko)
EP (1) EP1081249A1 (ko)
JP (1) JP2001156064A (ko)
KR (1) KR100696040B1 (ko)
SG (1) SG116408A1 (ko)
TW (1) TW475198B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255233B1 (en) * 1998-12-30 2001-07-03 Intel Corporation In-situ silicon nitride and silicon based oxide deposition with graded interface for damascene application
US6372291B1 (en) * 1999-12-23 2002-04-16 Applied Materials, Inc. In situ deposition and integration of silicon nitride in a high density plasma reactor
US6879046B2 (en) * 2001-06-28 2005-04-12 Agere Systems Inc. Split barrier layer including nitrogen-containing portion and oxygen-containing portion
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
US20040231798A1 (en) * 2002-09-13 2004-11-25 Applied Materials, Inc. Gas delivery system for semiconductor processing
US6828255B2 (en) * 2002-11-22 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd Crack inhibited composite dielectric layer
US6903031B2 (en) * 2003-09-03 2005-06-07 Applied Materials, Inc. In-situ-etch-assisted HDP deposition using SiF4 and hydrogen
US7294851B2 (en) * 2004-11-03 2007-11-13 Infineon Technologies Ag Dense seed layer and method of formation
US7271110B2 (en) * 2005-01-05 2007-09-18 Chartered Semiconductor Manufacturing, Ltd. High density plasma and bias RF power process to make stable FSG with less free F and SiN with less H to enhance the FSG/SiN integration reliability
KR100689826B1 (ko) 2005-03-29 2007-03-08 삼성전자주식회사 불소 함유된 화학적 식각 가스를 사용하는 고밀도 플라즈마화학기상증착 방법들 및 이를 채택하여 반도체 소자를제조하는 방법들
US7390757B2 (en) * 2005-11-15 2008-06-24 Applied Materials, Inc. Methods for improving low k FSG film gap-fill characteristics
CN100416794C (zh) * 2005-11-24 2008-09-03 上海华虹Nec电子有限公司 一种以含氟硅玻璃作为介电质的半导体后端连线方法
CN100446195C (zh) * 2006-08-23 2008-12-24 上海华虹Nec电子有限公司 改善氟硅玻璃填隙性的方法
KR100745360B1 (ko) * 2006-08-30 2007-08-02 동부일렉트로닉스 주식회사 박막들 사이의 부착력 향상 방법
US20080095953A1 (en) * 2006-10-24 2008-04-24 Samsung Electronics Co., Ltd. Apparatus for depositing thin film and method of depositing the same
US7897505B2 (en) * 2007-03-23 2011-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for enhancing adhesion between layers in BEOL fabrication
US7832097B1 (en) * 2008-01-23 2010-11-16 Amkor Technology, Inc. Shielded trace structure and fabrication method
US9941100B2 (en) * 2011-12-16 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Adjustable nozzle for plasma deposition and a method of controlling the adjustable nozzle
KR20140119726A (ko) 2012-01-06 2014-10-10 노벨러스 시스템즈, 인코포레이티드 적응형 열 교환 방법 및 균일한 열 교환을 위한 시스템
KR101934093B1 (ko) 2012-08-29 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US8993446B2 (en) * 2013-04-23 2015-03-31 Globalfoundries Inc. Method of forming a dielectric film
JP6228000B2 (ja) * 2013-12-24 2017-11-08 株式会社ジャパンディスプレイ 基板装置の製造方法
US9299558B2 (en) * 2014-03-21 2016-03-29 Applied Materials, Inc. Run-to-run stability of film deposition
US9673091B2 (en) 2015-06-25 2017-06-06 Globalfoundries Inc. Structure for BEOL metal levels with multiple dielectric layers for improved dielectric to metal adhesion
US10347547B2 (en) 2016-08-09 2019-07-09 Lam Research Corporation Suppressing interfacial reactions by varying the wafer temperature throughout deposition

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0131439B1 (ko) * 1992-11-24 1998-04-14 나카무라 타메아키 반도체장치 및 그 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5217570A (en) * 1991-01-31 1993-06-08 Sony Corporation Dry etching method
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5753564A (en) * 1992-11-24 1998-05-19 Sumitomo Metal Industries, Ltd. Method for forming a thin film of a silicon oxide on a silicon substrate, by BCR plasma
EP0759481A1 (en) 1995-06-23 1997-02-26 Novellus Systems, Inc. Method of depositing a stable fluorinated TEOS film
US6042901A (en) * 1996-02-20 2000-03-28 Lam Research Corporation Method for depositing fluorine doped silicon dioxide films
US6157083A (en) * 1996-06-03 2000-12-05 Nec Corporation Fluorine doping concentrations in a multi-structure semiconductor device
US5661093A (en) * 1996-09-12 1997-08-26 Applied Materials, Inc. Method for the stabilization of halogen-doped films through the use of multiple sealing layers
JP3178375B2 (ja) * 1997-06-03 2001-06-18 日本電気株式会社 絶縁膜の形成方法
US5937323A (en) 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
JP3501937B2 (ja) * 1998-01-30 2004-03-02 富士通株式会社 半導体装置の製造方法
US6025264A (en) * 1998-02-09 2000-02-15 United Microelectronics Corp. Fabricating method of a barrier layer
US6159872A (en) * 1998-09-03 2000-12-12 National Semiconductor Corporation F ion implantation into oxide films to form low-K intermetal dielectric
US6165915A (en) * 1999-08-11 2000-12-26 Taiwan Semiconductor Manufacturing Company Forming halogen doped glass dielectric layer with enhanced stability

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0131439B1 (ko) * 1992-11-24 1998-04-14 나카무라 타메아키 반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
US6803325B2 (en) 2004-10-12
JP2001156064A (ja) 2001-06-08
US6410457B1 (en) 2002-06-25
SG116408A1 (en) 2005-11-28
KR20010030225A (ko) 2001-04-16
TW475198B (en) 2002-02-01
EP1081249A1 (en) 2001-03-07
US20020150682A1 (en) 2002-10-17

Similar Documents

Publication Publication Date Title
KR100696040B1 (ko) Ｈｄｐ-ｆｓｇ 박막과 배리어층의 접착력을 강화시키는 방법
US6713390B2 (en) Barrier layer deposition using HDP-CVD
US6633076B2 (en) Methods and apparatus for producing stable low k FSG film for HDP-CVD
US6013584A (en) Methods and apparatus for forming HDP-CVD PSG film used for advanced pre-metal dielectric layer applications
KR100726517B1 (ko) 고밀도 플라즈마 반응기에서 실리콘 질화물의 인시튜 증착 및 집적화
US5937323A (en) Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
US6468927B1 (en) Method of depositing a nitrogen-doped FSG layer
US6070550A (en) Apparatus for the stabilization of halogen-doped films through the use of multiple sealing layers
US6903031B2 (en) In-situ-etch-assisted HDP deposition using SiF4 and hydrogen
US6926926B2 (en) Silicon carbide deposited by high density plasma chemical-vapor deposition with bias
US6511923B1 (en) Deposition of stable dielectric films
KR100297421B1 (ko) 이산화규소막의불소화에의한응력제어방법및기판처리시스템
US6667248B2 (en) Low-bias-deposited high-density-plasma chemical-vapor-deposition silicate glass layers
US6797646B2 (en) Method of nitrogen doping of fluorinated silicate glass (FSG) while removing the photoresist layer
EP1146142A2 (en) Process for forming fluorosilicate glass layers using high density plasma, for copper damascene integrated circuits

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee