KR100694078B1 - 메모리 장치 및 그 데이터 전송 방법 - Google Patents

메모리 장치 및 그 데이터 전송 방법 Download PDF

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Abstract

프로세서와 연결된 데이터 버스의 전송 효율을 높인 메모리 장치 및 그 데이터 전송 방법이 개시된다.
본 발명에 따른 메모리 장치는 데이터 프로세서와 연결된 메모리 장치에 있어서, 소정의 데이터가 저장되는 메모리와, 상기 데이터 프로세서와 데이터 버스를 통해 연결되고 상기 데이터 프로세서에 전송되는 데이터 또는 상기 데이터 프로세서로부터 전송된 데이터가 저장되는 데이터 전송 버퍼 및 상기 데이터 프로세서로부터 필요로 하는 데이터의 바이트 단위 어드레스 정보를 전달받아 상기 메모리에 저장된 데이터를 읽어 들인 후 상기 바이트 단위 어드레스 정보를 이용하여 필요로 하는 데이터만을 추출하여 상기 데이터 전송 버퍼에 기록하는 메모리 콘트롤러를 포함한다.
본 발명에 의하면, 데이터 버스에 실리는 데이터의 모든 비트가 유효한 데이터로서 사용되기 때문에 종래의 메모리 장치를 사용하는 경우보다 데이터 버스의 효율을 높일 수 있다.

Description

메모리 장치 및 그 데이터 전송 방법{Memory device and method for transmitting data thereof}
도 1은 종래의 기술에 따른 프로세서와 메모리 사이의 데이터 전송을 설명하기 위한 블록도.
도 2는 종래의 메모리에서 읽기 동작에 따라 전송되는 데이터를 설명하기 위한 도면.
도 3은 본 발명에 따른 메모리 장치의 구성을 나타낸 블록도.
도 4는 본 발명인 메모리 장치의 동작을 설명하기 위한 도면.
도 5는 본 발명에 따른 메모리 장치의 데이터 전송 방법을 나타낸 플로우 차트.
본 발명은 메모리 장치에 관한 것으로, 보다 상세히는 프로세서와 연결된 데이터 버스의 전송 효율을 높인 메모리 장치 및 그 데이터 전송 방법에 관한 것이다.
휴대용 전화기, 개인용 디지털 단말기(PDA), 멀티미디어 게임 기기, 디지털 오디오 장치, 디지털 비디오 장치, 개인용 컴퓨터 등과 같은 최근의 통신 및 멀티미디어 제품들은 많은 양의 데이터 처리를 요구하고 있다. 특히, 비디오 신호를 처리하는 멀티미디어 기기는 많은 양의 데이터를 고속으로 처리해야 하는 특성을 가지고 있다.
이와 같은 데이터 처리의 고용량, 고속화에 대응하기 위해서 별도의 미디어 프로세서를 사용하는 경우가 많다. 대부분의 미디어 프로세서들은 처리해야 되는 데이터를 외부의 RAM(Ramdom Access Memory)에 저장하고, 필요한 데이터를 상기 미디어 프로세서 내부로 읽어들여서 처리하는 구조를 가지고 있다. 여기서, 많은 경우에 상기 외부 RAM으로는 DRAM(Dynamic RAM)이 사용된다.
도 1은 종래의 기술에 따른 프로세서와 메모리 사이의 데이터 전송을 설명하기 위한 블록도이다.
도 1을 참조하면, 종래의 프로세서(10)의 내부에는 메모리(20)의 동작을 제어하는 메모리 콘트롤러(11)와 상기 메모리(20)로부터 전송받은 데이터를 저장하는 데이터 전송 버퍼(12)를 포함하고 있다.
상기 메모리 콘트롤러(11)는 어드레스 정보와 읽기(read) 제어신호를 출력하여 상기 메모리(20)에 저장된 데이터를 상기 데이터 전송 버퍼(12)로 읽어 들이고, 미도시된 프로세서의 내부 로직에 의하여 상기 데이터를 처리한 후 다시 그 처리 결과를 쓰기(write) 제어 신호를 출력하여 상기 메모리(20)에 저장한다.
여기서, 상기 프로세서(10)와 상기 메모리(20) 사이의 데이터 전송은 워드(word)라고 하는 소정 데이터 단위로 이루어진다. 상기 워드는 프로세서에서 메모 리에 데이터를 읽기/쓰기 하는 기본 단위로서, 되도록 8 비트(bit), 혹은 16 비트 메모리를 조합해서 사용하는 경우가 많다.
도 2는 종래의 메모리에서 읽기 동작에 따라 전송되는 데이터를 설명하기 위한 도면이다. 도 2에서 소정의 화상 데이터가 메모리(30)에 저장되어 있으며, 각 행은 8 바이트의 크기를 갖는 하나의 워드를 나타낸다.
그래픽 정보를 상기 메모리(30)에 저장하는 경우, 1바이트에 한 화소(pixel)의 데이터를 저장하며, 메모리에 라인 단위로 화상 데이터가 저장되는 경우가 많다.
도 2에서 화상 데이터는 단순한 선형 증가 어드레스를 가지는 메모리(30)에 라인 단위로 저장되고, N은 4×4 화소블록(32)의 좌상귀(왼쪽 상단 모서리) 화소의 어드레스이며, M을 한 라인에 대한 어드레스 옵셋(offset)이라고 가정한다. 이 경우, 상기 메모리(30)에 저장된 상기 4×4 화소블록(32)을 읽어들이기 위해서, 상기 메모리 콘트롤러(11)는 N, N+M, N+2M, N+3M의 워드 단위의 어드레스 정보와 읽기 제어신호를 출력하여 32바이트의 크기를 갖는 4 워드 데이터(34)를 상기 데이터 전송 버퍼(12)로 읽어들인다.
다음, 프로세서 내부에서 소정의 처리를 통하여 상기 4 워드 데이터(34)에 포함된 4×4 화소블록(32)에 대한 데이터를 추출하게 된다.
전술한 종래의 기술에 의하면 상기 데이터 프로세서(10)와 상기 메모리(20) 사이의 데이터 전송은 워드 단위로 수행되기 때문에, 상기 데이터 프로세서(10)가 상기 메모리(20)에 바이트 단위로 액세스하여 필요로 하는 데이터만을 전송받는 것 이 아니라, 필요로 하는 데이터 부분을 포함한 워드 단위의 데이터를 전송받게 된다.
상기 예에 있어서, 상기 데이터 프로세서(10)가 4×4 화소블록(32) 데이터만을 필요로 하는 경우에, 실제로는 워드 단위로 상기 데이터 프로세서(10)와 메모리(20) 간에 데이터 전송이 수행되기 때문에 필요로 하는 데이터보다 더 많은 데이터가 전송된다. 즉, 상기 데이터 프로세서(10)가 필요로 하는 데이터는 16바이트이지만, 실제로 전송되는 데이터는 4워드, 즉 32바이트의 데이터가 전송되어 데이터 버스의 활용도가 50%밖에 되지 않으며, 메모리 대역폭(bandwidth)이 2 배가 필요하게 된다.
따라서, 종래의 기술에 의하면 데이터를 읽고 쓸 때 실제 필요한 데이터 이외의 불필요한 데이터가 데이터 프로세서와 메모리 사이의 데이터 버스에 실리게 되어 대역폭이 낭비되는 문제점이 있다.
이로 인해, 필요한 데이터를 소정 시간 안에 처리하기 위해서는 데이터 버스의 클럭(clock)을 높일수 밖에 없는데, 이는 여러가지 기술적 요인으로 인해 한계가 있으며 메모리의 비용 상승을 초래하게 된다.
따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 데이터의 전송 효율을 높인 메모리 장치 및 그 데이터 전송 방법을 제공하는 데에 목적이 있다.
상기한 바와 같은 기술적 과제를 해결하기 위하여 본 발명에 따른 데이터 프로세서와 연결된 메모리 장치는 소정의 데이터가 저장되는 메모리; 상기 데이터 프로세서와 데이터 버스를 통해 연결되고, 상기 데이터 프로세서에 전송되는 데이터 또는 상기 데이터로부터 전송된 데이터가 저장되는 데이터 전송 버퍼; 및 상기 데이터 프로세서로부터 필요로 하는 데이터의 바이트 단위 어드레스 정보를 전달받아, 상기 메모리로부터 상기 필요로 하는 데이터를 구비하는 워드 단위의 데이터를 읽어 들인 후 상기 바이트 단위 어드레스 정보를 이용하여 상기 워드 단위의 데이터 중에서 상기 필요로 하는 데이터만을 추출하여 재구성된 데이터를 상기 데이터 전송 버퍼에 기록하는 메모리 콘트롤러를 포함하는 것을 특징으로 한다.
삭제
상기 메모리 콘트롤러는 상기 데이터 프로세서로부터 제공되는 데이터 블록 크기 정보를 이용하여 필요로 하는 데이터의 바이트 단위 어드레스 정보를 계산해내어 필요로 하는 데이터만을 추출하는 것이 바람직하다.
상기 메모리, 메모리 콘트롤러 및 데이터 전송 버퍼는 하나의 다이(die) 또는 패키지로 구성되는 것이 바람직하다.
또한, 본 발명에 따른 메모리 장치의 데이터 전송 방법은 데이터 프로세서로부터 필요로 하는 데이터의 바이트 단위 어드레스 정보를 수신하는 단계; 상기 필요로 하는 데이터를 구비하는 워드 단위의 데이터를 추출하는 단계; 상기 추출된 워드 단위의 데이터로부터, 상기 바이트 단위 어드레스 정보를 이용하여 상기 데이터 프로세서가 필요로 하는 데이터를 추출하여 재구성하는 단계; 및 상기 재구성된 데이터를 상기 데이터 프로세서에 전송하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 3은 본 발명에 따른 메모리 장치의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명에 따른 메모리 장치(100)는 메모리 블록(102), 메모리 콘트롤러(104) 및 데이터 전송 버퍼(106)를 포함한다. 상기 메모리 블록(102), 메모리 콘트롤러(104) 및 데이터 전송 버퍼(106)는 하나의 반도체 다이(die) 또는 하나의 패키지(package)에 장착되어 전체가 하나의 메모리 장치를 구성하게 된다.
본 발명에 따른 메모리 장치(100)는, 상기 메모리 콘트롤러(104)가 데이터 프로세서(200)로부터 요구되는 데이터의 바이트 단위 어드레스 정보를 수신하여 상기 데이터를 포함한 워드 단위의 데이터를 상기 메모리 블록(102)으로부터 읽어 들인 후, 상기 바이트 단위 어드레스 정보를 이용하여 상기 읽어 들인 데이터로부터 요구되는 데이터만을 추출하여 상기 데이터 전송 버퍼(106)에 기록하고, 상기 데이터 전송 버퍼(106)는 상기 추출된 데이터를 워드 단위로 상기 데이터 프로세서(200)에 전송하는 것을 특징으로 한다.
상기 메모리 블록(102)은 데이터가 기록 저장되는 블록으로서 DRAM 등의 다양한 종류의 대용량 메모리가 이용될 수 있다.
상기 메모리 콘트롤러(104)는 외부의 데이터 프로세서(200)와 제어 버스(220)를 통해 연결된다. 또한, 상기 메모리 콘트롤러(104)는 상기 제어 버스(220)를 통해 상기 데이터 프로세서(200)로부터 필요로 하는 데이터의 바이트 단위 어드레스 정보와 읽기/쓰기 제어신호를 입력받아, 상기 메모리 블록(102)으로부터 데이터를 읽어와 상기 데이터 전송 버퍼(106)에 데이터를 기록하거나 상기 데이터 전송 버퍼(106)에 저장된 데이터를 상기 메모리 블록(102)에 기록하는 역할을 한다.
구체적으로, 상기 데이터 프로세서(200)는 상기 메모리 블록(102)에 저장된 소정의 데이터를 읽어오기 위하여, 읽기 제어신호와 함께 필요로 하는 데이터의 바이트 단위 어드레스 정보를 상기 메모리 콘트롤러(104)로 출력한다.
상기 메모리 콘트롤러(104)는 상기 읽기 제어신호를 입력받아 상기 바이트 단위 어드레스가 가리키는 데이터를 포함하는 워드를 모두 읽어 들인 후, 다시 상기 바이트 단위 어드레스 정보를 이용하여 읽어들인 워드 단위의 데이터 중 필요로 하는 데이터만을 추출하여 상기 데이터 전송 버퍼(106)에 기록한다. 여기서, 상기 메모리 콘트롤러(104)는 상기 바이트 단위 어드레스 정보와 함께 상기 데이터 프로세서(200)로부터 입력된 데이터 블록 크기 정보를 이용하여 필요로 하는 데이터 부분을 추출할 수도 있다.
상기 데이터 전송 버퍼(106)는 상기 데이터 프로세서(200)와 데이터 버스(210)를 통해 연결되며, 상기 데이터 버스(210)의 비트 수와 같은 비트 수를 가지는 읽기/쓰기가 가능한 버퍼이다. 상기 데이터 전송 버퍼(106)는 상기 메모리 콘트롤러(104)에 의하여 기록된 데이터를 워드 단위로 상기 데이터 프로세서(200)에 제공하게 된다.
도 4는 상기한 바와 같은 구성을 갖는 본 발명인 메모리 장치의 동작을 설명하기 위한 도면이다.
도 4에서 상기 메모리 블록(102)은 8 바이트를 하나의 워드 단위 데이터의 어드레스로 하는 DRAM이고, 상기 데이터 전송 버퍼(106)는 64비트의 대역폭을 갖는 것으로 가정한다.
데이터 프로세서(200)에서 4×4 크기의 데이터 블록(110)에 기록된 데이터를 필요로 하는 경우, 상기 데이터 프로세서(200)는 상기 메모리 콘트롤러(104)에 필요로 하는 데이터의 바이트 단위 어드레스 정보 및 읽기 제어신호를 출력한다.
구체적으로는, N을 4×4 데이터 블록(110)의 첫 번째 열의 어드레스이고, M을 라인 옵셋값이라 하면, 상기 데이터 프로세서(200)는 상기 4×4 데이터 블록(110)의 바이트 단위 어드레스 주소인 N+2, N+3, N+4, N+5, N+M+2, N+M+3, N+M+4, N+M+5, N+2M+2, N+2M+3, N+2M+4, N+2M+5, N+3M+2, N+3M+3, N+3M+4, N+3M+5의 총 16개의 어드레스 정보를 상기 메모리 콘트롤러(104)에 전달한다. 도 4에서는 첫 번째 열과 네 번째 열의 바이트 단위 어드레스 주소만을 표시하고 있으나, 상기 4×4 데이터 블록(110)의 각 데이터 블록(1 내지 16)은 상기 열거된 바이트 단위 어드레스 주소에 차례로 대응됨을 쉽게 확인할 수 있다.
상기한 바와 같이, 상기 메모리 콘트롤러(104)는 상기 메모리(102)로부터 상기 4×4 데이터 블록(110)을 포함한 워드 단위의 데이터를 읽어 들인다. 즉, 도 4에서 N, N+M, N+2M, N+3M 어드레스로 시작하는 4 개의 워드 데이터(112)를 읽어 들 인다.
다음, 상기 바이트 단위 어드레스 정보를 이용하여 읽어 들인 4개의 워드 데이터(112) 중에서 필요로 하는 상기 4×4 데이터 블록(110) 부분을 바이트 단위로 추출하여 상기 데이터 전송 버퍼(106)에 기록한다. 여기서, 상기 추출되어 기록되는 데이터는 재구성되어 새로운 하나의 워드를 구성하게 되며, 상기 데이터 전송 버퍼(106)는 기록된 데이터를 상기 데이터 프로세서(200)에 워드 단위로 전송하게 됨으로써, 필요로 하는 데이터만을 전송할 수 있게 된다.
한편, 메모리에 저장된 비디오 프레임의 데이터를 전송하는 경우와 같이, 소정의 블록 단위로 기록된 데이터의 전송을 필요로 하는 경우, 상기 데이터 프로세서(200)는 필요로 하는 데이터의 모든 바이트 단위 어드레스 정보를 전송하는 것이 아니라, 일부 바이트 단위 어드레스 정보와 함께 상기 블록의 크기 정보를 함께 전달하여 필요로 하는 데이터의 바이트 단위 어드레스가 추출되도록 할 수 있다.
다시 도 4를 참조하면, 데이터 프로세서(200)가 상기 4×4 데이터 블록(110)을 전송받고자 하는 경우, 상기와 같이 모든 바이트 단위 어드레스 정보를 전달하는 것이 아니라, 상기 4×4 데이터 블록(110)의 좌상귀의 어드레스 정보 N+2와 블록 크기 정보인 4를 상기 메모리 콘트롤러(104)에 전달한다. 상기 메모리 콘트롤러(104)는 상기 좌상귀 어드레스 정보와 블록 크기 정보를 이용하여 상기 총 16개의 바이트 단위 어드레스 정보를 계산해 낼 수 있으며, 전술한 바와 마찬가지로, 우선 상기 메모리(102)로부터 필요로 하는 데이터를 포함한 4개의 워드 데이터(112)를 읽어 들인 후, 계산해 낸 상기 바이트 단위 어드레스 정보를 이용하여 필 요로 하는 데이터만을 추출하여 상기 데이터 전송 버퍼(106)에 기록할 수 있다.
따라서, 상기 데이터 전송 버퍼(106)는 종래와 같이 상기 4×4 데이터 블록(110)을 데이터 프로세서에 전송하기 위하여 총 32바이트의 크기를 갖는 데이터를 전송하지 않고, 총 16바이트의 크기를 갖는 재구성된 2개의 워드(111)만을 전송하게 되어 데이터 버스의 전송률이 100%가 된다.
마찬가지로, 도 4에 도시된 바와 같은 1×8 크기의 데이터 블록(120)를 읽어 들이기 위해서, 상기 메모리 콘트롤러(104)는 상기 데이터 프로세서(200)로부터 상기 데이터 블록(120)의 바이트 단위 어드레스 정보와 블록 크기 정보를 전달받아, 상기 데이터 블록(120)을 읽어 들인 후 필요로 하는 데이터 부분만을 추출하여 하나의 워드로 재구성하여 상기 데이터 전송 버퍼(106)에 기록한 후, 상기 하나의 워드만을 데이터 프로세서에 전송할 수 있으므로 데이터 버스의 전송률을 높일 수 있다.
또한, 본 발명에 의하면 메모리의 서로 다른 어드레스에 흩어져 있는 데이터를 읽으려고 하는 경우에, 데이터 프로세서가 읽고자 하는 데이터의 어드레스를 상기 메모리 콘트롤러(104)에게 전달하여 주고, 상기 메모리 콘트롤러(104)는 필요로 하는 데이터를 추출하여 워드 단위로 데이터를 재구성하여 상기 데이터 전송 버퍼(106)에 기록하여 전송하도록 제어함으로써, 데이터 버스의 전송률이 높아진다.
이는, 하나의 반도체 다이 또는 패키지 안에서의 신호의 동작 속도는 서로 다른 패키지의 핀 사이에서 신호의 동작 속도보다 빠르게 제작하는 것이 가능하므로, 상기 메모리 블록(102)과 데이터 전송 버퍼(106) 사이의 데이터 전송 속도는 상기 데이터 버스(210)에 의한 데이터 전송 속도보다 몇 배 이상 빠르게 할 수 있기 때문이다. 따라서, 본 발명에 의하면 데이터 프로세서와 메모리 장치 사이에 고효율로 데이터를 전송하는 것이 가능하다.
도 5는 본 발명에 따른 메모리 장치의 데이터 전송 방법을 나타낸 플로우 차트이다.
먼저, 상기 데이터 프로세서(200)는 상기 메모리 장치로부터 필요로 하는 데이터를 읽어 들이기 위하여, 필요로 하는 데이터의 바이트 단위 어드레스 정보 및 블록 크기 정보를 상기 메모리 콘트롤러(104)에 전달한다(단계 300).
상기 메모리 콘트롤러(104)는 전송할 상기 바이트 단위 어드레스 정보와 블록 크기 정보를 이용하여 상기 메모리 블록(102)으로부터 필요로 하는 데이터를 포함하는 워드 단위의 데이터를 읽어 들인 후, 상기 바이트 단위 어드레스 정보를 이용하여 필요로 하는 데이터를 추출하고, 이를 상기 데이터 프로세서(200)와 상기 메모리 전송 버퍼(106)사이의 데이터 버스의 대역폭에 적합한 워드 단위로 재구성하여 상기 메모리 전송 버퍼(106)에 기록한다(단계 310).
다음, 상기 메모리 전송 버퍼(106)는 상기 워드 단위로 재구성된 데이터를 상기 데이터 프로세서(200)로 전송한다(단계 320).
정리하면, 본 발명에 따른 메모리 장치의 데이터 전송 방법은 소정 크기의 데이터 어드레스 정보를 수신하고, 상기 어드레스 정보가 전송하고자 하는 데이터 단위에 적합하지 않은 경우, 상기 메모리 장치 내부에서 전송에 알맞은 데이터 단위로 전송할 데이터를 재구성한 다음 전송함으로써 데이터 전송 효율을 높이는 것 이다.
이와 같이, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
전술한 바와 같은 본 발명인 메모리 장치 및 그 데이터 전송 방법에 의하면, 데이터 버스에 실리는 데이터의 모든 비트가 유효한 데이터로서 사용되기 때문에 종래의 메모리 장치를 사용하는 경우보다 데이터 버스의 효율을 높일 수 있다.
또한, 본 발명에 의하면 데이터 버스의 동작 클록을 종래보다 낮은 것을 사용하더라도 데이터 프로세서와 메모리 장치간의 효율적인 데이터 전송을 가능하게 함으로써, 고속의 데이터 버스의 제조에 따른 비용을 절감할 수 있다.
또한, 본 발명에 의하면 높은 클록의 데이터 버스를 사용하는 경우 종래의 메모리 장치보다 더 높은 데이터 전송률을 제공함으로써 대용량의 데이터 처리에 유용하다.

Claims (5)

  1. 데이터 프로세서와 연결된 메모리 장치에 있어서,
    소정의 데이터가 저장되는 메모리;
    상기 데이터 프로세서와 데이터 버스를 통해 연결되고, 상기 데이터 프로세서에 전송되는 데이터 또는 상기 데이터로부터 전송된 데이터가 저장되는 데이터 전송 버퍼; 및
    상기 데이터 프로세서로부터 필요로 하는 데이터의 바이트 단위 어드레스 정보를 전달받아, 상기 메모리로부터 상기 필요로 하는 데이터를 구비하는 워드 단위의 데이터를 읽어 들인 후 상기 바이트 단위 어드레스 정보를 이용하여 상기 워드 단위의 데이터 중에서 상기 필요로 하는 데이터만을 추출하여 재구성된 데이터를 상기 데이터 전송 버퍼에 기록하는 메모리 콘트롤러를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 메모리 콘트롤러는 상기 데이터 프로세서로부터 제공되는 데이터 블록 크기 정보를 이용하여 필요로 하는 데이터의 바이트 단위 어드레스 정보를 계산해내어 필요로 하는 데이터만을 추출하는 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 메모리, 메모리 콘트롤러 및 데이터 전송 버퍼는 하나의 다이(die) 또는 패키지로 구성되는 것을 특징으로 하는 메모리 장치.
  5. 데이터 프로세서와 연결된 메모리 장치의 데이터 전송 방법에 있어서,
    상기 데이터 프로세서로부터 필요로 하는 데이터의 바이트 단위 어드레스 정보를 수신하는 단계;
    상기 필요로 하는 데이터를 구비하는 워드 단위의 데이터를 추출하는 단계;
    상기 추출된 워드 단위의 데이터로부터, 상기 바이트 단위 어드레스 정보를 이용하여 상기 데이터 프로세서가 필요로 하는 데이터를 추출하여 재구성하는 단계; 및
    상기 재구성된 데이터를 상기 데이터 프로세서에 전송하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
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KR910016202A (ko) * 1989-02-27 1991-09-30 시기 모리야 디지탈 신호처리 장치
JPH08331393A (ja) * 1995-05-31 1996-12-13 Canon Inc 画像データ圧縮装置、その方法および出力システム
JPH1173363A (ja) 1997-08-29 1999-03-16 Matsushita Graphic Commun Syst Inc メモリー制御装置

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