KR100691106B1

KR100691106B1 - 유기박막트랜지스터의 제조방법

Info

Publication number: KR100691106B1
Application number: KR1020050134071A
Authority: KR
Inventors: 최기준
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-29
Filing date: 2005-12-29
Publication date: 2007-03-12

Abstract

본 발명은 유기박막트랜지스터 및 그의 제조방법에 관한 것으로, 유기 박막 트랜지스터는 반도체 기판 상에 산화막과 유기막을 순차로 형성하는 단계와, 상대적으로 낮은 전계가 걸리는 부분에 형성된 유기막의 일부를 제거하고 열산화하는 단계와, 상대적으로 높은 전계가 걸리는 부분에 형성된 유기막의 일부를 제거하고 금속막을 형성하는 단계와, 상기 금속막이 형성된 산화막 상에 유기막을 형성하는 단계로 형성되는 것을 특징으로 한다. 본 발명에 의하면, 식각에 의하지 아니하고 열산화에 의한 잠식(bird's beak) 구조를 채널로 사용함으로써 매우 양호한 채널 표면을 갖는다.

유기박막트랜지스터, 유기막, 버즈빅

Description

유기박막트랜지스터의 제조방법{METHOD FOR FORMING ORGANIC THIN FILM TRANSISTOR}

도 1은 종래 기술에 따른 유기박막트랜지스터의 제조방법을 설명하는 단면도.

도 2 내지 도 6은 본 발명의 구현예에 따른 유기박막트랜지스터의 제조방법을 설명하는 공정별 단면도.

< 도면의 주요부호에 대한 설명 >

100; 실리콘 기판

110, 110a; 산화막

120, 120a, 120b, 120c; 유기막

130a, 130b; 전극

본 발명은 트랜지스터 제조방법에 관한 것으로, 더 상세하게는 유기박막트랜지스터의 제조방법에 관한 것이다.

유기물이 반도체 성질을 가질 수 있다는 것이 밝혀지면서 여러가지 응용분야 에서 많은 연구가 진행되어 왔는데, 그 중의 하나가 유기 박막 트랜지스터(OTFT)이다. 최근에는 유기박막트랜지스터에서 소오스/드레인에 걸리는 전계에 차이를 두어 음의 전압을 가지는 전극에 강한 전기장을 걸리게 하여 전자를 주입하는 시도가 있었다. 이것은 대부분의 유기물 반도체 소자는 P형 특성을 보이나, N형 특성은 구현히 힘들어 전계 차이를 두어 강제적으로 전자를 주입하는 형태로 N형을 구현하고자 하고자 하는 시도들이다. 이러한 시도 중의 하나가 도 1에 도시되어 있다.

도 1은 종래 기술에 따른 유기박막트랜지스터의 제조방법을 나타내는 단면도이다. 도 1을 참조하면, P형 실리콘 기판(10) 위에 산화막(11)을 형성하고, 버퍼 옥사이드 에천트(BOE)로 식각하여 단차를 만든다. 그후 실리콘 기판(10)을 기울인 후 금 스퍼터링(Au sputtering) 처리를 하여 자기정렬(self-align)로 전극(13a,13b)을 형성한다. 그런 다음, 유기물(14)을 입힌다.

그런데, 종래 기술에 따른 유기박막트랜지스터의 제조방법에서는 산화막(11) 중 채널에 해당하는 부분(C)이 버퍼 옥사이드 에천트(BOE) 식각되어 그 표면 상태가 불량하며, 트랩 사이트(trap site)도 많이 형성되어 있다.

이미 언급한 바와 같이, 전계의 차이를 주기 위해서는 산화막(11)의 단차가 불가피한데, 건식 식각에 비해 상대적으로 표면 고르기(surface roughness)가 적다고 판단되는 습식 식각을 하여도 유기물 특성상 채널의 상태는 불량하다. 따라서, 채널의 계면특성이 우수한 개선된 제조방법에 대한 요구가 있는 것이다.

본 발명은 종래 기술에서의 요구 내지는 필요에 부응하기 위하여 안출된 것 으로, 본 발명의 목적은 채널 상태가 불량해지지 않는 개선된 유기박막트랜스터의 제조방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 유기박막트랜지스터의 제조방법은 채널 부분을 식각하지 아니하고 산화막에 단차를 주는 것을 특징으로 한다.

상기 특징을 구현할 수 있는 본 발명의 구현예에 따른 유기박막트랜지스터의 제조방법은, 반도체 기판 상에 산화막과 유기막을 순차로 형성하는 단계와, 상대적으로 낮은 전계가 걸리는 부분에 형성된 유기막의 일부를 제거하고 열산화하는 단계와, 상대적으로 높은 전계가 걸리는 부분에 형성된 유기막의 일부를 제거하고 금속막을 형성하는 단계와, 상기 금속막이 형성된 산화막 상에 유기막을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 구현예의 방법에 있어서, 상기 상대적으로 낮은 전계가 걸리는 부분에 형성된 유기막의 일부를 제거하고 열산화하는 단계는, 상기 산화막의 일부가 버즈빅 구조를 형성하는 단계를 포함한다.

본 구현예의 방법에 있어서, 상기 버즈빅 구조를 이루는 산화막의 경사진 부분은 채널 영역으로 정의된다.

본 구현예의 방법에 있어서, 상기 금속막이 형성된 산화막 상에 유기막을 형성하는 단계는, 상기 금속막이 형성된 산화막 상에 유기물을 증착하고 화학기계적 연마하여 상기 유기물을 평탄화하는 단계를 포함한다.

상기 특징을 구현할 수 있는 본 발명의 구현예에 따른 유기박막트랜지스터는 실리콘 기판, 상기 실리콘 기판 상에 형성된 상대적으로 얇은 부분과 두꺼운 부분과 단차진 부분을 가지는 산화막, 상기 상대적으로 얇은 부분과 두꺼운 부분 상에 각각 형성된 전극, 상기 전극이 형성된 산화막 상에 형성된 유기막을 포함하는 것을 특징으로 한다.

본 구현예의 유기박막트랜지스터에 있어서, 상기 산화막에서 단차진 부분은 채널 영역으로 정의된다.

본 발명에 의하면, 종래 채널의 계면 특성이 불량해지는 문제점을 해결하고 소자의 품질을 향상시켜 유기박막트랜지스터의 전기적 특성이 향상된다.

(구현예)

이하 도면을 참조하여 본 발명의 구현예에 대해 설명한다.

도 2 내지 도 6은 본 발명의 구현예에 따른 유기박막트랜지스터의 제조방법을 도시한 공정별 단면도이다.

도 2를 참조하면, 반도체, 예를 들어 실리콘 기판(100) 위에 열산화막(110;Thermal Oxide)을 대략 2,000Å 정도의 두께로 형성한다. 열산화막(110) 상에는 유기막(120)을 형성한다. 여기서 유기막은 가령 펜타센(Pentacene)으로 구성될 수 있고, 펜타센이 잘 입혀질 수 있도록 미리 옥타데실트리클로로실레인(Octadecyltrichlorosilane) 처리를 할 수 있다.

도 3을 참조하면, 상대적으로 낮은 전계(field)가 걸리는 부분(A)을 패터닝하여 유기막(120)의 일부를 제거한다. 그러면, 산화막(110)의 일부는 노출되고, 산 화막(110) 중 일부는 잔류 유기막(120a)에 의해 덮혀진다.

도 4를 참조하면, 열산화(Thermal Oxidation) 처리를 하여 산화막(110) 중에서 개방된 부분이 상대적으로 두께가 두껍고 잔류 유기막(120a)에 의해 덮여진 부분쪽으로 갈수록 그 두께가 점진적으로 얇아져 전체적으로는 마치 새부리(bird's beak)와 같은 형상의 산화막(110a)을 형성한다. 그 결과, 산화막(110a)과 산화막(110) 사이에는 경사진 부분인 단차(C)가 형성된다. 여기서, 열산화시 유기막(120a)이 상변태를 일으키지 않게 하거나 혹은 의도적으로 열산화시 유기막(120a)의 상변태를 유도할 수 있다.

여기서, 단차(C)는 후술하는 바와 같이 채널 영역으로 작용한다. 이와 같이, 채널(C)은 종래에서처럼 식각에 의해 형성되지 아니하고 열산화에 의한 버즈 빅 구조에 의해 형성된다. 또한, 채널(C)은 유기막(120a)과 산화막(110) 사이에서 산화막(110a)이 형성되면서 형성되므로 매우 양호한 표면 상태를 갖는다. 단차진 채널(C)에 의해 소오스/드레인에 걸리는 전계에 차이를 줄 수 있다. 전계차이에 의해 강제적으로 전자를 주입하여 N형 특성의 유기박막소자를 구현할 수 있는 것이다.

도 5를 참조하면, 상대적으로 높은 전계(field)가 걸리는 부분(B)을 패터닝하여 잔류 유기막(120a)의 일부를 제거한다. 그러면, 단차(C) 부분에만 유기막(120b)이 잔류한다. 이어서, 금 스퍼터링(Au sputtering)으로 금속막(130a,130b,130c)을 전계가 상대적으로 낮게 걸리는 부분(A)과 높게 걸리는 부분(B) 및 단차진 영역(C)에 각각 형성한다.

도 6을 참조하면, 단차진 영역(C)에 형성된 금속막(130c)을 제거하고 유기막 (120c)을 비교적 두껍게 증착하고 화학기계적으로 연마하여 평탄화한다. 이에 따라, 전계가 상대적으로 낮게 걸리는 부분(A)과 높게 걸리는 부분(B) 각각에 전극(130a,130b)이 형성되고, 그 사이에는 단차진 채널(C)이 형성된다. 여기서, 유기막(120c)의 기화온도가 중요할 것이다. 어느 정도의 점성 흐름은 하되, 막질 자체가 기화되지 않아야 할 것이다.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.

이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 종래 채널의 계면 특성이 불량해지는 문제점을 해결하고 소자의 품질을 향상시켜 유기박막트랜지스터의 전기적 특성이 향상되는 효과가 있고, 결과적으로 유기박막트랜지스터의 상용화를 촉진시킬 수 있는 효과가 있다.

Claims

반도체 기판 상에 산화막과 유기막을 순차로 형성하는 단계와;

상대적으로 낮은 전계가 걸리는 부분에 형성된 유기막의 일부를 제거하고 열산화하는 단계와;

상대적으로 높은 전계가 걸리는 부분에 형성된 유기막의 일부를 제거하고 금속막을 형성하는 단계와;

상기 금속막이 형성된 산화막 상에 유기막을 형성하는 단계;

를 포함하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제1항에서,

상기 상대적으로 낮은 전계가 걸리는 부분에 형성된 유기막의 일부를 제거하고 열산화하는 단계는, 상기 산화막의 일부가 버즈빅 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제2항에서,

상기 버즈빅 구조를 이루는 산화막의 경사진 부분은 채널 영역으로 정의되는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제1항에서,

상기 금속막이 형성된 산화막 상에 유기막을 형성하는 단계는, 상기 금속막이 형성된 산화막 상에 유기물을 증착하고 화학기계적 연마하여 상기 유기물을 평탄화하는 단계를 포함하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
실리콘 기판;

상기 실리콘 기판 상에 형성된 상대적으로 얇은 부분과 두꺼운 부분과 단차진 부분을 가지는 산화막;

상기 상대적으로 얇은 부분과 두꺼운 부분 상에 각각 형성된 전극;

상기 전극이 형성된 산화막 상에 형성된 유기막;

을 포함하는 것을 특징으로 하는 유기박막트랜지스터.
제5항에서,

상기 산화막에서 단차진 부분은 채널 영역으로 정의되는 것을 특징으로 하는 유기박막트랜지스터.