KR100689928B1 - 확산 스펙트럼 통신 시스템에서의 전력 제어 - Google Patents

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Abstract

확산 스펙트럼 통신 시스템내에서 전력 제어 방법은, 제어 회로에 결합되고 TPC 도출 제어에 의해 제어되는 멀티플렉싱된 레지스터를 제공하는 제1 단계(50)를 포함한다. 하나의 레지스터는 증가된 전력 제어 값을 포함하고, 다른 레지스터는 감소된 전력 제어 값을 포함한다. 다음 단계(52)는 송신 전력을 측정하는 단계를 포함한다. 다음 단계(54)는 측정된 송신 전력을 이용하여, 증가 및 감소된 전력 제어 값을 미리 계산하는 단계를 포함한다. 다음 단계는 미리 계산된 전력 제어 값을 레지스터내에 미리 저장된 값과 비교하고, 변경된 값만을 그 대응하는 레지스터에 기입하는 단계(56)를 포함한다. 다음 단계(58)는 TPC 정보를 수신하고, 그 다음에 TPC 정보로부터 요청된 전력 변화를 결정하고, 다음 슬롯에 대한 정보가 현재의 슬롯에 대한 정보와 동일하면, 관련된 미리 계산된 값을 선택될 다음 레지스터에 기입하는 단계를 포함한다. 최종 단계(60)는 다음 선택된 레지스터의 값을 제어 회로에 인가하는 단계를 포함한다.
소프트 핸드오프, 송신 전력 제어, 레지스터, 셀룰러 폰, 확산 스펙트럼 통신

Description

확산 스펙트럼 통신 시스템에서의 전력 제어{POWER CONTROL IN SPREAD SPECTRUM COMMUNICATIONS SYSTEMS}
본 발명은 일반적으로 무선 통신에 관한 것이다. 특히, 본 발명은 확산 스펙트럼 통신 시스템에서에서의 전력 제어에 관한 것이다.
확산 스펙트럼 통신 시스템내에서 송신되는 각각의 데이터 신호내에서 이용되는 상대 전력은 기지국 및 각각의 원격 유닛에 의해 송신되는 정보에 응답하여 제어를 요구한다. 이러한 제어를 제공하는 주된 이유는 동일 주파수상에서 송신될 수 있는 다수의 원격 유닛을 적응시켜서 모든 송신 신호가 동일한 근사(approximate) 전력을 갖게 되어 어떤 원격 유닛도 현저하게 불리하게 되지 않도록 하기 위한 것이다. 시스템내에서 송신되는 전력이 유닛들간에서 일정하지 않으면, 신호 품질은 더 적은 전력에서는 그 유닛들에게 받아들여지지 않게 될 수 있으며, 더 강한 송신 신호는 더 약한 신호와 간섭하게 될 것이다. 따라서, 출력 전력은, 간섭에 대한 가능성을 최소화하면서 양호한 신호 품질을 유지하기 위해 각각의 유닛에서 수신되는 신호 세기를 충분히 보장하도록 제어되어야 한다.
또한, 코드 분할 다중 접속(CDMA), 광대역 코드 분할 다중 접속(WCDMA), 및 CDMA2000 광 대역 채널이 모든 셀에서 재 이용될 수 있기 때문에, 동일한 호출의 다른 사용자에 의해 야기되는 자기-간섭(self-interference) 및 다른 셀 내의 사용자에 의해 야기되는 간섭은 시스템의 용량에 대한 제한적인 팩터를 나타낸다. 게다가, 인접 기지국으로부터 나타나는 간섭은 액티브 기지국으로부터 나타나는 간섭의 경우과 같이 액티브 기지국으로부터의 신호에 따라 페이드(fade)되지 않을 수 있다. 페이딩 및 다른 채널 손상으로 인해, 최대 용량은, 모든 사용자에 대한 신호-대-간섭 비(SIR)가 "허용가능(acceptable)" 채널 성능을 지원하는데 요구되는 대략 최소 포인트에 있게 될 때 얻어진다. 이러한 상황에서 원격 유닛은 적합한 성능을 얻기 위해 액티브 기지국으로부터 부가적인 신호 전력을 요구하게 될 수 있다.
통신 시스템은 기지국 및 원격 유닛의 송신 에너지를 제어하는 전력 제어 방법을 이용하는 것으로 알려져 있다. 확산 스펙트럼 시스템내의 전력 제어는 2개의 주된 기능을 제공한다. 첫째, 확산 스펙트럼 시스템내의 각각의 원격 유닛의 신호는 전형적으로 동일 주파수로 송신되기 때문에, 수신된 신호와 관련된 대부분의 잡음(즉, 정보-비트당 신호 에너지 대 잡음 전력 스펙트럼 밀도의 비로서 정의되는, 비트 에너지 대 잡음 밀도(Eb/No)에 반비례함)은 다른 원격 유닛의 송신에 영향을 미칠 수 있다. 잡음의 크기는 각각의 다른 원격 유닛의 송신의 수신된 신호 전력에 직접 관련이 있다. 따라서, 원격 유닛이 낮은 전력 레벨에서 송신하는 것이 이롭다. 둘째, 전송이 대략 동일한 전력 레벨로 기지국에서 수신되는 방식으로 모든 원격 유닛의 전력을 동적으로 조정하는 것이 바람직하다. 유사하게, 원격 유닛은 적합한 레벨을 유지하기 위해 기지국 송신기 전력을 수정하는 것이 요구될 수 있 다.
이동국 송신기의 동적 전력 제어는 2개의 엘리먼트를 포함하는데, 이는, 이동국에 의한 송신 전력의 개방 루프 추정(open loop estimation), 및 기지국에 의한 추정에서의 에러의 패쇄 루프 보정(closed loop correction)을 포함한다. 개방 루프 전력 제어에서, 각각의 이동국은 할당된 확산 스펙트럼 주파수 채널상에서 전체 수신 전력을 추정한다. 이러한 측정 및 기지국에 의해 제공되는 보정에 기초하여, 이동국의 송신 전력은 추정된 경로 손실에 정합하도록 조정되어 소정의 레벨로 기지국에 도달한다. 폐쇄 루프 보정은 이동국 및 기지국 양자를 포함한다. 개방 루프 추정에 따라 초기 레벨을 설정한 후에, 이동국은 그 폐쇄 루프 보정 프로세스를 개시하고, 여기서 기지국은 이동국에 전력을 증가 또는 감소시킬지를 알리기 위해 하나의 프레임의 모든 송신 슬롯에서 이동국에 전력 제어 비트를 전송하게 된다. 전력의 스텝 크기는, 이용되는 통신 시스템에 기초하여, 각 슬롯에서 1 에서 3 dB으로 변할 수 있게 된다. 동일한 방식으로, 이동 유닛은 전력 수정을 요구하기 위해 전력 제어 비트를 기지국으로 전송한다.
예컨대, WCDMA 기지국 및 이동국은 일정한 송신 전력이 그 각각의 사이에서 이용되도록 하기 위해 업링크 및 다운링크 전용 물리적 제어 채널(UL DPCCH 및 DL DPCCH)상에 송신 전력 제어(TPC) 비트를 제공한다. 이러한 시스템은, 여기서 참조로 결부된, 제3 세대 파트너쉽 프로젝트; 기술 명세(Technical Specification) 그룹 무선 액세스 네트워크; 물리적 층 프로시져(FDD)(Release 4), 3GPP TS25.214 v4.3.0(2001-12)에 개시되어 있다. 유감스럽게도, 이동 유닛이 기지국으로부터 TPC 정보를 수신하고, 전력 레벨을 측정하고, 전력 변화를 계산하고, 업링크를 준비하기 위한 시간은 슬롯당 133 마이크로초로 제한된다. 또한, 이동국은 이와 동일한 시간동안 전력 증폭기 이득 보정, 전력 증폭기 바이어스 보정등을 계산하는 것이 요구되어, 이러한 단 시간동안 충족될 수 없는 프로세싱 요구에서 피크(peak)가 되는 결과가 된다. 이러한 시간은 멀티-경로 지연, 변환 지연, 전파 지연, 수신 및 송신 라인업(lineup) 지연, 시리얼 전송 지연 및 DSP 인터럽트, 태스크 스위치 및 데이터 전송 지연에 의해 더 단축될 수 있다. 실제로, 이러한 아이템은 전력 제어 프로세싱을 위해 남겨진 시간을 50 마이크로초 이하로 줄일 수 있다. 유사하게, 기지국은 이동국이 TPC 정보를 송신할 때와 기지국이 다운링크할 때간의 프로세싱 피크를 가질 수 있다.
따라서, 피크 프로세싱을 감소시키기 위해 이러한 시간 주기동안 계산 복잡도를 감소시키는 방법이 필요하게 된다. 또한, 모든 다른 필요한 보정에 대한 시간을 제공하는 것도 이로울 수 있다. 전술한 개선이 최소의 소프트웨어를 필요로하는 단순한 하드웨어 구현에서 제공되는 것도 상당히 바람직하다.
도 1은 WCDMA 시스템에서 업링크 및 다운링크 DPCCH내에서 정보의 전송을 도시하는 타이밍도.
도 2는 본 발명에 따른 하드웨어 레지스터를 도시하는 블록도.
도 3은 본 발명에 따른 전력 제어의 제1 실시예를 도시하는 플로우챠트.
도 4는 도 3에 따른 전력 제어의 타이밍도.
도 5는 본 발명에 따른 전력 제어의 양호한 실시예를 도시하는 플로우챠트.
도 6은 도 5에 따른 전력 제어의 타이밍도.
본 발명은 업 및 다운 전력 제어 변경에 대한 독립적인 타이밍 제어 및 평균 전력 제어 프로세싱 복잡도를 가능한 50% 또는 그 이상 감소시키는 것을 제공한다. 이것은, TPC 신호의 수신과 결과적인 송신기 전력 제어 변화의 실현간의 시간 임계(critical) 영역동안, 피크 프로세싱 계산을 요구되기 전에 수행함으로써 달성된다. 개선점은 기존의 전력 제어 시그널링(signaling)을 이용하여, 프로세싱 계산을 기억하는 멀티플렉싱된 듀얼 레지스터의 간단한 하드웨어 구현의 부가에 따라 제공된다.
본 발명은 다수의 자동 출력 제어(AOC) 디지털-대-아날로그 전압 컨버터(DACs)를 통해 출력 전력 레벨 변화를 증가 및 감소하는 미리-계산(pre-calculation) 및 미리-로딩(pre-loading)를 허용한다. DAC의 적어도 하나는 송신 전력을 제어한다. 다른 DAC는 전력 증폭기 이득, 전력 증폭기 바이어스 등을 제어할 수 있다. 즉, 임계 시간 윈도우에서 적합한 것보다 더 많은 계산이 요구되면, 업 및 다운 값 모두는 미리 계산되어 전력 제어 커맨드 및 단일 제어 라인의 대응하는 스테이트의 값만이 임계 시간 윈도우내에서 결정될 필요가 있게 된다. 대안적으로, 동일한 하드웨어는, 이러한 계산이 그 시간내에 완료되기에 충분할 정도로 간단하다면, 임계 시간 주기내에서 DAC에 대한 전력 제어 갱신에 필요한 전체 계산량을 감소시키는데 이용될 수 있다. 본 발명은 TPC 커맨드의 수신과 송신기 출력 전력 제어 변화의 실현간의 임계 타이밍 영역내에서 피크 프로세싱 요구를 감소시킨다. 이러한 임계 영역 타이밍과 전력 제어 계산간의 디커플링(decoupling)은, 결과적으로 더 정확하고, 유연하며, 전력 효율이 높도록 구현되는 더 진보된 전력 제어 스킴을 제공한다. 단일의 AOC 업/다운 제어 라인은 2개의 값 중 어느것이 DAC의 각각에 인가되어야할지를 선택하는데 이용된다. 이러한 개념은 제어 라인에 대한 레지스터 세팅, 제어 회로, 플립-플롭 또는 다른 기능을 제어하는데까지 확장될 수 있다.
예컨대, 3GPP WCDMA 시스템에서, 다운링크 물리적 채널 슬롯 포맷과 업링크 물리적 채널 슬롯 포맷간의 관계는 도 1에 도시된다. 모든 측정은 특정 유닛의 안테나에 나타난다. 상부 바(bar) 그래프(12)는 기지국(UTRAN)에서 송신되는 전용 물리적 제어 채널에서 단순화된 다운링크 신호를 도시한다. 2560 칩의 각각의 슬롯에서, 송신은 TPC 정보(파일롯 신호, 데이터 신호, 및 전송 포맷 조합 정보와 함께함, 그 특성은 본 논의에서는 무시될 수 있음)와 함께 송신된다. 가변 전파 지연이 주어지면, 셀내의 이동 유닛(UE)의 상대적 위치에 기초하여, 다음 바 그래프(14)는 이동 유닛에서 수신된 동일한 다운링크 정보를 도시한다. 제3 바 그래프(16)에서, 이동 유닛은 파일롯 신호의 수신을 이용하여 기지국으로부터 다운링크 신호의 전력(신호 대 정보 비 또는 SIR)을 검출한다. 검출된 전력은 기지국으로부터의 TPC 구성과 함께 이용되어, 다음 업링크(22)전에 이동 유닛에 대한 적절한 송신 전력이 계산된다. 본 기술 분야에 알려진 바와 같이, 일정한 SIR 타겟에서 이동 유닛과 기지국 간에 송신 전력을 유지하는 것이 바람직하다. 이동 유닛은 또한 TPC 정보를 계산하여 기지국에 전력을 증가 또는 감소하도록 요청한다. 현재에는, 이러한 모든 계산(전력 증폭기 이득, 전력 증폭기 바이어스 등)은, 다운링크 로부터의 TPC 정보의 수신과 업링크(22)간의 임계 시간(20)내에서 수행되는 것이 요구된다. 도시된 바와 같이, 업링크(22)는 만나게 될 최대 셀 반경을 책임지기 위해 다운링크로부터의 1024개의 칩들에 의해 지연된다. 이것은 133 마이크로초(512칩)라는 이론적 임계 시간 제한이 나타나는 결과를 가져오고, 이것은 멀티-경로 지연, 변환 지연, 전파 지연, 수신 및 송신 라인업 지연, 시리얼 전송 지연 및 DSP 인터럽트, 태스크 스위칭 및 데이터 전송 지연에 의해 50마이크로초 이하로 더 단축될 수 있다. 하부 바 그래프(18)에서, 기지국과 이동 유닛간의 전파 지연에 의해 다시 지연되어, 기지국은 이동 유닛으로부터 측정된 SIR과 함께 이동 유닛으로부터 TPC 정보를 수신하고, 다음 다운링크에 대한 적절한 전력 레벨을 다시 계산한다. 전력 제어에 대한 이러한 사이클은, 이전에 기술된 개방 루프 또는 폐쇄 루프 전력 제어를 이용하여 모든 슬롯에 대해 이러한 방식으로 반복된다.
기지국은 전력 변화에 대한 TPC 요청을 무시할 수 있기 때문에 전력 제어에서 더 많은 공차(leeway)를 갖는다. SIR 측정 주기는 기지국 또는 이동 유닛 어느 것에도 특정되지 않는다. 또한, 업링크 TPC 커맨드 수신으로부터 전력 변화 타이밍까지의 지연은 기지국에 대해서는 특정되지 않는다. 게다가, TPC 정보는 통신동안 소프트 핸드오프가 있는 조건에 따라 하나 또는 3개의 슬롯을 통해 송신될 수 있다. 예컨대, 소프트 핸드오프동안, 하나의 세트 이상의 TPC 정보가 제공되면, 제어 신호상에서의 결정은 보우팅(voting) 또는 포스트(post) 프로세싱을 수행하여 이루어져서, 전력의 증가 또는 감소가 요구되는지 여부가 판정된다. 이 모든 경우에, 확산 스펙트럼 통신 시스템은, 업링크 및 다운링크 타이밍과 관련하여, 수신 슬롯, 송신 슬롯등과 같은 고정 물리 층 이벤트를 정의한다. 이동 유닛 및 기지국은, 이러한 동작에 적당하게 영향을 주는 프로그램된 층(1) 타이머를 갖는다.
임계 시간 주기(20)는 다운링크 TPC 데이터의 수신의 종료와 업링크 슬롯의 개시간에, 더 연장될 수 없는 시간에 의해 정의된다. 이러한 시간내에서, 업 또는 다운 방향에서 제어 변화를 시그널링하는 TPC 값이 프로세싱되어 적절한 제어를 실현하기 위해 검출된 전력과 함께 이용되어, 실제 출력 전력은 업링크 슬롯 경계(22)에서 명목상으로 안테나에서 변화한다. TPC 커맨드는, 전력 제어 변화가 전력 제어 변화의 크기와는 독립적으로 수행되는 방향을 표시한다. 전력 제어 스텝 크기는 프라이오리(priori)로 알려지거나, 더 높은 층의 메시징을 통해 시그널링된다. 본 발명은, TPC 정보를 수신하기 전에, 파일롯 신호로부터 측정된 SIR을 이용하여, 업 및 다운 전력 스텝 계산을 미리 하기 위해 전술한 독립성을 이용하게 된다. 업 전력 스텝 및 다운 전력 스텝에 대한 이러한 2개의 계산은 별개의 레지스터에 기억된다. 다음에, 업 또는 다운 보정에 대한 TPC 정보가 주어지면, 관련된 레지스터는 더 이상의 계산없이 선택될 수 있다. 다행스럽게도, 전력 제어의 변화 레이트는 제한적이다. 따라서, 특정된 전력 제어 스텝 크기는 1500Hz의 TPC 시그널링 레이트에 비례하는 상수로 고려될 수 있다. 실제 스텝 크기는 실제 전력 검출기 리딩(reading)(SIR)의 함수로서 정확하게 미리 계산될 수 있다.
도 2는 전술한 하드웨어 레지스터의 블록도이다. 2개 이상의 레지스터가 이용될 수 있다. 레지스터는 셀룰러 전화 또는 대응하는 기지국과 같은 통신 디바이스내에 포함된다. A 및 B 레지스터(21, 23)는 전력 증폭기(27)에 대한 증가된 송신 전력 및 감소된 송신 전력에 대한 값에 따라 미리 로딩된다. 이것은 통신 디바이스내의 기존의 프로세서(25)에 의해 수행된다. 각각의 레지스터가 업 또는 다운 값 중 하나를 포함할 수 있다는 것을 주목하자. 레지스터(21, 23)는 멀티플렉서(24)를 통해 멀티플렉싱되며, 이 멀티플렉서는 AOC 제어 업/다운 라인에 기초하여 하나 또는 다른 레지스터를 선택하고, 이것은 프로세서(25)에 의해 공급되는 간단한 1-비트 제어이다. 가장 간단한 형태에서, 송신된 TPC 정보는 송신 전력을 감소시키도록 명령하는 단일 비트 "0"이거나, 송신 전력을 증가시키도록 명령하는 "1"이다. 2개 이상의 레지스터가 이용되면, 더 많은 선택 비트가 필요하게 된다. 이러한 비트는 AOC 업/다운 제어 라인으로서 바로 이용될 수 있다. 적절한 증가된 송신 전력 또는 감소된 송신 전력값은 다음에 DAC, 플립-플롭등과 같은 제어 회로(26)에 인가되거나 전력 증폭기와 결합하는 간단한 제어 라인에 인가된다. 유사하게, AOC 제어 라인은, 전력 증폭기 이득 보정 전력 증폭기 바이어스 보정등을 위한 관련된 제어 회로에 증가 또는 감소 신호를 인가하기 위해 다른 레지스터 세트를 멀티플렉싱하는데 이용될 수 있다. 전술한 레지스터를 이용하는 것은 미리 계산에만 제한되는 것은 아니며, 할당된 임계 시간 주기(도 1에서 20)동안 수행될 수 있는 간단한 계산을 저장하는데 이용될 수 있다는 것을 알아야한다. 전술한 동작은 통신 디바이스의 프로세서내의 오퍼레이팅 시스템에 의해 제어된다.
본 발명은 도 3에 도시된 바와 같은 확산 스펙트럼 통신 시스템내에서의 전력 제어를 위한 방법의 제1 실시예를 제공한다. 이 방법의 이전 단계(30)는 제어 회로에 결합된 복수의 멀티플렉싱된 레지스터를 제공하는 것이다. 양호하게는, 듀얼 레지스터가 존재하고, 제어 회로가 자동 출력 제어 디지털 대 아날로그 컨버터(AOC DAC)이다. 멀티플렉싱된 레지스터는 제어 라인상에서 AOC 제어 신호에 의해 제어된다. 증가된 전력 제어 레벨 및 감소된 전력 제어 레벨 또는 다른 세팅이 될 수 있는 전력 제어 값을 포함한다. 양호하게는, 제어 회로는 자동 출력 제어(AOC) DAC이고, 제어 신호는 AOC 제어 라인이다. 다음 단계는 통신 디바이스의 프로세서에 의해 제어된다.
본 방법의 다음 단계(32)는 업링크 송신 슬롯 이후에 수신된 신호의 송신 전력을 측정하는 단계를 포함한다. 양호하게는, 이것은 파일롯 신호동안 모든 슬롯마다 송신 전력 검출기 ADC를 판독하는 시퀀스 관리기에 의해 수행된다. 동작중에, 전력 검출기는 시리얼 주변 인터페이스(SPI)와 함께 주 프로세서에 결합된다. 시퀀스 관리기는 파일롯 신호의 송신동안 모든 슬롯에서 SPI가 래치된 전력 검출기 ADC값을 판독하도록 트리거하기 위해 층 1 타이머를 이용한다.
다음 단계(34)는 통신 시스템으로부터 TPC 정보를 수신하는 단계를 포함한다. TPC 심볼(소프트 핸드오버에서 복수의 기지국으로부터)을 수신하자마자, "업" 또는 "다운"과 같은 TPC 커맨드의 방향은 36으로 결정되어 TPC 커맨드 스테이트를 반영하기 위해 대응하는 AOC I/O 제어 라인을 프로그램하게 된다. 복수의 TPC 심볼이 소프트 핸드오버로부터 나타나면, 제어 신호상에서의 결정은 보우팅, 또는 포 스트 프로세싱에 의해 수행되어 최종의 업 또는 다운 스테이트를 결정한다.
다음 단계(38)는 새로운 TPC 정보를 최종 TPC 정보와 비교하는 단계를 포함한다. 다음 슬롯에 대한 TPC 정보가 최종 슬롯에 대한 TPC 정보(즉, 불변함)와 동일하면, 새로운 전력 계산이 수행되어야 한다. 이 경우에, 다음 하부 단계(38)는 새로운 전력 제어 값을 계산하는 것이고, 그 다음 단계(40)는 새로운 값을 SPI를 통해 다음 선택된 레지스터에 기입하는 것이다. 양호하게는, A 및 B 레지스터는 교대하는 제어 라인에 의해 제어될 때, 모든 슬롯에서 교대로 호출되어, 새로운 값이 다음 선택된 레지스터에 기입된다. 이 실시예에서, A 및 B 레지스터들은 높거나 더 낮은 값 중 하나를 포함할 수 있고, 하나의 값 또는 다른 값에만 제공되는 것은 아님을 알아야한다. 계산 하부 단계(40)는 송신 전력 검출기 값, 현재의 전력 제어 스텝 크기, TPC 정보 및 전력 증폭기 이득, 전력 증폭기 바이어스등에 기초한 다른 파라미터등을 전력 제어 계산 알고리즘의 입력으로서 이용한다. 양호하게는, 이 단계는 전력 제어에 대한 적절한 증가 또는 감소된 전력 값 및 최종 슬롯의 계산으로부터 변화될 필요가 있는 임의의 다른 증분적 DAC(예컨대, 전력 증폭기 이득, 전력 증폭기 바이어스등)를 계산하는 단계를 포함한다.
다음 파일롯 신호가 송신되기 바로 직전에(송신기 램프 업 또는 슬롯의 액티브 에지에서), 시퀀스 관리기는, 다음 선택된 레지스터를 제어 회로(DAC)에 제공하고, AOC DAC를 제어 라인 선택 레지스터 값과 래칭하여 송신 전력을 제어하는 다음 단계(40)를 수행한다. 양호하게는, 이것은 전력 안정화를 위해 이러한 액티브 에지에 비례하는 미리 프로그램된 지연 시간에 수행된다. 이러한 단계들은 각각의 슬롯에서 반복된다.
도 4는 도 3의 방법에 따라, 레지스터 갱신 및 AOC 업/다운 제어 스테이트를 표시하는 것을 도시하는 일련의 전력 제어 단계의 일례를 도시한다. 하부 그래프는 각각의 667 마이크로초(microsecond) 슬롯를 나타낸다. 다음 그래프 업은, 전력을 업 또는 다운으로 구동하는데 이용되는 송신된 TBC 정보 비트의 시뮬레이션을 도시한다. 상부로부터의 제2 그래프는, 모든 슬롯에서 교대로 A 및 B 레지스터를 호출하는 교대 AOC 제어 라인을 도시한다. 개시 부분에서, 신호 레벨은 비교적 안정적이다. 따라서, TBC 제어 비트는 전력 레벨의 증가(1)와 감소(0)의 커맨드간에서 동요한다. 이러한 기간 후에, TBC 비트는 3개의 슬롯(7-9)에 대한 전력 감소를 명령하고, 다음에 4개의 슬롯(10-13)에 대한 전력 증가를 명령하고, 다음에, 2개의 슬롯(14-15)에 대해 전력 감소를 명령한다. 이것은 TBC 커맨드의 전형적인 스트링으로 고려된다.
상부 그래프는 전력 레벨을 도시하고, 화살표는 A 및 B 레지스터가 전력 레벨의 갱신된 계산에 따라 재로딩되는 곳을 나타낸다. 이것은 TPC 정보의 수신과 다음 업링크 간의 임계 시간동안 발생한다. "A" 및 "B"화살표 표시는 그 레지스터에 대한 갱신을 나타낸다. 이 실시예에서, A 또는 B 레지스터 중 하나는 더 높거나 더 낮은 계산된 전력 레벨을 유지할 수 있다. 개시 부분에서, TBC 비트는 0이고, 이것은 다음 업링크 전에 더 낮은 전력 레벨을 명령하고, 이러한 더 낮은 전력 레벨을 계산해서 A 레지스터에 저장하는 것을 필요로 한다. 다음 슬롯에서, TBC 비트는 1이고, 이것은 다음 업링크 전에 더 높은 전력 레벨을 명령하고, 이러한 더 높은 전력 레벨을 계산해서 B 레지스터에 저장하는 것을 필요로 한다. 다음 5개의 슬롯(3-7)에 대해서, 신호는 의사 스테디 스테이트(pseudo steady-state)에 있고, 여기서 전력 제어 커맨드는 업 및 다운간에서 오실레이팅하고, 2개의 레지스터는 대응하는 의사 스테디 스테이트 DAC 값을 유지하고, 업/다운 제어 라인은 더 이상의 계산을 요하지 않으며 간단하게 각각의 슬롯에서 상태를 교체시킨다. 슬롯(8)에서, TBC 비트는 0이고, 슬롯(7)에서도 동일하며, 슬롯(7)에서 더 낮게 한 이후에 전력을 또 다시 더 낮게 하는 것을 요구한다. 이것은 전력에 대한 재 계산 및 그 값을 다음 선택된 레지스터(이 경우는 B)에 기입하는 것을 요한다. 슬롯(9)도 또한 전력을 낮출 것을 요하고, 전력에 대한 재 계산이 수행되어 그 값이 다음 선택된 레지스터(이 경우는 A)에 기입된다. 슬롯(10)에서, 전력을 반전(reverse)되고, 정확한 값은 슬롯(8)로부터 이미 레지스터 B에 존재하게 되어, 더 이상의 계산이 필요없다. (이와 동일한 추론이 슬롯(13 및 14)의 경우에는 반대로 적용된다) 슬롯(11-13)에서, 전력은 지속적으로 램프 업(ramped up)되고, 이것은 그 각각의 슬롯에서 교대하는 레지스터내에서 새로운 계산을 필요로한다. 알 수 있는 바와 같이, 최초의 슬롯이후에, 전력에 대한 지속적인 램프 업 또는 램프 다운이 있는 곳에는, 종래 기술과 같이 모든 단계에서 재 계산이 수행되어야 한다. 그러나, 매우 자주 발생하는, 신호 레벨이 비교적 일정(특정된 전력 제어 스텝 크기)한 슬롯에서는, 본 발명은 임계 기간동안 계속적인 재 계산을 할 필요가 없게 한다. 이러한 개선점은 대략 50%이상 계산량을 감소시키고, 프로세서상에서의 피크 프로세싱 로드도 감소시킨다는 것을 알 수 있다.
A/B 레지스터 선택 라인이 A 또는 B 세팅에 잔류하게 되어 출력 전력이 일정하게 유지(송신 전력에서 큰 변화가 없고, 하나의 스텝 크기보다 작음)되도록 하는 다른 시나리오도 가능하다. 이 경우에, 제어 라인은 모든 슬롯을 엄밀하게 교대시키지는 않는다. 이것은, 출력 전력이 모든 3 또는 5 슬롯만을 변화시키도록 요구되는 경우에 교대 전력 제어 모드(TS 25.214에서 전력 제어 모드 2라 명칭됨)에서 발생할 수 있다.
본 발명은 도 5에 도시된 바와 같이, 확산 스펙트럼 통신 시스템에서 전력 제어를 위한 방법의 양호한 실시예를 제공한다. 본 방법의 이전 단계(50)는 제어 회로에 결합된 복수의 멀티플렉싱된 레지스터를 제공한다. 양호하게는, 듀얼 레지스터가 존재하고, 제어 회로는 자동 출력 제어 디지털 대 아날로그 컨버터(AOC DAC)이다. 멀티플렉싱된 듀얼 레지스터는 송신 전력 제어(TPC) 정보로부터 도출된 AOC 제어 신호에 의해 제어되고, 하나의 레지스터는 증가된 전력 제어 값을 포함하고, 다른 레지스터는 감소된 전력 제어 값을 포함한다. 양호하게는, 제어 회로는 자동 출력 제어(AOC) DAC이고, 제어 신호는 AOC 제어 라인이다. 다음 단계는 통신 디바이스의 프로세서에 의해 제어된다.
본 방법의 다음 단계(52)는 통신 시스템의 업링크 송신 슬롯 이후에 수신된 신호의 송신 전력을 측정하는 단계를 포함한다. 양호하게는, 이것은, 업링크 송신 슬롯 이후에 고정된 시간에서 모든 슬롯에서 송신 전력 검출기 ADC를 판독하는 시퀀스 관리기에 의해 수행된다. 업링크 슬롯으로부터 전력 검출기의 판독까지의 고정된 시간에 의해 제공되는 지연은 전력 검출기 로우 패스 필터링 시 상수를 고려 하여 콜리브레이팅(calibrate)된다. 즉, 고정 시간은 안정화(settle)를 위한 전력 판독을 허용한다. 동작중에, 전력 검출기는 시리얼 주변 인터페이스(SPI)와 함께 주 프로세서에 결합된다. 층(1)은 ADC 판독이 래치된 바로 후에 모든 슬롯에서 래치된 전력 검출기 ADC값의 SPI 판독을 위한 타이머를 소프트웨어가 트리거하도록 제어한다.
다음 단계(54)는 송신 전력 검출기 값, 현재의 전력 제어 스텝 크기 및 전력 증폭기 이득, 전력 증폭기 바이어스등에 기초한 다른 파라미터등을 전력 제어 계산 알고리즘의 입력으로서 이용하여 증가 및 감소된 전력 제어 값을 미리 계산하는 단계를 포함한다. 양호하게는, 이 단계는 전력 제어에 대한 적절한 증가 또는 감소된 전력 값 및 최종 슬롯의 계산으로부터 변화될 필요가 있는 임의의 다른 DAC(예컨대, 전력 증폭기 이득, 전력 증폭기 바이어스등)를 계산하는 단계를 포함한다.
다음 단계(56)는 그 대응하는 레지스터에 증가 및 감소된 전력 제어 값을 기입하는 것을 포함한다. 양호하게는, 이 단계 이전에, 계산 단계로부터의 증가 및 감소된 전력 제어 값을 듀얼 레지스터에 이전에 기억된 값과 비교하는 부가적인 단계가 수행된다. 이것은 동등한 값이 이전 계산으로부터 2개의 업/다운 레지스터중 하나에 이미 존재하는지 여부를 고려하게 된다. 그런 경우에는, 프로세서 시간을 절감하기 위해, 새로운 계산 값이 동일한 값으로 재 저장될 필요가 없다. 비교 단계가 이용되면, 다음에 기입 단계(56)는, SPI를 통해 그 대응하는 레지스터 AOC DAC 레지스터로 변경된 전력 제어 값만 기입하는 단계를 포함한다. 이 실시예에서, 각각의 레지스터는 이미 유지된 증가 또는 감소된 전력 제어 값에만 전용된다. 예컨대, 레지스터 A는 언제나 감소된 전력 제어 값을 보유할 수 있고, 레지스터 B는 언제나 증가된 전력 제어 값을 보유할 수 있다.
다음 단계(58)는 통신 시스템으로부터 TPC 정보를 수신하는 단계를 포함한다. 복수의 TPC 심볼이 소프트 핸드오버로부터 나타나면, 제어 신호상의 결정은 보우팅, 또는 포스트 프로세싱을 수행하여 이루어져서 최종 업 또는 다운 커맨드 스테이트를 결정한다.
다음 파일롯 신호가 송신되기 바로 직전에(송신기 램프 업 또는 슬롯의 액티브 에지에서), 시퀀스 관리기는, 다음 선택된 레지스터를 제공하고, AOC DAC를 AOC 제어 라인과 래칭하여 송신 전력을 제어하는 다음 단계(60)를 수행한다. 양호하게는, 이것은 전력 안정화를 위해 이러한 액티브 에지에 비례하는 미리 프로그램된 지연 시간에 수행된다. 이러한 단계들은 각각의 슬롯에서 반복된다.
도 6은 도 5의 방법에 따라, 제어 레지스터 갱신 및 AOC 업/다운 스테이트를 표시하는 것을 도시하는 일련의 전력 제어 단계의 일례를 도시한다. 하부 그래프는 각각의 667 마이크로초(microsecond) 슬롯를 나타낸다. 다음 그래프 업은, 제어 라인에 의해 전력 레벨에 대한 명령을 하는데 이용되는 송신된 TBC 정보 비트의 시뮬레이션을 도시한다. 개시 부분에서, 신호 레벨은 비교적 안정적이다. 따라서, TBC 제어 비트는 전력 레벨의 증가(1)와 감소(0)의 커맨드간에서 동요한다. 이러한 기간 후에, TBC 비트는 3개의 슬롯(7-9)에 대한 전력 감소를 명령하고, 다음에 4개의 슬롯(10-13)에 대한 전력 증가를 명령하고, 다음에, 2개의 슬롯(14-15)에 대해 전력 감소를 명령한다. 이것은 TBC 커맨드의 전형적인 스트링(string)으로 고려된다.
상부 그래프는 전력 레벨을 도시하고, 화살표는 A 및 B 레지스터가 전력 레벨의 갱신된 미리-계산에 따라 재로딩되는 곳을 나타낸다. 양호하게는, 이 레지스터 모두는 필요하면 미리 로딩되고, 이러한 화살표 표시기는, TPC 정보가 수신될 때와 업링크가 수행될 때간의 임계 시간 이전에 로딩된다는 점에서 이전의 실시예와는 다르다. 본 실시예에서는, 레지스터는 더 높거나 더 낮은 계산된 전력 레벨 중 하나를 보유하도록 전용된다. 예컨대, 레지스터 A는 더 낮은 전력을 보유하고, 레지스터 B는 더 높은 전력을 보유한다. 개시 부분에서, TBC 비트는 0이고, 이것은 다음 업링크 전에 더 낮은 전력 레벨을 명령하고, 이러한 더 낮은 전력 레벨을 미리 계산해서 A 레지스터에 저장하는 것을 필요로 한다. 다음 슬롯에서, TBC 비트는 1이고, 이것은 다음 업링크 전에 더 높은 전력 레벨을 명령하고, 이러한 더 높은 전력 레벨을 미리 계산해서 B 레지스터에 저장하는 것을 필요로 한다. 다음 5개의 슬롯(3-7)에 대해서, 신호는 의사 스테디 스테이트에 있고, 여기서 전력 제어 커맨드는 업 및 다운간에서 오실레이팅하고, 복수의 레지스터는 대응하는 의사 스테디 스테이트 DAC 값을 유지하고, 업/다운 제어 라인은 더 이상의 계산 또는 저장을 요하지 않으며 간단하게 각각의 슬롯에서 상태를 교체(alternate)시킨다. 슬롯(8 및 9)에서, TBC 비트는 0이고, 이전의 슬롯(7 및 8)에서는 이미 더 낮춘후에 다른 더 낮은 전력을 요구한다. 슬롯(10)에서, TPC는 선택된 레지스터 B에 이미 저장된 적절한 더 높은 전력 레벨로 반전된다. 그 후에 전력은 지속적으로 램프 업되고, 이것은 레지스터 A가 미리 계산(슬롯 11-13)되었음에도 불구하고, 레지스 터B에 대한 미리-계산을 필요로 한다. 그러나, 슬롯(14)은 TPC를 다시 반전시키고, 이것은 레지스터내에서 미리 로딩을 필요로 하지 않는다. 알 수 있는 바와 같이, 매우 자주 발생하는 신호 레벨이 비교적 일정(1 dB이내)한 슬롯내에서는, 본 발명은 계속적인 계산을 할 필요가 없게 한다. 비 스테디-스테이트의 경우에, 주어진 커맨드는 송신 전력을 50% 정도로 증가 또는 감소하는 것을 표시하여, 시간 n + 1에서의 값이 아직 2개의 레지스터 중 하나에 포함된 시간 n-1에서 이용되는 값과 동일하게 된다. 따라서 이러한 개선점은 계산량을 50% 정도 감소시킬 수 있다는 것을 알 수 있다. 또한, 본 실시예에서, 이러한 계산은 피크 프로세싱 문제를 회피하기 위해 비 임계 시간에서 수행된다.
이러한 실시예를 통해, 레지스터를 갱신하는 레이트는, 느리게 변하는 기부자(contributor)를 무시하고, 1500Hz 내지 750 Hz의 계산 갱신 레이트를 감소시키며, 약 50%이하 또는 한층 더한 레이트로 모든 슬롯에서 전력의 재 계산을 하는 종래 기술의 경우보다는 감소된다는 것을 알 수 있다.
전술한 실시예는 설명되었지만, 당업자는 본 발명이 위에 기술된 실시예 이상의 어플리케이션을 갖는다는 것을 알 수 있다. 따라서, 이러한 대체례, 수정례 및 변형례를 포함하는 본 발명의 범주는 부가된 특허청구범위에 의해서만 한정되도록 의도된다.

Claims (10)

  1. 확산 스펙트럼 통신 시스템에서의 전력 제어 방법에 있어서,
    제어 회로에 결합된 2개 이상의 멀티플렉싱된 레지스터를 제공하는 단계 - 상기 멀티플렉싱된 레지스터는 송신 전력 제어(TPC) 정보로부터 도출된 제어 신호에 의해 제어되고, 하나의 레지스터는 증가된 전력 제어 값을 포함하고, 다른 레지스터는 감소된 전력 제어 값을 포함함 -;
    업링크(uplink) 송신 슬롯 뒤의 송신 전력을 측정하는 단계;
    상기 TPC 정보를 수신하기 전에, 상기 측정된 송신 전력을 이용하여 증가된 전력 제어 값 및 감소된 전력 제어 값을 미리 계산하는 단계;
    상기 증가된 전력 제어 값 및 감소된 전력 제어 값을 그 대응하는 레지스터에 기입하는 단계;
    상기 TPC 정보를 수신하는 단계; 및
    상기 적당한 레지스터의 값을 상기 제어 회로에 결합하기 위해, 상기 TPC 정보에 대응하는 상기 제어 신호를 상기 레지스터의 멀티플렉서에 인가하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 측정 단계는, 송신 전력 검출기 필터링을 위한 시상수(time constant)를 설명하기(account for) 위해 업링크 송신 슬롯뒤의 고정(fixed) 지연 시간에서 모든 슬롯에서 발생하는 방법.
  3. 제1항에 있어서,
    상기 수신 단계는, 예컨대 소프트 핸드오프동안, 복수의 TPC 신호가 존재하는 곳에서 제어 신호를 결정하는 단계를 포함하는 방법.
  4. 제1항에 있어서,
    상기 기입 단계 이전에, 상기 증가 및 감소된 전력 제어 값을 상기 레지스터내에 미리 저장된 전력 제어 값과 비교하는 단계를 더 포함하고,
    상기 기입 단계는, 변경된 증가 및 감소된 전력 제어 값만을 그 대응하는 레지스터에 기입하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    상기 인가하는 단계는, AOC 제어 신호를 상기 멀티플렉싱된 레지스터에 제공하는 단계를 포함하고,
    상기 AOC 제어 신호는 상기 TPC 정보가 전력 증가를 요구하면 상기 증가된 전력 제어 값을 갖는 레지스터를 선택하고,
    상기 AOC 제어 신호는 상기 TPC 정보가 전력 감소를 요구하면 상기 감소된 전력 제어 값을 갖는 레지스터를 선택하는 방법.
  6. 확산 스펙트럼 통신 시스템에서 전력을 제어하기 위한 장치에 있어서,
    복수의 하드웨어 레지스터 - 상기 레지스터는 미리 계산된 증가된 전력 제어 값 및 미리 계산된 감소된 전력 제어 값을 가짐 -;
    상기 하드웨어 레지스터에 결합된 멀티플렉서 - 상기 멀티플렉서는 제어 라인에 의해 제어되어 스위칭가능하게 상기 레지스터 중 하나를 선택함 -;
    상기 멀티플렉서에 결합된 제어 회로; 및
    상기 제어 라인에 제어 신호를 제공하는 프로세서 - 상기 프로세서는, 통신 시스템의 업링크 송신 슬롯 이후에 송신 전력을 측정하고, TPC 정보를 수신하기 전에 측정된 송신 전력을 이용하여 상기 증가된 전력 제어 값 및 상기 감소된 전력 제어 값을 미리 계산하고, 상기 증가 및 감소된 전력 제어 값을 그 대응하는 레지스터에 기입하고, 상기 통신 시스템으로부터 TPC 정보를 수신하고, 상기 TPC 정보에 대응하는 상기 제어 신호를 상기 멀티플렉서에 인가하여 상기 적절한 레지스터의 값을 상기 제어 회로에 결합함 - 을 포함하는 장치.
  7. 제6항에 있어서,
    상기 프로세서는 송신 전력 검출기 필터링을 위한 시상수를 설명하기 위해 업링크 송신 슬롯뒤의 고정 지연 시간에서 모든 슬롯에 대해 송신 전력을 측정하는 장치.
  8. 제6항에 있어서,
    예컨대 소프트 핸드오프동안, 복수의 TPC 신호가 존재하면, 상기 프로세서는 보우팅(voting) 또는 포스트 프로세싱(post processing)을 통해 상기 제어 신호를 결정하는 장치.
  9. 제6항에 있어서,
    상기 프로세서는 상기 증가 및 감소된 전력 제어 값을 상기 레지스터내에 미리 저장된 상기 전력 제어 값과 비교하고, 변경된 증가 및 감소된 전력 제어 값만을 그 대응하는 레지스터에 기입하는 장치.
  10. 제6항에 있어서,
    상기 제어 신호는,
    상기 TPC 정보가 전력 증가를 요구하면 상기 증가된 전력 제어 값을 갖는 레지스터를 선택하고,
    상기 TPC 정보가 전력 감소를 요구하면 상기 감소된 전력 제어 값을 갖는 레지스터를 선택하는 AOC 제어 신호인 장치.
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