KR100689859B1 - Pad structure in semiconductor device - Google Patents

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Abstract

반도체 장치에서의 패드의 구조가 개시된다. 본 발명에서의 패드의 구조는 적어도 두 개 이상의 금속층이 코일 형상으로 형성되어 서로 이격되어 배치되며, 상기 금속층 간은 콘택부에 의해 연결되는 수직 구조를 갖는다. 그리하여 본 발명은 종래의 반도체 장치에서 패드의 구조에 기인한 커패시턴스를 감소시킴으로써, 칩 내부의 입력 커패시턴스를 감소시켜 신호의 지연, 왜곡, 전력 소모 등을 감소시키는 효과를 갖는다.Disclosed is a structure of a pad in a semiconductor device. In the structure of the pad of the present invention, at least two or more metal layers are formed in a coil shape and spaced apart from each other, and the metal layers have a vertical structure connected by a contact portion. Therefore, the present invention has the effect of reducing the input capacitance inside the chip to reduce signal delay, distortion, power consumption, etc. by reducing the capacitance due to the pad structure in the conventional semiconductor device.

패드(pad), 코일, 커패시턴스, 인덕턴스 Pad, coil, capacitance, inductance

Description

반도체 장치에서의 패드 구조{Pad structure in semiconductor device}Pad structure in semiconductor device

도 1은 종래 패드의 수직 구조를 보인 개략도.1 is a schematic view showing a vertical structure of a conventional pad.

도 2는 도 1의 등가 회로도.2 is an equivalent circuit diagram of FIG. 1.

도 3은 본 발명의 제1 실시예에 따른 패드의 수직 구조를 개략적으로 보인 단면도.3 is a cross-sectional view schematically showing the vertical structure of the pad according to the first embodiment of the present invention.

도 4는 도 3에서의 본딩용 금속층의 단면도.4 is a cross-sectional view of the bonding metal layer in FIG. 3.

도 5는 도 3에서의 제2 금속층의 단면도.5 is a cross-sectional view of the second metal layer in FIG. 3.

도 6은 도 3에서의 제1 금속층의 단면도.6 is a cross-sectional view of the first metal layer in FIG. 3.

도 7은 본 발명의 제2 실시예에 따른 패드에서의 하나의 금속층의 평면도.7 is a plan view of one metal layer in the pad according to the second embodiment of the present invention;

도 8은 본 발명의 제1, 2 실시예에 따른 패드 구조의 등가 회로도.8 is an equivalent circuit diagram of a pad structure according to the first and second embodiments of the present invention.

도 9는 본 발명의 제1 실시예에 따른 패드를 모델링하여 시간에 따른 전압 파형을 그린 아이 다이어그램(eye-diagram).9 is an eye-diagram of a voltage waveform over time by modeling a pad according to a first embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

M10 : 제1 금속층 Sub : 반도체 기판 M10: first metal layer Sub: semiconductor substrate

M20 : 제2 금속층 M30 : 본딩용 금속층M20: second metal layer M30: bonding metal layer

100 : 본딩 와이어 CT1, CT2 : 콘택부100: bonding wires CT1, CT2: contact portion

Lp : 패드의 인덕턴스 Cp : 패드의 커패시턴스Lp: Inductance of the pad Cp: Capacitance of the pad

40 : 칩외부 20 : 내부 회로40: chip outside 20: internal circuit

AW1, AW10 : 개구 창(Aperture Frame)AW1, AW10: Aperture Frame

본 발명은 반도체 장치의 패드(pad)에 관한 것으로, 보다 상세하게는 반도체 장치의 외부에서 보이는 내부의 입력 커패시턴스(capacitance)를 줄일 수 있는 패드의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pad of a semiconductor device, and more particularly, to a structure of a pad capable of reducing internal input capacitance seen from the outside of a semiconductor device.

통상적으로, 반도체 장치(예를 들면, 반도체 메모리 장치)에는 상기 반도체 장치와 상기 반도체 장치의 외부와의 전기적 접속을 가능하게 하기 위한 패드들이 구비된다. 상기 패드들을 통하여 커맨드 입력(command input), 데이터 리드(data read) 및 데이터 라이트(data write) 동작에 관련된 신호들이 상기 반도체 메모리 장치의 내부로 입력되거나, 상기 반도체 메모리 장치의 외부로 출력된다. Typically, a semiconductor device (for example, a semiconductor memory device) is provided with pads for enabling electrical connection between the semiconductor device and the outside of the semiconductor device. Signals related to command input, data read, and data write operations are input into the semiconductor memory device or output to the outside of the semiconductor memory device through the pads.

도 1은 종래 패드의 수직 구조를 보인 개략도이다.1 is a schematic view showing a vertical structure of a conventional pad.

도 1을 참조하면, 반도체 기판(Sub), 상기 반도체 기판(Sub)의 상부에 형성된 메탈층(M2), 상기 메탈층(M2)의 상부에 형성된 메탈층(M3), 및 상기 메탈층(M3)와 상기 메탈층(M2) 간의 전기적 연결을 위한 콘택부(CT)가 형성되어 있다. 그리 고, 상기 메탈층(M3)은 반도체 장치의 내부 회로(20) 및 본딩 와이어(10)에 연결된다. 또한, 반도체 기판(Sub)의 상부 및 메탈층(M2) 간에 여러 개의 금속층이 적층될 수도 있다. 그리고, 이들은 콘택부에 의해 층간 연결이 될 수도 있고 그렇지 않을 수도 있다.Referring to FIG. 1, a semiconductor substrate Sub, a metal layer M2 formed on the semiconductor substrate Sub, a metal layer M3 formed on the metal layer M2, and the metal layer M3. ) And a contact portion CT for electrical connection between the metal layer M2 is formed. In addition, the metal layer M3 is connected to the internal circuit 20 and the bonding wire 10 of the semiconductor device. In addition, a plurality of metal layers may be stacked between the upper portion of the semiconductor substrate Sub and the metal layer M2. And they may or may not be interlayer connected by contacts.

도 2는 도 1의 등가 회로도이다.2 is an equivalent circuit diagram of FIG. 1.

도 2를 참조하면, 패드(도 1 참조)에 연결된 칩외부(30)로부터 바라본 내부의 등가 커패시터, 특히, 패드 커패시터(Cp)가 도시되어 있다.Referring to FIG. 2, there is shown an internal equivalent capacitor, in particular a pad capacitor Cp, viewed from the outside of the chip 30 connected to the pad (see FIG. 1).

반도체 장치의 외부, 즉 칩외부(30)로부터 바라본 내부의 입력 커패시턴스(이하에서는 이를 'Cin' 이라고도 함)를 만드는 요소는 여러 가지가 있다. 예를 들면, 패키지에 요구되는 리드 프레임(lead frame), 본딩 와이어(bonding wire) 및 패드의 구조 등이 그것이다.There are a number of factors that make the input capacitance (hereinafter, also referred to as 'Cin') in the outside of the semiconductor device, that is, from the inside of the chip 30. For example, there is a structure of a lead frame, a bonding wire, a pad, and the like required for a package.

상기 패드 커패시터(Cp)는 칩 외부(30)로부터 바라본 내부의 입력 커패시턴스(Cin) 중 패드의 구조에 기인한 커패시터이다.The pad capacitor Cp is a capacitor due to the structure of the pad among the internal input capacitance Cin viewed from the outside of the chip 30.

상기와 같이 리드 프레임, 본딩 와이어 및 패드의 구조 등에 기인한 칩 내부의 입력 커패시턴스는 신호의 지연, 왜곡, 전력 소모 등의 측면에서 바람직하지 않다. As described above, the input capacitance inside the chip due to the structure of the lead frame, the bonding wire and the pad is not preferable in terms of signal delay, distortion, power consumption, and the like.

그리고, 고속 동작 환경의 반도체 장치에 있어서, 외부에서 보이는 내부의 입력 커패시턴스, 예를 들면, DQ에서의 Cin의 감소가 절실히 요망된다.In the semiconductor device of a high-speed operating environment, a decrease in the internal input capacitance seen from the outside, for example, Cin in the DQ, is urgently desired.

따라서, 본 발명의 목적은 상기한 종래의 반도체 장치에서 문제가 되는 칩 내부의 입력 커패시턴스을 감소시키기 위한 패드의 구조를 제공한다.Accordingly, an object of the present invention is to provide a structure of a pad for reducing input capacitance inside a chip which is a problem in the above-described conventional semiconductor device.

본 발명의 다른 목적은 종래의 패드의 구조에 기인된 칩 내부의 입력 커패시턴스를 감소시키기 위한 패드의 구조를 제공한다.Another object of the present invention is to provide a pad structure for reducing the input capacitance inside the chip due to the conventional pad structure.

본 발명의 또 다른 목적은 신호의 지연, 왜곡, 전력 소모 등을 감소시키기 위한 패드의 구조를 제공한다.Still another object of the present invention is to provide a pad structure for reducing signal delay, distortion, power consumption, and the like.

상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 장치에서의 패드의 구조는 적어도 두 개 이상의 금속층이 코일 형상으로 형성되어 서로 이격되어 배치되며, 상기 금속층 간은 콘택부에 의해 연결되는 수직 구조를 갖는 것을 특징으로 한다.In order to achieve the above objects, a structure of a pad in a semiconductor device according to an aspect of the present invention includes at least two metal layers formed in a coil shape and spaced apart from each other, wherein the metal layers are vertically connected by contact portions. It is characterized by having a structure.

여기서, 상기 콘택부에 의해 연결되는 금속층은 상기 금속층의 가장자리 형상에 대응되게 내측으로 갈수록 좁아지는 코일 형상으로 형성될 수 있다.Here, the metal layer connected by the contact portion may be formed in a coil shape that narrows toward the inner side corresponding to the edge shape of the metal layer.

상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 장치에서의 패드의 구조는 코일 형상으로 형성된 제1 금속층; 상기 제1 금속층의 상부에 이격되어 형성되며, 코일 형상으로 형성된 제2 금속층; 및 상기 제1 금속층과 제2 금속층 간을 연결하는 콘택부를 구비함을 특징으로 한다.In order to achieve the above objects, a structure of a pad in a semiconductor device according to an aspect of the present invention may include a first metal layer formed in a coil shape; A second metal layer spaced apart from the upper portion of the first metal layer and formed in a coil shape; And a contact portion connecting the first metal layer and the second metal layer.

여기서, 상기 콘택부는 상기 제1 금속층의 내측 단부와 상기 제2 금속층의 내측 단부 간을 연결할 수 있다.Here, the contact portion may connect between the inner end of the first metal layer and the inner end of the second metal layer.

상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 장치에서의 패드의 구조는 적어도 하나 이상의 분리된 코일 형상으로 형성된 제1 금속층; 상기 제1 금속층의 상부에 이격되어 형성되며, 상기 분리된 코일 형상으로 형성된 제1 금속층 각각에 대응되게 분리된 코일 형상으로 형성된 제2 금속층; 및 상기 분리된 코일 형상으로 형성된 제1 금속층과 이에 대응되게 형성된 제2 금속층 간을 연결하는 콘택부를 구비함을 특징으로 한다.In order to achieve the above objects, a structure of a pad in a semiconductor device according to an aspect of the present invention may include: a first metal layer formed in at least one separated coil shape; A second metal layer spaced apart from the upper portion of the first metal layer, the second metal layer having a coil shape corresponding to each of the first metal layers formed in the separated coil shape; And a contact portion connecting the first metal layer formed in the separated coil shape and the second metal layer formed corresponding thereto.

여기서, 상기 콘택부는 상기 분리된 코일 형상으로 형성된 제1 금속층에서의 각각의 코일 형상의 내측 단부와 이에 대응되게 형성된 상기 제2 금속층에서의 각각의 코일 형상의 내측 단부 간을 연결할 수 있다.Here, the contact portion may connect between an inner end of each coil shape in the first metal layer formed in the separated coil shape and an inner end of each coil shape in the second metal layer formed corresponding thereto.

이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하의 실시예에서의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Since the descriptions in the following embodiments are merely illustrated and limited by way of example and without intention other than the intention of a person having ordinary knowledge in the art to which the present invention pertains more thorough understanding of the present invention, It should not be used to limit the scope.

도 3은 본 발명의 제1 실시예에 따른 패드의 수직 구조를 개략적으로 보인 단면도이고, 도 4는 도 3에서의 본딩용 금속층의 단면도, 도 5는 도 3에서의 제2 금속층의 단면도, 도 6은 도 3에서의 제1 금속층의 단면도이다.3 is a cross-sectional view schematically showing the vertical structure of the pad according to the first embodiment of the present invention, FIG. 4 is a cross-sectional view of the bonding metal layer in FIG. 3, FIG. 5 is a cross-sectional view of the second metal layer in FIG. 6 is a cross-sectional view of the first metal layer in FIG. 3.

먼저, 도 3을 참조하면, 반도체 기판(Sub), 제1 금속층(M10), 제2 금속층(M20), 본딩용 금속층(M30), 콘택부(CT1, CT2)가 도시되어 있다. 각각의 금속층 간에는 절연층이 형성되어져 있다.First, referring to FIG. 3, a semiconductor substrate Sub, a first metal layer M10, a second metal layer M20, a bonding metal layer M30, and contact portions CT1 and CT2 are illustrated. An insulating layer is formed between each metal layer.

상기 반도체 기판(Sub)의 상부와 상기 본딩용 금속층(M30)의 사이에는 여러 개의 금속층이 존재할 수 있으나 도 3에서는 설명의 편의를 위해 두 개의 금속층인 제1 금속층(M10) 및 제2 금속층(M20)만 도시하였다. 그리고, 상기 반도체 기판(Sub)의 상부와 상기 본딩용 금속층(M30)의 사이의 여러 개의 금속층은 콘택부에 의해 연결되어 있을 수도 있고 그렇지 않을 수도 있다. Although a plurality of metal layers may exist between the upper portion of the semiconductor substrate Sub and the bonding metal layer M30, in FIG. 3, two metal layers, a first metal layer M10 and a second metal layer M20, are provided for convenience of description. ) Only. In addition, several metal layers between the upper portion of the semiconductor substrate Sub and the bonding metal layer M30 may or may not be connected by a contact portion.

상기 콘택부(CT1)는 상기 본딩용 금속층(M30)과 상기 본딩용 금속층(M30)의 하부의 제2 금속층(M20)을 연결하는 부분이고, 상기 콘택부(CT2)는 상기 제2 금속층(M20)과 상기 제1 금속층(M10)을 연결하는 부분이다. The contact portion CT1 is a portion connecting the bonding metal layer M30 and the second metal layer M20 below the bonding metal layer M30, and the contact portion CT2 is the second metal layer M20. ) And the first metal layer M10.

도 3 내지 도 6을 참조하면, 본 발명의 제1 실시예에 따른 패드의 구조는 적어도 두 개 이상의 금속층(M10, M20)이 코일 형상으로 형성되어 서로 이격되어 배치되며, 상기 금속층(M10, M20) 간은 콘택부(CT2)에 의해 연결되는 수직 구조를 갖는다.3 to 6, in the pad structure according to the first embodiment of the present invention, at least two metal layers M10 and M20 are formed in a coil shape and are spaced apart from each other, and the metal layers M10 and M20 are disposed. ) Has a vertical structure connected by the contact portion CT2.

도 4에 도시된 본딩용 금속층(M30)은 프로빙 및 본딩이 행해져야 할 부분이므로, 코일 형상으로 형성되지 아니하고 사각형으로 형성되어진다. 참조부호 100은 와이어 본딩을 표시하고 있다.Since the bonding metal layer M30 shown in FIG. 4 is a portion to be probed and bonded, the bonding metal layer M30 is formed in a quadrangle rather than a coil shape. Reference numeral 100 denotes wire bonding.

도 5에 도시된 제2 금속층(M20)은 수평적으로는 외측 단부이면서 수직적으로는 상부인 부분이 콘택부(CT1)에 의해 상기 본딩용 금속층(M30)과 연결되어진다. 콘택부(CT2)는 제1 금속층(M10)과 연결되는 부분을 나타낸다.In the second metal layer M20 illustrated in FIG. 5, the horizontally outer end portion and the vertically upper portion are connected to the bonding metal layer M30 by the contact portion CT1. The contact portion CT2 represents a portion connected to the first metal layer M10.

유사하게, 도 6에 도시된 제1 금속층(M10)은 수평적으로는 내측 단부인 부분이 콘택부(CT2)에 의해 상기 제2 금속층(M20)과 연결되어진다.Similarly, in the first metal layer M10 illustrated in FIG. 6, a portion having a horizontally inner end portion is connected to the second metal layer M20 by the contact portion CT2.

그리하여, 상기 제1 금속층(M10)과 제2 금속층(M20)이 코일 형상으로 형성되어 콘택부(CT2)에 의해 연결됨으로써, 하나의 코일을 형성하게 된다. 따라서, 외부에서 바라볼 경우 패드의 인덕턴스(inductance)가 만들어진다. 그리하여, 패드의 구조적 요인에 기인한 커패시턴스 성분과 인덕턴스 성분이 직렬로 연결되는 형태(도 8 참조)로 된다. 그리하여, 상기 패드의 커패시턴스 성분이 상쇄되는 이점을 갖게 된다.Thus, the first metal layer M10 and the second metal layer M20 are formed in a coil shape and connected by the contact part CT2, thereby forming one coil. Thus, when viewed from the outside, inductance of the pad is created. Thus, the capacitance component and the inductance component due to the structural factors of the pad are connected in series (see FIG. 8). Thus, there is an advantage that the capacitance component of the pad is canceled out.

상기 제1 금속층(M10) 및 제2 금속층(M20)은 상기 제1 금속층(M10) 및 제2 금속층(M20)의 가장자리 형상에 대응되게 내측으로 갈수록 좁아지는 코일 형상으로 형성될 수 있다. 즉, 도 5 내지 도 6에 도시된 바와 같이 패드의 외형이 사각형이므로, 상기 제1 금속층(M10) 및 제2 금속층(M20)의 가장자리 형상 또한 사각형을 이룬다. 따라서, 사각형이 내측으로 갈수록 좁아지는 코일 형상으로 형성될 수 있다. 또한 이와는 달리, 원형, 또는 사각형 이외의 다각형 형태로 형성될 수도 있다.The first metal layer M10 and the second metal layer M20 may be formed in a coil shape that narrows toward the inside to correspond to edge shapes of the first metal layer M10 and the second metal layer M20. That is, since the outer shape of the pad as shown in FIGS. 5 to 6 is rectangular, the edge shapes of the first metal layer M10 and the second metal layer M20 are also rectangular. Therefore, the quadrangle may be formed in a coil shape that narrows toward the inside. Alternatively, it may be formed in a polygonal shape other than a circle or a square.

도 7은 본 발명의 제2 실시예에 따른 패드에서의 하나의 금속층의 평면도이다.7 is a plan view of one metal layer in the pad according to the second embodiment of the present invention.

본 발명의 제2 실시예에 따른 패드의 구조는 적어도 하나 이상의 분리된 코일 형상으로 형성된 제1 금속층, 상기 제1 금속층의 상부에 이격되어 형성되며, 상기 분리된 코일 형상으로 형성된 제1 금속층 각각에 대응되게 분리된 코일 형상으로 형성된 제2 금속층 및 상기 분리된 코일 형상으로 형성된 제1 금속층과 이에 대응되게 형성된 제2 금속층 간을 연결하는 콘택부를 구비한다.The structure of the pad according to the second embodiment of the present invention is formed on at least one of the first metal layer formed in at least one separated coil shape, spaced apart from the upper portion of the first metal layer, and in each of the first metal layers formed in the separated coil shape. And a contact portion connecting the second metal layer correspondingly separated into the coil shape and the first metal layer formed corresponding to the separated coil shape and the second metal layer corresponding thereto.

도 7에서는 도 3에서의 제2 금속층(M20)이 도 5에 도시된 하나의 코일 형태로 형성된 것이 아니라, 적어도 하나 이상의 분리된 코일 형상으로 형성되어져 있다. 도 7에서의 콘택부(CT1)는 도 3에서의 본딩용 금속층(M30)과 상기 제2 금속층(M20) 간을 연결하기 위한 부분으로서, 수직적으로는 상기 제2 금속층(M20)의 상부이면서, 수평적으로는 상기 제2 금속층(M20)의 외측 단부에서 상기 본딩용 금속층(M30)과 연결된다. 콘택부(CT2)는 상기 제2 금속층(M20)의 하부와 상기 제1 금속층(M10)의 상부를 연결한다.In FIG. 7, the second metal layer M20 of FIG. 3 is not formed in the form of one coil illustrated in FIG. 5, but is formed in at least one separated coil shape. The contact portion CT1 in FIG. 7 is a portion for connecting the bonding metal layer M30 and the second metal layer M20 in FIG. 3, and is vertically an upper portion of the second metal layer M20. Horizontally connected to the bonding metal layer (M30) at the outer end of the second metal layer (M20). The contact portion CT2 connects a lower portion of the second metal layer M20 and an upper portion of the first metal layer M10.

그리고, 상기 콘택부(CT2)는 상기 분리된 코일 형상으로 형성된 제1 금속층(M10)에서의 각각의 코일 형상의 내측 단부와 이에 대응되게 형성된 상기 제2 금속층(M20)에서의 각각의 코일 형상의 내측 단부 간을 연결한다.The contact portion CT2 may have an inner end portion of each coil shape in the first metal layer M10 formed in the separated coil shape and a coil shape in the second metal layer M20 corresponding thereto. Connect between inner ends.

그리하여, 본 발명의 제2 실시예에 따른 패드 구조는 패드의 커패시터 성분을 감소시킴과 아울러 본딩 미스(miss)를 줄일 수 있는 이점을 갖게 된다.Thus, the pad structure according to the second embodiment of the present invention has the advantage of reducing the capacitor component of the pad and reducing the bonding miss.

도 8은 본 발명의 제1 실시예 및 제2 실시예에 따른 패드 구조의 등가 회로도이다.8 is an equivalent circuit diagram of a pad structure according to the first and second embodiments of the present invention.

도 8을 참조하면, 칩외부(40)에서 바라본 패드의 인덕턴스(Lp) 및 패드의 커패시턴스(Cp)가 도시되어 있다. 상기 패드의 커패시턴스(Cp)가 상기 패드의 인덕턴스(Lp)에 의해 일부 상쇄됨으로써, 상기 패드의 커패시턴스(Cp)로 인한 문제인 신호 딜레이, 신호 왜곡, 전력 소모 등의 문제를 감소시킬 수 있게 된다.Referring to FIG. 8, the inductance Lp of the pad and the capacitance Cp of the pad are seen from the outside of the chip 40. Since the capacitance Cp of the pad is partially canceled by the inductance Lp of the pad, it is possible to reduce problems such as signal delay, signal distortion, power consumption, and the like caused by the capacitance Cp of the pad.

도 9는 본 발명의 제1 실시예에 따른 패드를 모델링하여 시간에 따른 전압 파형을 그린 아이 다이어그램(eye-diagram)이다.FIG. 9 is an eye diagram illustrating a voltage waveform over time by modeling a pad according to a first embodiment of the present invention.

도 9를 참조하면, 아이 다이어그램에서의 개구창(aperture window)(AW1, AW10)의 가로 폭이 종래의 아이 다이어그램(BEFORE)에서는 383.15 ps(pico second)이고, 본 발명의 제1 실시예에 따른 패드에서의 아이 다이어그램(AFTER)에서는 386.95 ps로, 약 3.85 ps(pico second) 개선되었다. 그리고, 전압 스큐는 종래는 248.49 - 203.52 ps 이고, 본 발명의 제1 실시예에 따른 패드에서는 242.18 ps - 202.14 ps로, 약 3 ps 개선되었다. Referring to FIG. 9, the widths of the aperture windows AW1 and AW10 in the eye diagram are 383.15 ps (pico second) in the conventional eye diagram BEFORE, and according to the first embodiment of the present invention. The AFTER on the pad improved to 386.95 ps, about 3.85 ps (pico second). The voltage skew is conventionally 248.49-203.52 ps, and is improved by about 3 ps to 242.18 ps-202.14 ps in the pad according to the first embodiment of the present invention.

상기한 바와 같이 본 발명의 실시예에 따른 패드의 구조는 반도체 메모리 장치에 적용될 수 있으며, 더 나아가 중앙 처리 장치(CPU), 마이크로 프로세서, 씨씨디(CCD) 및 엘씨디(LCD) 구동 장치 등 패드들이 형성되는 반도체 장치에 다양하게 적용될 수 있다.As described above, the pad structure according to the embodiment of the present invention may be applied to a semiconductor memory device. Furthermore, pads such as a central processing unit (CPU), a microprocessor, a CD (CCD), and an LCD (LCD) driving device may be used. It can be variously applied to the semiconductor device to be formed.

상술한 바와 같이 본 발명은 반도체 장치에 있어서 개선된 패드의 구조를 제공함으로써, 종래의 반도체 장치에서 문제가 되는 칩 내부의 입력 커패시턴스을 감소시키는 효과를 갖는다.As described above, the present invention has the effect of reducing the input capacitance inside the chip, which is a problem in the conventional semiconductor device, by providing an improved pad structure in the semiconductor device.

또한, 본 발명은 종래의 패드의 구조에 기인된 칩 내부의 입력 커패시턴스를 감소시키며, 신호의 지연, 왜곡, 전력 소모 등을 감소시키는 효과를 갖는다.In addition, the present invention reduces the input capacitance inside the chip due to the conventional pad structure, and has the effect of reducing signal delay, distortion, power consumption, and the like.

Claims (7)

반도체 장치에서의 패드의 구조에 있어서:In the structure of a pad in a semiconductor device: 패키지시 와이어 본딩되어지는 본딩용 금속층을 구비하고, 상기 본딩용 금속층의 하부에 적어도 두 개 이상의 코일 형상의 금속층이 상하로 서로 이격되어 배치되며, 상기 코일 형상의 금속층들 간은 콘택부에 의해 연결되는 수직 구조를 갖는 것을 특징으로 하는 패드의 구조. Bonding metal layer that is wire-bonded in the package, at least two or more coil-shaped metal layers are arranged spaced apart from each other up and down at the bottom of the bonding metal layer, the coil-shaped metal layers are connected by a contact portion The structure of the pad, characterized in that it has a vertical structure. 제1항에 있어서,The method of claim 1, 상기 코일 형상의 금속층들은 그들의 가장자리 형상에 대응되게 내측으로 갈수록 좁아지는 코일 형상으로 형성되되, 상부 금속층은 내측으로 갈수록 하부 금속층에 가까와지고, 상기 하부 금속층은 내측으로 갈수록 상기 상부 금속층에 가까와지며, 상기 상부 금속층의 내측 단부와 상기 하부 금속층의 내측단부가 상기 콘택부에 의해 연결됨을 특징으로 하는 패드의 구조.The coil-shaped metal layers are formed in a coil shape narrowing toward the inner side corresponding to their edge shape, the upper metal layer is closer to the lower metal layer toward the inner side, the lower metal layer is closer to the upper metal layer toward the inner side, And an inner end of the upper metal layer and an inner end of the lower metal layer are connected by the contact portion. 반도체 장치에서의 패드의 구조에 있어서:In the structure of a pad in a semiconductor device: 코일 형상으로 형성된 제1 금속층;A first metal layer formed in a coil shape; 상기 제1 금속층의 상부에 이격되어 형성되며, 코일 형상으로 형성된 제2 금속층;A second metal layer spaced apart from the upper portion of the first metal layer and formed in a coil shape; 상기 제1 금속층과 제2 금속층 간을 연결하는 콘택부; 및A contact unit connecting the first metal layer and the second metal layer; And 상기 제1 금속층의 상부에서 상기 제2 금속층의 일부와 연결되며 패키지시 와이어 본딩되어지기 위한 본딩용 금속층을 구비함을 특징으로 하는 패드의 구조.And a bonding metal layer connected to a portion of the second metal layer on the first metal layer and to be wire bonded in a package. 제3항에 있어서,The method of claim 3, 상기 콘택부는 상기 제1 금속층의 내측 단부와 상기 제2 금속층의 내측 단부 간을 연결하는 것을 특징으로 하는 패드의 구조.And wherein the contact portion connects between an inner end of the first metal layer and an inner end of the second metal layer. 제4항에 있어서,The method of claim 4, wherein 상기 제1 금속층 및 제2 금속층은 상기 제1 금속층 및 제2 금속층의 가장자리 형상에 대응되게 내측으로 갈수록 좁아지는 코일 형상으로 형성되되, 상기 제2 금속층은 내측으로 갈수록 상기 제1 금속층에 가까와지고, 상기 제1 금속층은 내측으로 갈수록 상기 제2 금속층에 가까와짐을 특징으로 하는 패드의 구조. The first metal layer and the second metal layer are formed in a coil shape narrowing toward the inner side corresponding to the edge shape of the first metal layer and the second metal layer, the second metal layer is closer to the first metal layer toward the inside, And wherein the first metal layer is closer to the second metal layer toward the inside thereof. 반도체 장치에서의 패드의 구조에 있어서:In the structure of a pad in a semiconductor device: 적어도 하나 이상의 분리된 코일 형상으로 형성된 제1 금속층;A first metal layer formed in at least one separated coil shape; 상기 제1 금속층의 상부에 이격되어 형성되며, 상기 분리된 코일 형상으로 형성된 제1 금속층 각각에 대응되게 분리된 코일 형상으로 형성된 제2 금속층;A second metal layer spaced apart from the upper portion of the first metal layer, the second metal layer having a coil shape corresponding to each of the first metal layers formed in the separated coil shape; 상기 분리된 코일 형상으로 형성된 제1 금속층과 이에 대응되게 형성된 제2 금속층 간을 연결하는 콘택부; 및A contact portion connecting the first metal layer formed in the separated coil shape and the second metal layer formed corresponding thereto; And 상기 제2 금속층의 상부에서 상기 제2 금속층의 일부와 연결되며 패키지시 와이어 본딩되어지기 위한 본딩용 금속층을 구비함을 특징으로 하는 패드의 구조.And a bonding metal layer connected to a portion of the second metal layer on the second metal layer and to be wire bonded in a package. 제6항에 있어서,The method of claim 6, 상기 콘택부는 상기 분리된 코일 형상으로 형성된 제1 금속층에서의 각각의 코일 형상의 내측 단부와 이에 대응되게 형성된 상기 제2 금속층에서의 각각의 코일 형상의 내측 단부 간을 연결하는 것을 특징으로 하는 패드의 구조.The contact portion connects between an inner end of each coil shape in the first metal layer formed in the separated coil shape and an inner end of each coil shape in the second metal layer formed corresponding thereto. rescue.
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