KR100689676B1 - Method for manufacturing semiconductor memory deivce - Google Patents

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Abstract

본 발명은 식각정지절연막의 과도식각과정에서 발생하는 스토리지노드콘택스페이서 어택에 의해 초래되는 후속 막의 증착불량 및 캐패시터의 누설전류소스를 제거할 수 있는 반도체메모리장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체메모리장치의 제조 방법은 스토리지노드콘택플러그를 포함한 전면에 식각정지절연막과 스토리지노드용 절연막을 적층하는 단계, 상기 스토리지노드용 절연막과 상기 식각정지절연막을 순차적으로 식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계, 상기 식각정지절연막의 잔류물을 제거하기 위해 과도식각하되 상기 스토리지노드콘택스페이서 및 상기 층간절연막보다 상기 스토리지노드콘택플러그를 더 빠르게 식각하는 단계, 상기 트렌치홀의 내부에 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.The present invention provides a method of manufacturing a semiconductor memory device capable of eliminating the deposition failure of a subsequent film and the leakage current source of a capacitor caused by a storage node contactor attack generated during the overetching of an etch stop insulating film. A method of manufacturing a semiconductor memory device according to the present invention comprises the steps of: laminating an etch stop insulating film and a storage node insulating film on a front surface including a storage node contact plug, and sequentially etching the storage node insulating film and the etch stop insulating film to at least the storage node contact. Forming a trench hole for opening a plug and a storage node contact spacer; etching the storage node contact plug more rapidly than the storage node contact spacer and the interlayer insulating layer while performing excessive etching to remove residues of the etch stop insulating layer. Step, phase Forming a lower electrode in the trench hole, and sequentially forming a dielectric film and an upper electrode on the lower electrode.

캐패시터, 과도식각, 식각정지절연막, 틈, 스토리지노드콘택스페이서 어택, 다운스트림 Capacitor, Transient Etch, Etch Stopper, Gap, Storage Node Contact Spacer Attack, Downstream

Description

반도체메모리장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEIVCE}Method of manufacturing semiconductor memory device {METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEIVCE}

도 1a 및 도 1b는 종래기술에 따른 반도체메모리장치의 제조 방법을 간략히 도시한 공정 단면도,1A and 1B are cross-sectional views briefly illustrating a method of manufacturing a semiconductor memory device according to the prior art;

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 층간절연막31 semiconductor substrate 32 interlayer insulating film

34 : 스토리지노드콘택스페이서 35 : 스토리지노드콘택플러그34: Storage node contact spacer 35: Storage node contact plug

36 : 식각정지절연막 37 : 스토리지노드용 절연막36: etch stop insulating film 37: insulating film for storage node

38 : 트렌치홀 39 : 배리어메탈38: trench hole 39: barrier metal

40 : TiN 하부전극 41 : 유전막40 TiN lower electrode 41 dielectric film

42 : TiN 상부전극42 TiN upper electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체메모리장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor memory device.

반도체메모리장치의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 높은 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 하부전극의 면적을 효과적으로 증대시키기 위해 하부전극을 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 하부전극 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 하부전극의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 하부전극과 상부전극을 모두 금속막으로 형성하는 방법(Metal Insulator Metal; MIM) 등이 제안되었다.As the minimum line width of semiconductor memory devices decreases and the degree of integration increases, the area in which capacitors are formed is gradually narrowing. In this way, even if the area where the capacitor is formed is narrow, the capacitor in the cell must ensure the minimum required high capacitance per cell. In order to form a capacitor having a high capacitance on such a small area, a high dielectric constant such as Ta 2 O 5 , Al 2 O 3, or HfO 2 is substituted for the silicon oxide film (ε = 3.8) and the nitride film (ε = 7). Method of using a material having a dielectric material as a dielectric film, and in order to effectively increase the area of the lower electrode, the lower electrode is three-dimensionally formed into a cylinder type, a concave type, or a MPS (Meta stable-Poly Silicon) A method of increasing the effective surface area of the lower electrode by 1.7 to 2 times by growing it, and a method of forming both the lower electrode and the upper electrode with a metal film (Metal Insulator Metal; MIM) have been proposed.

현재 128M 이상의 집적도를 갖는 DRAM에서 통상적인 MIM 콘케이브 TiN 하부전극을 갖는 캐패시터를 갖는 반도체메모리장치의 제조 방법은 다음과 같다.Currently, a method of manufacturing a semiconductor memory device having a capacitor having a MIM concave TiN lower electrode, which is typical in DRAMs having an integration density of 128M or more, is as follows.

도 1a 및 도 1b는 종래기술에 따른 반도체메모리장치의 제조 방법을 간략히 도시한 공정 단면도이다.1A and 1B are cross-sectional views briefly illustrating a method of manufacturing a semiconductor memory device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성 한 후, 층간절연막(12)을 식각하여 반도체 기판(11)의 표면을 개방시키는 스토리지노드콘택홀(도시 생략)을 형성한다.As shown in FIG. 1A, after forming the interlayer insulating layer 12 on the semiconductor substrate 11, the storage node contact hole for etching the interlayer insulating layer 12 to open the surface of the semiconductor substrate 11 (not shown) ).

이어서, 스토리지노드콘택홀의 측벽에 접하는 스토리지노드콘택스페이서(13)를 형성한 후, 스토리지노드콘택스페이서(13)가 형성된 스토리지노드콘택홀 내부에 스토리지노드콘택플러그(14)를 매립시킨다. 여기서, 스토리지노드콘택스페이서(13)는 실리콘질화막으로 형성하고, 스토리지노드콘택플러그(14)는 폴리실리콘으로 형성한다.Subsequently, after forming the storage node contact spacer 13 in contact with the sidewall of the storage node contact hole, the storage node contact plug 14 is embedded in the storage node contact hole in which the storage node contact spacer 13 is formed. Here, the storage node contact spacer 13 is formed of a silicon nitride film, and the storage node contact plug 14 is formed of polysilicon.

다음으로, 스토리지노드콘택플러그(14)를 포함한 층간절연막(12) 상에 식각정지절연막(15)을 형성한 후, 식각정지절연막(15) 상에 스토리지노드용 절연막(16)을 형성한다. 여기서, 식각정지절연막(15)은 실리콘질화막으로 형성하고, 스토리지노드용 절연막(16)은 실리콘산화막계 산화막으로 형성한다.Next, after the etch stop insulating film 15 is formed on the interlayer insulating film 12 including the storage node contact plug 14, the insulating layer 16 for the storage node is formed on the etch stop insulating film 15. Here, the etch stop insulating film 15 is formed of a silicon nitride film, and the storage node insulating film 16 is formed of a silicon oxide based oxide film.

다음으로, 스토리지노드용 절연막(16)과 식각정지절연막(15)을 차례로 건식식각하여 스토리지노드콘택플러그(14) 상부를 개방시키는 트렌치홀(Trench hole, 17)을 형성한다. Next, a trench etch 17 for opening the upper portion of the storage node contact plug 14 is formed by dry etching the storage node insulating layer 16 and the etch stop insulating layer 15 in order.

그리고 나서, 식각정지절연막의 잔류물을 제거하기 위해 과도식각을 진행하는데, 이때, 과도식각은 RF 플라즈마 방식의 RIE 또는 ICP 장비에서 진행한다.Then, the transient etching is performed to remove the residue of the etch stop insulating film, wherein the transient etching is performed in RIE or ICP equipment of the RF plasma method.

도 1b에 도시된 바와 같이, TiN 하부전극을 형성하기에 앞서, TiN 하부전극을 형성하기 위해서는 배리어메탈(Barrier metal) 형성이 필수적인데, 이를 위하여 트렌치홀(17)을 포함한 전면에 PVD 또는 CVD 방법으로 티타늄(Ti)을 증착한 후 어 닐(Anneal)을 통하여 배리어메탈인 TiSix(18)를 형성하고 미반응 티타늄은 습식식각으로 제거한다.As shown in FIG. 1B, before forming the TiN lower electrode, a barrier metal is essential for forming the TiN lower electrode, and for this purpose, a PVD or CVD method is formed on the entire surface including the trench hole 17. After the deposition of titanium (Ti) to form a barrier metal TiSi x (18) through the annealing (Anneal) and unreacted titanium is removed by wet etching.

위와 같이, 배리어메탈인 TiSix(18)를 형성해주므로써 스토리지노드콘택플러그(14)와 후속 TiN 하부전극이 접촉할 면의 저항을 낮춘다. As described above, the formation of the barrier metal TiSi x (18) lowers the resistance of the contact surface of the storage node contact plug 14 and the subsequent TiN lower electrode.

배리어메탈인 TiSix(18)를 형성한 후에, 트렌치홀(17)을 포함한 전면에 TiN을 증착하고 스토리지노드용 절연막(16) 상부의 TiN을 선택적으로 제거하여 트렌치홀(17) 내부에서 스토리지노드콘택플러그(14)와 연결되는 TiN 하부전극(19)을 형성한다.After forming the barrier metal TiSi x (18), TiN is deposited on the entire surface including the trench hole 17, and TiN on the insulating layer 16 for the storage node is selectively removed to form the storage node in the trench hole 17. A TiN lower electrode 19 connected to the contact plug 14 is formed.

다음으로, TiN 하부전극(19) 상에 유전막(20)과 TiN 상부전극(21)을 순차적으로 형성하여 캐패시터를 완성한다.Next, the dielectric film 20 and the TiN upper electrode 21 are sequentially formed on the TiN lower electrode 19 to complete the capacitor.

그러나, 종래기술은 트렌치홀(17) 형성시 실리콘질화막으로 형성한 식각정지절연막(15)을 과도식각하는 과정에서 스토리지노드콘택플러그(14)와 TiN 하부전극(19)간 오버레이(Overlay)에 의해 식각정지절연막(15)과 동일하게 실리콘질화막으로 형성한 스토리지노드콘택스페이서(13)가 과도식각(Over etch)되는 스토리지노드콘택스페이서 어택이 발생한다. 이러한 스토리지노드콘택스페이서 어택에 의해 스토리지노드콘택플러그(14) 주변에서 스토리지노드콘택스페이서(13)만 추가로 좁은 공간을 가지고 과도하게 식각되어(1000Å∼1500Å) 틈(Crevasse, 도 1a의 '22')이 발생한다. However, in the prior art, an overlay between the storage node contact plug 14 and the TiN lower electrode 19 is performed by overetching the etch stop insulating layer 15 formed of the silicon nitride layer when the trench hole 17 is formed. Similarly to the etch stop insulating film 15, a storage node contact spacer attack in which the storage node contact spacer 13 formed of a silicon nitride film is overetched is generated. Due to the storage node contact spacer attack, only the storage node contact spacer 13 is excessively etched (1000 Å to 1500 Å) with a narrow space in the vicinity of the storage node contact plug 14, and thus the crease ('22' of FIG. 1A). ) Occurs.

위와 같은 틈(22)이 발생된 상태에서 스텝커버리지(Step coverage)가 50% 정 도인 TiN 증착 및 식각을 통해 TiN 하부전극(19)이 형성되고, 유전막(20) 및 TiN 상부전극(21)이 형성되는데, 이때 TiN 상부전극(21)으로 사용된 TiN을 증착할 시점의 공간이 막히거나(23), 매우 좁아 TiN 상부전극(21)이 제대로 따라 들어가지 못하여 유전막(20)과 TiN 상부전극(21)에 첨점(24)이 발생된다.The TiN lower electrode 19 is formed by TiN deposition and etching with a step coverage of about 50% in the state where the gap 22 is generated, and the dielectric film 20 and the TiN upper electrode 21 are formed. At this time, the space at the time of depositing TiN used as the TiN upper electrode 21 is blocked (23), or very narrow, so that the TiN upper electrode 21 does not properly enter the dielectric film 20 and the TiN upper electrode ( A peak 24 is generated in 21).

또한, TiN 상부전극(21)으로 사용된 TiN을 증착할 시점의 공간이 막히거나, 매우 좁아 TiN 상부전극(21)이 제대로 따라 들어가지 못하여 캐패시터의 구조적 결함을 형성하여 캐패시터의 누설전류소스(Leakage current source)로 작용함에 따라 캐패시터 누설전류 특성이 열화되는 문제가 있다.In addition, the space at the time of depositing TiN used as the TiN upper electrode 21 is clogged or is very narrow so that the TiN upper electrode 21 cannot be properly entered to form a structural defect of the capacitor, thereby causing leakage of the leakage current source of the capacitor. As a current source), the capacitor leakage current characteristic is deteriorated.

상기한 바와 같이 스토리지노드콘택스페이서 어택은 RF 플라즈마 방식의 식각장비를 이용하여 식각정지절연막을 과도 식각할 때, 막간 식각선택비 차이로 스토리지노드콘택스페이서로 사용된 질화막에 대한 과도식각 진행시 층간절연막 및 스토리지노드콘택플러그는 손실이 발생하지 않으면서 또는 적은 양의 식각정도를 가지지만 스토리지노드콘택스페이서만 추가로 좁은 간격을 갖고 과도식각되어 깊은 이중 홀을 형성하게 된다. 이러한 이중 홀은 상기에서 설명한 스텝커버리지에 의한 증착불량을 유발하고 결국 누설전류의 원인이 된다.As described above, the storage node contact spacer attacks the etch stop insulating layer using the RF plasma type etching equipment, and the interlayer insulating layer during the transient etching process for the nitride layer used as the storage node contact spacer due to the difference in the etch selectivity between the layers. And the storage node contact plug has no loss or a small amount of etching, but only the storage node contact spacer is additionally spaced apart and overetched to form a deep double hole. Such a double hole causes poor deposition due to the step coverage described above and eventually causes leakage current.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 식각정지절연막의 과도식각과정에서 발생하는 스토리지노드콘택스페이서 어택에 의해 초래되는 후속 막의 증착불량 및 캐패시터의 누설전류소스를 제거할 수 있는 반도 체메모리장치의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and can eliminate the deposition failure of the subsequent film and the leakage current source of the capacitor caused by the storage node contact spacer attack caused by the overetching of the etch stop insulating film. It is an object of the present invention to provide a method for manufacturing a semiconductor body memory device.

상기 목적을 달성하기 위한 본 발명의 반도체메모리장치의 제조 방법은 반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계, 상기 스토리지노드콘택홀의 측벽에 스토리지노드콘택스페이서를 형성하는 단계, 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그를 포함한 전면에 식각정지절연막과 스토리지노드용 절연막을 적층하는 단계, 상기 스토리지노드용 절연막과 상기 식각정지절연막을 순차적으로 식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계, 상기 식각정지절연막의 잔류물을 제거하기 위해 과도식각하되 상기 스토리지노드콘택스페이서 및 상기 층간절연막보다 상기 스토리지노드콘택플러그를 더 빠르게 식각하는 단계, 상기 트렌치홀의 내부에 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 식각정지절연막의 잔류물을 제거하기 위한 과도식각은 다운스트림방식의 식각장비를 이용하여 진행하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, the method comprising: forming an interlayer insulating layer having a storage node contact hole on a semiconductor substrate; forming a storage node contact spacer on a sidewall of the storage node contact hole; Forming a storage node contact plug surrounded by the storage node contact spacer in a storage node contact hole, stacking an etch stop insulating layer and an insulating layer for the storage node on the front surface including the storage node contact plug, and the storage node Forming a trench to sequentially open the storage node contact plug and the storage node contact spacer by sequentially etching the insulating layer and the etch stop insulating layer, and performing excessive etching to remove residues of the etch stop insulating layer. Contact Space And etching the storage node contact plug faster than the interlayer insulating layer, forming a lower electrode in the trench hole, and sequentially forming a dielectric layer and an upper electrode on the lower electrode. In addition, the transient etching for removing the residue of the etch stop insulating film is characterized by using a downstream etching equipment.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

후술하는 실시예에서는 트렌치홀 형성시 식각정지절연막의 식각을 RF 플라즈마방식의 식각장비를 사용하지 않고 마이크로웨이브(Microwave) 방식 즉, 다운스트림(Downstream) 방식의 식각장비를 이용하여 스토리지노드콘택플러그(폴리실리콘)의 식각률을 스토리지노드콘택스페이서(질화막)보다 빠르게 하여 스토리지노드콘택스페이서의 과도한 식각으로 인한 어택을 방지하고자 한다.In the embodiments to be described later, the etching of the etch stop insulating layer during the formation of the trench holes is performed by using a microwave node, that is, a downstream node etching device, without using an RF plasma method. The etching rate of polysilicon) is faster than that of the storage node contact spacer (nitride layer) to prevent attack due to excessive etching of the storage node contact spacer.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다.2A through 2C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(31) 상부에 층간절연막(32)을 형성한다. 이때, 도시되지 않았지만, 층간절연막(32) 형성전에는 잘 알려진 바와 같이, 트랜지스터 및 비트라인과 같은 여러 소자들이 형성될 것이며, 이에 따라 층간절연막(32)은 다층 구조의 층간절연막일 수 있다.As shown in FIG. 2A, an interlayer insulating film 32 is formed on the semiconductor substrate 31. At this time, although not shown, as is well known before the interlayer insulating layer 32 is formed, various elements such as transistors and bit lines will be formed. Accordingly, the interlayer insulating layer 32 may be an interlayer insulating layer having a multilayer structure.

다음으로, 층간절연막(32) 상에 감광막을 이용한 콘택마스크(도시 생략)를 형성한 후, 콘택마스크를 식각배리어로 층간절연막(32)을 식각하여 반도체 기판(31)의 표면을 개방시키는 스토리지노드콘택홀(33)을 형성한다. 이때, 스토리지노드콘택홀(33)이 개방되는 반도체 기판(31)은 소스/드레인접합일 수 있다.Next, after forming a contact mask (not shown) using a photoresist film on the interlayer insulating film 32, the storage node for opening the surface of the semiconductor substrate 31 by etching the interlayer insulating film 32 with an etch barrier. The contact hole 33 is formed. In this case, the semiconductor substrate 31 in which the storage node contact hole 33 is opened may be a source / drain junction.

이어서, 스토리지노드콘택홀(33)의 측벽에 접하는 스토리지노드콘택스페이서(34)를 형성한다. 이때, 스토리지노드콘택스페이서(34)는 스토리지노드콘택홀(33)을 포함한 전면에 실리콘질화막(Silicon nitride, Si3N4)을 증착한 후, 반도체 기판 (31)의 표면이 드러나도록 에치백하여 측벽(side wall) 형태로 형성한 것이다.Subsequently, a storage node contact spacer 34 in contact with the sidewall of the storage node contact hole 33 is formed. In this case, the storage node contact spacer 34 deposits a silicon nitride layer (Si 3 N 4 ) on the entire surface including the storage node contact hole 33 and then etches back to expose the surface of the semiconductor substrate 31. It is formed in the form of a side wall (side wall).

다음으로, 스토리지노드콘택스페이서(34)가 형성된 스토리지노드콘택홀(33) 내부에 스토리지노드콘택플러그(35)를 매립시킨다. Next, the storage node contact plug 35 is embedded in the storage node contact hole 33 in which the storage node contact spacer 34 is formed.

이때, 스토리지노드콘택플러그(35)는 스토리지노드콘택스페이서(34)가 형성된 스토리지노드콘택홀(33)을 채울때까지 전면에 폴리실리콘막을 증착한 후, TCMP(Touch Chemical Mechanical Polishing) 공정을 통해 폴리실리콘막을 일부 연마해주고, 연속해서 전면 건식식각을 진행하여 형성한다.At this time, the storage node contact plug 35 deposits a polysilicon film on the front surface until the storage node contact hole 33 in which the storage node contact spacer 34 is formed is deposited, and then the polysilicon layer is subjected to a TCMP (Touch Chemical Mechanical Polishing) process. The silicon film is partially polished, and is formed by performing dry etching on the whole surface continuously.

도 2b에 도시된 바와 같이, 스토리지노드콘택플러그(35)와 스토리지노드콘택스페이서(34)을 포함한 전면에 식각정지절연막(36)을 형성한다. 이때, 식각정지절연막(36)은 실리콘질화막(Si3N4)으로 형성한다.As illustrated in FIG. 2B, an etch stop insulating layer 36 is formed on the entire surface including the storage node contact plug 35 and the storage node contact spacer 34. In this case, the etch stop insulating film 36 is formed of a silicon nitride film (Si 3 N 4 ).

다음으로, 식각정지절연막(36) 상에 스토리지노드용 절연막(36)을 형성한다. 이때, 스토리지노드용 절연막(36)은 BPSG, USG, HDP 또는 TEOS 중에서 선택된다.Next, an insulating layer 36 for a storage node is formed on the etch stop insulating layer 36. In this case, the insulating layer 36 for the storage node is selected from BPSG, USG, HDP or TEOS.

다음으로, 스토리지노드용 절연막(37)과 식각정지절연막(36)을 차례로 건식식각하여 적어도 스토리지노드콘택플러그(35) 상부를 개방시키는 트렌치홀(Trench hole, 38)을 형성한다.Next, a trench hole 38 is formed to dry at least the upper portion of the storage node contact plug 35 by sequentially etching the storage node insulating layer 37 and the etch stop insulating layer 36.

위와 같은 트렌치홀(38) 형성을 위한 건식식각 공정은 스토리지노드용 절연막(37)과 식각정지절연막(36)을 식각하는 메인식각공정과 식각정지절연막(36)의 잔류물을 제거하기 위해 과도식각(Over etch)으로 이루어지는데, 본 발명은 식각정지절연막(36)의 과도식각시 스토리지노드콘택스페이서 어택에 의한 틈이 발생하지 않 도록, 과도식각의 식각장비를 RF 플라즈마 방식에서 마이크로웨이브 즉, 다운스트림방식의 식각장비를 이용하여 진행한다.In the dry etching process for forming the trench hole 38 as described above, the main etching process for etching the storage node insulating layer 37 and the etch stop insulating layer 36 and the transient etching to remove residues of the etch stop insulating layer 36. (Over etch), the present invention is to prevent the gap caused by the storage node contact spacer attack during the etching of the etch stop insulating layer 36, the etching equipment of the microwave etching, that is, down in the RF plasma method Proceed by using stream type etching equipment.

이러한 다운스트림방식의 식각장비를 이용하여 과도식각을 진행하게 되면, 스토리지노드콘택플러그(35)로 사용된 폴리실리콘막의 식각률이 스토리지노드콘택스페이서(34)로 사용될 실리콘질화막보다 빠르게 유지하도록 할 수 있다.When the over-etching is performed using the downstream etching apparatus, the etching rate of the polysilicon film used as the storage node contact plug 35 may be maintained faster than the silicon nitride film used as the storage node contact spacer 34. .

상기 다운스트림방식의 식각장비를 이용한 과도식각시, 챔버압력은 300mTorr∼1500mTorr 범위의 고압을 사용하여 물리적인 식각은 제한하고 화학적인 식각으로 폴리실리콘의 식각률을 질화막보다 빠르게 유지하도록 하며, 마이크로웨이브는 300W∼1000W범위로 하고 식각가스는 불소 베이스(Fluorine base)의 CF4에 산소(O2)를 첨가하여 진행한다. 이때, 산소의 유량은 CF4보다 많이 플로우시킴으로써 층간절연막(32)으로 사용된 산화막의 식각률이 스토리지노드콘택플러그(35)로 사용된 폴리실리콘보다 느리게 한다.In the case of transient etching using the downstream etching equipment, the chamber pressure is limited to physical etching by using a high pressure in the range of 300mTorr to 1500mTorr, and the etching rate of polysilicon is maintained faster than the nitride film by chemical etching. The etching gas is in the range of 300W to 1000W, and the etching gas proceeds by adding oxygen (O 2 ) to CF 4 of the fluorine base. At this time, the flow rate of oxygen flows more than CF 4 so that the etch rate of the oxide film used as the interlayer insulating film 32 is slower than the polysilicon used as the storage node contact plug 35.

이때, 산소의 유량은 200sccm∼500sccm 범위로 하고 CF4는 100sccm∼250sccm 범위로 한다.At this time, the flow rate of oxygen is in the range of 200 sccm to 500 sccm and CF 4 is in the range of 100 sccm to 250 sccm.

위와 같은 레시피를 적용하면, 폴리실리콘의 식각률은 초당 3.7Å, 질화막의 식각률은 초당 2.8Å의 데이타를 보여주고 있으며, 식각률 차이로 과도식각후의 식각단면은 완만한 슬로프(Slope) 모양을 형성하게 된다.Applying the above recipe, the etch rate of polysilicon shows 3.7Å per second and the nitride film etch rate of 2.8Å per second, and the etching section after the overetch due to the difference in etch rate forms a gentle slope shape. .

도 2c에 도시된 바와 같이, TiN 하부전극을 형성하기에 앞서, 배리어메탈(39)을 형성한다. As shown in FIG. 2C, before forming the TiN lower electrode, the barrier metal 39 is formed.

예컨대, 트렌치홀(38)을 포함한 전면에 PVD 또는 CVD 방법으로 티타늄(Ti)을 증착한 후 어닐(Anneal)을 진행하여 티타늄실리사이드(TiSix)를 형성하고, 미반응 티타늄은 습식식각으로 제거한다. 여기서, 배리어메탈(39)인 티타늄실리사이드는 스토리지노드콘택플러그(35)로 사용된 폴리실리콘의 실리콘(Si)과 티타늄(Ti)이 반응하여 형성된 것으로, 스토리지노드콘택플러그(35) 주변의 층간절연막(32)이나 스토리지노드콘택스페이서(34)에서는 티타늄실리사이드가 형성되지 않는다.For example, titanium (Ti) is deposited on the entire surface including the trench hole 38 by PVD or CVD, followed by annealing to form titanium silicide (TiSi x ), and unreacted titanium is removed by wet etching. . Here, the titanium silicide, which is the barrier metal 39, is formed by reacting silicon (Si) and titanium (Ti) of polysilicon used as the storage node contact plug 35, and an interlayer insulating layer around the storage node contact plug 35. Titanium silicide is not formed at 32 or the storage node contact spacer 34.

위와 같이, 배리어메탈(39)인 티타늄실리사이드를 형성해주면 스토리지노드콘택플러그(35)와 후속 TiN 하부전극이 접촉할 면의 저항을 낮춘다. As described above, when the titanium silicide as the barrier metal 39 is formed, the resistance of the contact surface between the storage node contact plug 35 and the subsequent TiN lower electrode is lowered.

다음으로, 하부전극 분리(Storage node isolation) 공정을 진행하여 트렌치홀(38)의 내부에 스토리지노드콘택플러그(35)와 연결되는 TiN 하부전극(40)을 형성한다. Next, a TiN bottom electrode 40 connected to the storage node contact plug 35 is formed in the trench hole 38 by performing a storage node isolation process.

상기 TiN 하부전극(40)을 형성하기 위한 하부전극 분리 공정은, 트렌치홀(38)을 포함한 스토리지노드용 절연막(37) 상에 CVD, PVD 또는 ALD 방법을 이용하여 TiN을 증착하고, 트렌치홀(38)을 제외한 스토리지노드용 절연막(37)의 표면 상부에 형성된 TiN을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 TiN 하부전극(40)을 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 파티클이 TiN 하부전극(40)의 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 감광막으로 트렌치홀(38)의 내부를 모두 채운 후에, 스토리지노드용 절연막(37)의 표면이 노출될 때까지 TiN을 화학적기계적연마 또는 에치백을 수행하고, 감광막을 애싱(ashing)하여 제거하는 것이 좋다. In the lower electrode separation process for forming the TiN lower electrode 40, TiN is deposited on the storage node insulating layer 37 including the trench hole 38 by using a CVD, PVD, or ALD method. The TiN lower electrode 40 is formed by removing TiN formed on the upper surface of the insulating layer 37 for the storage node except for 38) by chemical mechanical polishing (CMP) or etch back. Here, since the particles such as abrasives or etched particles may adhere to the inside of the TiN lower electrode 40 during chemical mechanical polishing or etch back process, the trench hole 38 may be formed as a photoresist having good step coverage characteristics. After filling the inside, TiN is chemically polished or etched back until the surface of the insulating layer 37 for a storage node is exposed, and ashing of the photoresist film is preferable.

다음으로, TiN 하부전극(40) 상에 유전막(41)과 TiN 상부전극(42)을 순차적으로 형성하여 캐패시터를 완성한다. Next, the dielectric film 41 and the TiN upper electrode 42 are sequentially formed on the TiN lower electrode 40 to complete the capacitor.

이때, 유전막(41)은 ONO, HfO2, Al2O3 또는 Ta2O5 중에서 선택되며, 트렌치홀(38)의 바닥부분이 평탄해진 상태이므로 스텝커버리지에 민감하지 않는 증착공정을 이용해도 된다. 아울러, TiN 상부전극(42)또한 스텝커버리지에 민감하지 않는 증착공정을 이용해도 되는데, CVD, PVD 또는 ALD 방법을 이용한다.In this case, the dielectric layer 41 may be selected from ONO, HfO 2 , Al 2 O 3, or Ta 2 O 5 , and since the bottom portion of the trench hole 38 is flat, a deposition process that is not sensitive to step coverage may be used. . In addition, the TiN upper electrode 42 may also use a deposition process that is not sensitive to step coverage, using a CVD, PVD or ALD method.

위와 같은 유전막(41)과 TiN 상부전극(42) 형성시에 스토리지노드콘택플러그(35) 주변에 틈이 발생되지 않은 상태이므로 TiN 상부전극(42)으로 사용된 TiN을 증착할 시점의 공간이 막히지도 않고, 유전막(41)과 TiN 상부전극(42)에 첨점이 발생되지도 않는다.When the dielectric layer 41 and the TiN upper electrode 42 are formed, no gap is generated around the storage node contact plug 35. Therefore, the space at the time of depositing TiN used as the TiN upper electrode 42 is not blocked. In addition, no peaks are generated in the dielectric film 41 and the TiN upper electrode 42.

상술한 바와 같이, 본 발명은 TiN 하부전극(39) 형성전에 트렌치홀(38) 형성을 위한 과도식각시 다운스트림방식의 식각장비를 이용하여 스토리지노드콘택플러그(35)로 사용된 폴리실리콘의 식각률을 주변의 층간절연막(32) 및 스토리지노드콘택스페이서(34)보다 더 빠르게 진행하므로써, 스토리지노드콘택스페이서 어택을 방지한다.As described above, in the present invention, the etching rate of the polysilicon used as the storage node contact plug 35 by using an etching method of the downstream method during the transient etching for forming the trench hole 38 before the TiN lower electrode 39 is formed. By advancing faster than the interlayer insulating film 32 and the storage node contact spacer 34 around it, the storage node contact spacer attack is prevented.

이로써, 후속 트렌치홀(38) 바닥에서 틈이 발생하지 않음에 따라 TiN 상부전극(41)으로 사용된 TiN을 증착할 시점의 공간이 막히지도 않고, 유전막(40)과 TiN 상부전극(41)에 첨점이 발생되지도 않는다.As a result, since a gap does not occur in the bottom of the subsequent trench hole 38, the space at the time of depositing TiN used as the TiN upper electrode 41 is not blocked, and the dielectric layer 40 and the TiN upper electrode 41 are not blocked. No spikes are generated.

상술한 실시예에서는 하부전극이 TiN인 경우에 대해 설명하였으나, 본 발명은 스토리지노드콘택스페이서로 질화막계 물질을 사용하는 모든 캐패시터의 제조 공정에 적용할 수 있다.In the above-described embodiment, the case in which the lower electrode is TiN has been described. However, the present invention can be applied to a manufacturing process of all capacitors using nitride based materials as storage node contact spacers.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 다운스트림방식의 식각장비를 이용하여 식각정지절연막의 과도식각을 진행하여 스토리지노드콘택스페이서의 과도한 손실을 방지하므로써 누설전류소스를 제거하여 캐패시터의 수율을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of improving the yield of the capacitor by eliminating the leakage current source by preventing excessive loss of the storage node contact spacer by proceeding excessive etching of the etch stop insulating film using the downstream type etching equipment. .

이와 같이, 누설전류소스를 제거함에 따라 미세 패턴화에 따른 디자인룰을 확보하면서 공정마진을 극대화시킬 수 있는 효과가 있다.As such, by removing the leakage current source, it is possible to maximize the process margin while securing the design rule according to the fine patterning.

Claims (8)

반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계;Forming an interlayer dielectric layer having a storage node contact hole on the semiconductor substrate; 상기 스토리지노드콘택홀의 측벽에 스토리지노드콘택스페이서를 형성하는 단계;Forming a storage node contact spacer on a sidewall of the storage node contact hole; 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 스토리지노드콘택플러그를 형성하는 단계;Forming a storage node contact plug surrounded by the storage node contact spacer in the storage node contact hole; 상기 스토리지노드콘택플러그를 포함한 전면에 식각정지절연막과 스토리지노드용 절연막을 적층하는 단계;Stacking an etch stop insulating film and an insulating film for a storage node on the entire surface including the storage node contact plug; 상기 스토리지노드용 절연막과 상기 식각정지절연막을 순차적으로 식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계;Sequentially etching the storage node insulating layer and the etch stop insulating layer to form a trench hole for opening at least the storage node contact plug and the storage node contact spacer; 상기 식각정지절연막의 잔류물을 제거하기 위해 과도식각하되, 상기 스토리지노드콘택스페이서 및 상기 층간절연막보다 상기 스토리지노드콘택플러그를 더 빠르게 식각하는 단계;Etching the storage node contact plug more quickly than the storage node contact spacer and the interlayer insulating layer to overetch to remove the residue of the etch stop insulating layer; 상기 트렌치홀의 내부에 하부전극을 형성하는 단계; 및Forming a lower electrode in the trench hole; And 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계Sequentially forming a dielectric film and an upper electrode on the lower electrode 를 포함하는 반도체 메모리 장치의 제조 방법.Method of manufacturing a semiconductor memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 식각정지절연막의 잔류물을 제거하기 위한 과도식각은,Transient etching for removing the residue of the etch stop insulating film, 다운스트림방식의 식각장비를 이용하여 진행하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.A method of manufacturing a semiconductor memory device, characterized in that it proceeds using downstream etching equipment. 제2항에 있어서,The method of claim 2, 상기 과도식각시, When the excessive etching, 챔버압력은 300mTorr∼1500mTorr 범위의 고압을 사용하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.A method of manufacturing a semiconductor memory device, wherein the chamber pressure uses a high pressure in the range of 300 mTorr to 1500 mTorr. 제2항에 있어서,The method of claim 2, 상기 과도식각시,When the excessive etching, 마이크로웨이브는 300W∼1000W범위로 하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.A microwave manufacturing method of a semiconductor memory device, characterized in that in the range of 300W to 1000W. 제2항에 있어서,The method of claim 2, 상기 과도식각시,When the excessive etching, 식각가스는 CF4에 산소를 첨가하여 진행하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.The etching gas is a manufacturing method of a semiconductor memory device, characterized in that by proceeding by adding oxygen to CF 4 . 제5항에 있어서,The method of claim 5, 상기 산소의 유량은 CF4보다 많이 플로우시키는 것을 특징으로 하는 반도체메모리장치의 제조 방법.The flow rate of the oxygen flows more than CF 4 manufacturing method of a semiconductor memory device. 제6항에 있어서,The method of claim 6, 상기 산소의 유량은 200sccm∼500sccm 범위로 하고, 상기 CF4는 100sccm∼250sccm 범위로 하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.The flow rate of the oxygen is in the range of 200sccm to 500sccm, and the CF 4 is in the range of 100sccm to 250sccm. 제1항 내지 제7항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 7, 상기 스토리지노드콘택플러그는 폴리실리콘으로 형성하고, 상기 식각정지절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체메모리장치의 제조 방법.The storage node contact plug is formed of polysilicon, and the etch stop insulating layer is formed of a silicon nitride film.
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