KR100709580B1 - Method for fabricating semiconductor memory device with recessed storage node contact plug - Google Patents

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Abstract

본 발명은 식각정지절연막 식각과정의 스토리지노드콘택스페이서 어택에 의한 틈으로 인해 초래되는 캐패시터의 누설전류소스를 제거할 수 있는 반도체메모리장치의 제조 방법을 제공하기 위한 것으로, 반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계, 상기 스토리지노드콘택홀의 측벽에 질화막계의 스토리지노드콘택스페이서를 형성하는 단계, 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 실리콘계의 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그를 포함한 전면에 질화막계의 식각정지절연막과 산화막계의 스토리지노드용 절연막을 적층하는 단계, 상기 스토리지노드용 절연막과 식각정지절연막을 순차적으로 식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계, 상기 트렌치홀 형성시 상기 스토리지노드콘택스페이서의 어택으로 발생된 틈을 제거할때까지 플라즈마처리를 진행하여 상기 스토리지노드콘택플러그를 리세스시키는 단계, 및 상기 트렌치홀의 내부에 상기 리세스된 스토리지노드콘택플러그에 연결되는 하부전극을 형성하는 단계를 포함한다.The present invention provides a method of manufacturing a semiconductor memory device capable of removing a leakage current source of a capacitor caused by a gap caused by a storage node contactor attack during an etch stop insulating layer etching process. Forming an interlayer dielectric layer having holes, forming a nitride-based storage node spacer on sidewalls of the storage node contact hole, and a storage node of silicon type surrounded by the storage node contact spacer in the storage node contact hole Forming a contact plug, laminating an etch stop insulating film of a nitride film layer and an insulating film for a storage node of an oxide film layer on an entire surface including the storage node contact plug, sequentially etching the storage node insulating film and an etch stop insulating film The storage node cone Forming a trench hole for opening a plug and a storage node contact spacer; and performing a plasma treatment until the gap generated by the attack of the storage node contact spacer is removed when the trench hole is formed to recess the storage node contact plug. And forming a lower electrode connected to the recessed storage node contact plug in the trench hole.

스토리지노드콘택스페이서, 어택, 틈, 리세스, 플라즈마처리Storage node contact spacer, attack, gap, recess, plasma treatment

Description

리세스된 스토리지노드콘택플러그를 갖는 반도체메모리장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE WITH RECESSED STORAGE NODE CONTACT PLUG} A method of manufacturing a semiconductor memory device having a recessed storage node contact plug {METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE WITH RECESSED STORAGE NODE CONTACT PLUG}             

도 1a 및 도 1b는 종래기술에 따른 반도체메모리장치의 제조 방법을 간략히 도시한 공정 단면도,1A and 1B are cross-sectional views briefly illustrating a method of manufacturing a semiconductor memory device according to the prior art;

도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도,2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a first embodiment of the present invention;

도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도.
3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 층간절연막31 semiconductor substrate 32 interlayer insulating film

33 : 스토리지노드콘택홀 34 : 스토리지노드콘택스페이서33: storage node contact hole 34: storage node contact spacer

35 : 스토리지노드콘택플러그 36 : 식각정지절연막35: storage node contact plug 36: etch stop insulating film

37 : 스토리지노드용 절연막 39, 39a : 트렌치홀37: insulating layer for storage node 39, 39a: trench hole

41 : 리세스 42 : 티타늄실리사이드 41: recess 42: titanium silicide                 

43 : TiN 하부전극 44 : 유전막43 TiN lower electrode 44 Dielectric film

45 : TiN 상부전극
45 TiN upper electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체메모리장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor memory device.

반도체메모리장치의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25fF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2 O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 하부전극의 면적을 효과적으로 증대시키기 위해 하부전극을 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 하부전극 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 하부전극의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 하부전극과 상부전극을 모두 금속막으로 형성하는 방법(Metal Insulator Metal; MIM) 등이 제안되었다. As the minimum line width of semiconductor memory devices decreases and the degree of integration increases, the area in which capacitors are formed is gradually narrowing. Even if the area where the capacitor is formed is narrowed, the capacitor in the cell must secure a capacitance of at least about 25 fF required per cell. In order to form a capacitor having a high capacitance on such a small area, a high dielectric constant such as Ta 2 O 5 , Al 2 O 3, or HfO 2 is substituted for the silicon oxide film (ε = 3.8) and the nitride film (ε = 7). Method of using a material having a dielectric material as a dielectric film, and in order to effectively increase the area of the lower electrode, the lower electrode is three-dimensionally formed into a cylinder type, a concave type, or a MPS (Meta stable-Poly Silicon) A method of increasing the effective surface area of the lower electrode by 1.7 to 2 times by growing it, and a method of forming both the lower electrode and the upper electrode with a metal film (Metal Insulator Metal; MIM) have been proposed.

현재 128M 이상의 집적도를 갖는 DRAM에서 통상적인 MIM 콘케이브 TiN 하부전극을 갖는 캐패시터를 갖는 반도체메모리장치의 제조 방법은 다음과 같다.Currently, a method of manufacturing a semiconductor memory device having a capacitor having a MIM concave TiN lower electrode, which is typical in DRAMs having an integration density of 128M or more, is as follows.

도 1a 및 도 1b는 종래기술에 따른 반도체메모리장치의 제조 방법을 간략히 도시한 공정 단면도이다.1A and 1B are cross-sectional views briefly illustrating a method of manufacturing a semiconductor memory device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 식각하여 반도체 기판(11)의 표면을 개방시키는 스토리지노드콘택홀(도시 생략)을 형성한다.As shown in FIG. 1A, after forming the interlayer insulating film 12 on the semiconductor substrate 11, the storage node contact hole for etching the interlayer insulating film 12 to open the surface of the semiconductor substrate 11 (not shown) ).

이어서, 스토리지노드콘택홀의 측벽에 접하는 스토리지노드콘택스페이서(13)를 형성한 후, 스토리지노드콘택스페이서(13)가 형성된 스토리지노드콘택홀 내부에 스토리지노드콘택플러그(14)를 매립시킨다. 여기서, 스토리지노드콘택스페이서(13)는 실리콘질화막으로 형성하고, 스토리지노드콘택플러그(14)는 폴리실리콘으로 형성한다.Subsequently, after forming the storage node contact spacer 13 in contact with the sidewall of the storage node contact hole, the storage node contact plug 14 is embedded in the storage node contact hole in which the storage node contact spacer 13 is formed. Here, the storage node contact spacer 13 is formed of a silicon nitride film, and the storage node contact plug 14 is formed of polysilicon.

다음으로, 스토리지노드콘택플러그(14)를 포함한 층간절연막(12) 상에 식각정지절연막(15)을 형성한 후, 식각정지절연막(15) 상에 스토리지노드용 절연막(16)을 형성한다. 여기서, 식각정지절연막(15)은 실리콘질화막으로 형성하고, 스토리지노드용 절연막(16)은 실리콘산화막계 산화막으로 형성한다.Next, after the etch stop insulating film 15 is formed on the interlayer insulating film 12 including the storage node contact plug 14, the insulating layer 16 for the storage node is formed on the etch stop insulating film 15. Here, the etch stop insulating film 15 is formed of a silicon nitride film, and the storage node insulating film 16 is formed of a silicon oxide based oxide film.

다음으로, 스토리지노드용 절연막(16)과 식각정지절연막(15)을 차례로 건식식각하여 스토리지노드콘택플러그(14) 상부를 개방시키는 트렌치홀(Trench hole, 17)을 형성한다.Next, a trench etch 17 for opening the upper portion of the storage node contact plug 14 is formed by dry etching the storage node insulating layer 16 and the etch stop insulating layer 15 in order.

이어서, TiN 하부전극을 형성하기에 앞서, TiN 하부전극을 형성하기 위해서 는 배리어메탈(Barrier metal) 형성이 필수적인데, 이를 위하여 트렌치홀(17)을 포함한 전면에 PVD 또는 CVD 방법으로 티타늄(Ti)을 증착한 후 어닐(Anneal)을 통하여 배리어메탈인 TiSix(18)를 형성하고 미반응 티타늄은 습식식각으로 제거한다.Subsequently, prior to forming the TiN bottom electrode, barrier metal formation is essential for forming the TiN bottom electrode. For this, titanium (Ti) is formed on the entire surface including the trench hole 17 by PVD or CVD. After the deposition of the annealing (Anneal) to form a barrier metal TiSi x (18) to remove the unreacted titanium by wet etching.

위와 같이, 배리어메탈인 TiSix(18)를 형성해주므로써 스토리지노드콘택플러그(14)와 후속 TiN 하부전극이 접촉할 면의 저항을 낮춘다. As described above, the formation of the barrier metal TiSi x (18) lowers the resistance of the contact surface of the storage node contact plug 14 and the subsequent TiN lower electrode.

도 1b에 도시된 바와 같이, 배리어메탈인 TiSix(18)를 형성한 후에, 트렌치홀(17)을 포함한 전면에 TiN을 증착하고 스토리지노드용 절연막(16) 상부의 TiN을 선택적으로 제거하여 트렌치홀(17) 내부에서 스토리지노드콘택플러그(14)와 연결되는 TiN 하부전극(19)을 형성한다.As shown in FIG. 1B, after forming TiSi x 18, which is a barrier metal, TiN is deposited on the entire surface including the trench hole 17 and the TiN on the storage node insulating layer 16 is selectively removed to form a trench. The TiN lower electrode 19 connected to the storage node contact plug 14 is formed in the hole 17.

다음으로, TiN 하부전극(19) 상에 유전막(20)과 TiN 상부전극(21)을 순차적으로 형성하여 캐패시터를 완성한다.Next, the dielectric film 20 and the TiN upper electrode 21 are sequentially formed on the TiN lower electrode 19 to complete the capacitor.

그러나, 종래기술은 트렌치홀(17) 형성시 실리콘질화막으로 형성한 식각정지절연막(15)을 식각하는 과정에서 식각정지절연막(15)과 동일하게 실리콘질화막으로 형성한 스토리지노드콘택스페이서(13)가 일부 식각되는 스토리지노드콘택스페이서 어택이 발생한다. 이러한 스토리지노드콘택스페이서 어택에 의해 스토리지노드콘택플러그(14) 주변에 틈(Crevasse, 22)이 발생한다. 이때, 틈(22)은 식각정지절연막(15) 식각과정에서 스토리지노드콘택스페이서(13)가 가장 많이 식각되고, 스토리지노드콘택플러그(14)와 층간절연막(12)도 일부분 식각되어 여러번 굴곡이 지는 형태를 갖는다. However, according to the related art, in the process of etching the etch stop insulating film 15 formed of the silicon nitride film when the trench hole 17 is formed, the storage node spacer 13 formed of the silicon nitride film is the same as that of the etch stop insulating film 15. Some etched storage node contact spacer attacks occur. The storage node contact spacer attack generates a crease 22 around the storage node contact plug 14. In this case, the gap 22 has the most frequently etched storage node contact spacer 13 during the etching stop insulating film 15, and the storage node contact plug 14 and the interlayer insulating film 12 are partially etched to bend several times. Take form.                         

위와 같이, 여러번 굴곡이 진 틈(22)이 발생된 상태에서 스텝커버리지(Step coverage)가 50% 정도인 TiN 증착 및 식각을 통해 TiN 하부전극(19)이 형성되고, 유전막(20) 및 TiN 상부전극(21)이 형성되는데, 이때 TiN 상부전극(21)으로 사용된 TiN을 증착할 시점의 공간이 막히거나(23), 매우 좁아 TiN 상부전극(21)이 제대로 따라 들어가지 못하여 유전막(20)과 TiN 상부전극(21)에 첨점(24)이 발생된다.As described above, the TiN lower electrode 19 is formed through TiN deposition and etching having a step coverage of about 50% in a state where the curved gap 22 is generated several times, and the dielectric film 20 and the TiN upper portion are formed. The electrode 21 is formed, in which the space at the time of depositing TiN used as the TiN upper electrode 21 is blocked (23), or very narrow, so that the TiN upper electrode 21 does not properly enter the dielectric film 20. And a peak 24 is generated on the TiN upper electrode 21.

또한, TiN 상부전극(21)으로 사용된 TiN을 증착할 시점의 공간이 막히거나, 매우 좁아 TiN 상부전극(21)이 제대로 따라 들어가지 못하여 캐패시터의 구조적 결함을 형성하여 캐패시터의 누설전류소스(Leakage current source)로 작용함에 따라 캐패시터 누설전류 특성이 열화되는 문제가 있다.
In addition, the space at the time of depositing TiN used as the TiN upper electrode 21 is clogged or is very narrow so that the TiN upper electrode 21 cannot be properly entered to form a structural defect of the capacitor, thereby causing leakage of the leakage current source of the capacitor. As a current source), the capacitor leakage current characteristic is deteriorated.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 식각정지절연막 식각과정의 스토리지노드콘택스페이서 어택에 의한 틈으로 인해 초래되는 캐패시터의 누설전류소스를 제거할 수 있는 반도체메모리장치의 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems of the prior art, and is a semiconductor memory device capable of removing a leakage current source of a capacitor caused by a gap caused by a storage node contact attack during an etch stop insulating film etching process. The purpose is to provide a method.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제조 방법은 반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계, 상기 스토리지노드콘택홀의 측벽에 질화막계의 스토리지노드콘택스페이서를 형성하는 단 계, 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그를 포함한 전면에 질화막계의 식각정지절연막과 산화막계의 스토리지노드용 절연막을 적층하는 단계, 상기 스토리지노드용 절연막과 식각정지절연막을 순차적으로 식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계, 상기 트렌치홀 형성시 상기 스토리지노드콘택스페이서의 어택으로 발생된 틈을 제거할때까지 플라즈마처리를 진행하여 상기 스토리지노드콘택플러그를 리세스시키는 단계, 및 상기 트렌치홀의 내부에 상기 리세스된 스토리지노드콘택플러그에 연결되는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 스토리지노드콘택플러그를 리세스시키기 위한 플라즈마처리는 NF3/He/O2의 혼합가스를 플라즈마 상태로 공급하여 진행하는 것을 특징으로 하며, 상기 플라즈마처리는 패러데이 쉴드가 장착된 ICP, MDS, ECR 또는 헬리칼 중에서 선택된 플라즈마소스를 사용하는 플라즈마 장비에서 진행하는 것을 특징으로 한다.A method of manufacturing a semiconductor memory device of the present invention for achieving the above object is to form an interlayer insulating film having a storage node contact hole on a semiconductor substrate, forming a storage node contact spacer of the nitride film system on the sidewall of the storage node contact hole The method may further include forming a storage node contact plug surrounded by the storage node contact spacer in the storage node contact hole, and an etch stop insulating film of a nitride film and a storage node of an oxide film on the entire surface including the storage node contact plug. Stacking an insulating film for forming a trench, and sequentially forming the trench for opening the storage node contact plug and the storage node contact spacer by sequentially etching the storage node insulating film and the etch stop insulating film, wherein the storage node is formed when the trench hole is formed. Contact spacer Recessing the storage node contact plug by performing a plasma process until the gap is generated, and forming a lower electrode connected to the recessed storage node contact plug in the trench hole. The plasma treatment for recessing the storage node contact plug may be performed by supplying a mixed gas of NF 3 / He / O 2 in a plasma state, wherein the plasma treatment is equipped with a Faraday shield. It characterized in that the progress in the plasma equipment using a plasma source selected from the ICP, MDS, ECR or helical.

또한, 본 발명의 반도체 메모리 장치의 제조 방법은 반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계, 상기 스토리지노드콘택홀의 측벽에 질화막계의 스토리지노드콘택스페이서를 형성하는 단계, 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 실리콘계의 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그를 포함한 전면에 질화막계의 식각정지절연막과 산화막계의 스토리지노드용 절연막을 적층하는 단 계, 상기 스토리지노드용 절연막 상에 마스크 형태로 형상화된 하드마스크폴리실리콘막을 형성하는 단계, 상기 하드마스크폴리실리콘막을 식각배리어로 상기 스토리지노드용 절연막을 식각하여 트렌치홀을 일부 형성하는 단계, 상기 하드마스크폴리실리콘막을 제거하는 단계, 상기 스토리지노드용 절연막 식각후 드러난 상기 식각정지절연막을 식각하여 상기 스토리지노드콘택플러그 상부를 완전히 개방시키도록 상기 트렌치홀을 형성하는 단계, 상기 트렌치홀 형성시 상기 스토리지노드콘택스페이서의 어택으로 발생된 틈을 제거할때까지 플라즈마처리를 진행하여 상기 스토리지노드콘택플러그를 리세스시키는 단계, 및 상기 트렌치홀의 내부에 상기 리세스된 스토리지노드콘택플러그에 연결되는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 하드마스크폴리실리콘막 제거, 상기 식각정지절연막 식각 및 상기 스토리지노드콘택플러그의 리세스 단계는 인시튜로 진행하는 것을 특징으로 하며, 상기 하드마스크폴리실리콘막을 제거하는 단계는 Cl2/HBr 플라즈마를 이용하여 진행하는 것을 특징으로 하고, 상기 식각정지절연막을 식각하는 단계는 C2F6/O2 플라즈마를 이용하여 진행하는 것을 특징으로 하며, 상기 스토리지노드콘택플러그를 리세스시키는 단계는 Cl2/HBr 플라즈마 처리를 이용하는 것을 특징으로 한다.
In addition, the method of manufacturing a semiconductor memory device of the present invention comprises the steps of: forming an interlayer insulating film having a storage node contact hole on a semiconductor substrate; Forming a silicon-based storage node contact plug surrounded by the storage node contact spacer in the node contact hole; Stacking, forming a hard mask polysilicon layer shaped in a mask shape on the insulating layer for the storage node, etching the storage node insulating layer using the hard mask polysilicon layer as an etching barrier to form a trench hole , The hard mask polysilicon Removing the insulating layer; forming the trench hole to etch the etch stop insulating layer exposed after etching the insulating layer for the storage node to completely open the upper portion of the storage node contact plug, and when forming the trench hole, Recessing the storage node contact plug by performing a plasma treatment until the gap generated by the attack is removed, and forming a lower electrode connected to the recessed storage node contact plug in the trench hole And removing the hard mask polysilicon layer, etching the etch stop insulating layer, and recessing the storage node contact plug, in situ, and removing the hard mask polysilicon layer. Proceeds using Cl 2 / HBr plasma The etching stop layer may be etched using a C 2 F 6 / O 2 plasma, and the recess of the storage node contact plug may be performed using a Cl 2 / HBr plasma process. It is characterized by using.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .                     

도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(31) 상부에 층간절연막(32)을 형성한다. 이때, 도시되지 않았지만, 층간절연막(32) 형성전에는 잘 알려진 바와 같이, 트랜지스터 및 비트라인과 같은 여러 소자들이 형성될 것이며, 이에 따라 층간절연막(32)은 다층 구조의 층간절연막일 수 있다.As shown in FIG. 2A, an interlayer insulating film 32 is formed on the semiconductor substrate 31. At this time, although not shown, as is well known before the interlayer insulating layer 32 is formed, various elements such as transistors and bit lines will be formed. Accordingly, the interlayer insulating layer 32 may be an interlayer insulating layer having a multilayer structure.

다음으로, 층간절연막(32) 상에 감광막을 이용한 콘택마스크(도시 생략)를 형성한 후, 콘택마스크를 식각배리어로 층간절연막(32)을 식각하여 반도체 기판(31)의 표면을 개방시키는 스토리지노드콘택홀(33)을 형성한다. 이때, 스토리지노드콘택홀(33)이 개방되는 반도체 기판(31)은 소스/드레인접합일 수 있다.Next, after forming a contact mask (not shown) using a photoresist film on the interlayer insulating film 32, the storage node for opening the surface of the semiconductor substrate 31 by etching the interlayer insulating film 32 with an etch barrier. The contact hole 33 is formed. In this case, the semiconductor substrate 31 in which the storage node contact hole 33 is opened may be a source / drain junction.

이어서, 스토리지노드콘택홀(33)의 측벽에 접하는 스토리지노드콘택스페이서(34)를 형성한다. 이때, 스토리지노드콘택스페이서(34)는 스토리지노드콘택홀(33)을 포함한 전면에 실리콘질화막(Silicon nitride)을 증착한 후, 반도체 기판(31)의 표면이 드러나도록 에치백하여 측벽(side wall) 형태로 형성한 것이다.Subsequently, a storage node contact spacer 34 in contact with the sidewall of the storage node contact hole 33 is formed. In this case, the storage node contact spacer 34 deposits a silicon nitride film on the entire surface including the storage node contact hole 33, and then etches back to expose the surface of the semiconductor substrate 31 to form a sidewall. It is formed in the form.

다음으로, 스토리지노드콘택스페이서(34)가 형성된 스토리지노드콘택홀(33) 내부에 스토리지노드콘택플러그(35)를 매립시킨다. 이때, 스토리지노드콘택플러그(35)는 스토리지노드콘택스페이서(34)가 형성된 스토리지노드콘택홀(33)을 채울때까지 전면에 폴리실리콘막을 증착한 후, 층간절연막(32)의 표면이 드러날때까지 에치백 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 진행하여 형성한다. Next, the storage node contact plug 35 is embedded in the storage node contact hole 33 in which the storage node contact spacer 34 is formed. At this time, the storage node contact plug 35 deposits a polysilicon film on the entire surface until the storage node contact hole 33 having the storage node contact spacer 34 is formed thereon, and then, until the surface of the interlayer insulating film 32 is exposed. Formed by etch back or chemical mechanical polishing (CMP).                     

다음으로, 스토리지노드콘택플러그(35)가 매립된 층간절연막(32) 상에 식각정지절연막(36)과 스토리지노드용 절연막(37)을 차례로 형성한다. 이때, 식각정지절연막(36)은 후속 트렌치홀 형성을 위한 스토리지노드용 절연막(37) 식각시 식각배리어 역할을 하는 것으로, 실리콘질화막으로 형성한다. 그리고, 스토리지노드용 절연막(37)은 BPSG, USG, HDP 또는 TEOS 중에서 선택된다.Next, the etch stop insulating layer 36 and the storage node insulating layer 37 are sequentially formed on the interlayer insulating layer 32 having the storage node contact plug 35 embedded therein. In this case, the etch stop insulating layer 36 serves as an etching barrier when etching the insulating layer 37 for the storage node for the subsequent trench hole formation, and is formed of a silicon nitride layer. The storage node insulating film 37 is selected from BPSG, USG, HDP or TEOS.

다음으로, 스토리지노드용 절연막(37)과 식각정지절연막(36)을 차례로 건식식각하여 스토리지노드콘택플러그(35) 상부를 개방시키는 트렌치홀(Trench hole, 39)을 형성한다.Next, a trench hole 39 is formed in the storage node contact plug 35 to be etched by sequentially dry etching the storage node insulating layer 37 and the etch stop insulating layer 36.

상기 트렌치홀(39) 형성을 위한 건식식각 공정은 다음과 같다.The dry etching process for forming the trench hole 39 is as follows.

먼저, 스토리지노드용 절연막(37) 상에 하드마스크폴리실리콘막(38)을 형성한 후 하드마스크폴리실리콘막(38) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크를 형성한다. 그리고 나서, 마스크를 식각배리어로 하드마스크폴리실리콘막(38)를 식각하고, 마스크를 스트립한 후 마스크 형태로 형상화된 하드마스크폴리실리콘막(38)을 식각배리어로 스토리지노드용 절연막(37)을 건식식각하여 트렌치홀(39)의 일부를 형성한다. 이때, 스토리지노드용 절연막(37) 아래의 식각정지절연막(36)이 식각배리어 역할을 하여 스토리지노드용 절연막(37) 식각시 층간절연막(32)이나 스토리지노드콘택플러그(35)가 식각되는 것을 방지한다. 한편, 도면에서 나타나듯이, 식각정지절연막(36)이 일부 식각될 수도 있으나, 스토리지노드용 절연막(37)을 식각하여 트렌치홀(39)을 형성할 때 층간절연막(32)이나 스토리지노드콘택플러그(35)가 드러나지는 않는다. First, after forming the hard mask polysilicon film 38 on the storage node insulating film 37, a photosensitive film is applied on the hard mask polysilicon film 38, and patterned by exposure and development to form a mask. Then, the hard mask polysilicon film 38 is etched using the mask as an etch barrier, the mask is stripped, and the hard mask polysilicon film 38 shaped as a mask is etched into the etching barrier to form the insulating layer 37 for the storage node. Dry etching may form a part of the trench hole 39. In this case, the etch stop insulating layer 36 under the storage node insulating layer 37 serves as an etching barrier to prevent the interlayer insulating layer 32 or the storage node contact plug 35 from being etched when the storage node insulating layer 37 is etched. do. On the other hand, as shown in the figure, although the etch stop insulating film 36 may be partially etched, when forming the trench hole 39 by etching the insulating layer 37 for a storage node, an interlayer insulating film 32 or a storage node contact plug ( 35) is not revealed.                     

도 2b에 도시된 바와 같이, 하드마스크폴리실리콘막(38)을 제거한다. 이때, 하드마스크폴리실리콘막(38)의 제거 공정은, 폴리실리콘막 식각 장비(Polysilicon etcher)에서 Cl2/HBr의 혼합 베이스(base)로 진행한다.As shown in FIG. 2B, the hard mask polysilicon film 38 is removed. At this time, the removal process of the hard mask polysilicon film 38 proceeds to a mixing base of Cl 2 / HBr in a polysilicon film etching equipment (Polysilicon etcher).

다음으로, 스토리지노드용 절연막(37) 식각후 드러난 식각정지절연막(36)을 스토리지노드콘택플러그(35) 상부가 완전히 노출되도록 건식식각하여 트렌치홀(39)을 완전히 개방시킨다.Next, the etching stop insulating layer 36 exposed after etching the storage node insulating layer 37 is dry-etched so that the upper portion of the storage node contact plug 35 is completely exposed to completely open the trench hole 39.

이때, 식각정지절연막(36)의 건식식각은 산화막 식각 장비(Oxide etcher)에서 실리콘질화막을 식각할 수 있는 CxFy/O2 또는 CHxFy /O2의 혼합 베이스로 진행한다. 여기서, CxFy의 예로는 C2F6이고, CHxFy의 예로는 CH3F이다.At this time, the dry etching of the etch stop insulating film 36 proceeds to a mixed base of C x F y / O 2 or CH x F y / O 2 capable of etching the silicon nitride film in an oxide etcher. Here, an example of C x F y is C 2 F 6, and an example of CH x F y is CH 3 F.

위와 같은 트렌치홀(39) 형성을 위한 건식식각 공정 특히, 식각정지절연막(36)을 식각하는 도중에 실리콘질화막으로 형성한 스토리지노드콘택스페이서(34)의 어택이 발생하여 틈(40)이 발생하는 것을 피할 수 없다. 이러한 틈(40)으로 인해 스토리지노드콘택플러그(35) 주변에서 가파른 굴곡이 발생한다. 즉, 트렌치홀(39)의 바닥부분에서 층간절연막(32)과 틈(40) 사이의 굴곡, 틈(40)과 스토리지노드콘택플러그(35) 사이의 굴곡이 매우 가파르게 형성되고 있다.The dry etching process for forming the trench holes 39 as described above, in particular, during the etching of the etch stop insulating layer 36, an attack of the storage node contact spacer 34 formed of a silicon nitride layer occurs to generate a gap 40. can not avoid. The gap 40 causes a steep bend around the storage node contact plug 35. That is, the bend between the interlayer insulating film 32 and the gap 40 and the bend between the gap 40 and the storage node contact plug 35 are formed very steeply in the bottom portion of the trench hole 39.

본 발명은 상기한 틈(40)으로 인해 스토리지노드콘택플러그(35) 주변에서 발생하는 가파른 굴곡을 완만하게 처리해준다.The present invention gently handles the steep bends generated around the storage node contact plug 35 due to the gap 40.

도 2c에 도시된 바와 같이, 틈(40)에 의해 발생된 가파른 굴곡을 제거하기 위해 플라즈마처리(Plasma treatment)를 진행하여 스토리지노드콘택플러그(35)를 리세스(Recess, 41)시킨다.As shown in FIG. 2C, the storage node contact plug 35 is recessed by performing a plasma treatment to remove the steep bend caused by the gap 40.

상기한 리세스(41)를 형성하기 위한 플라즈마처리는 패러데이 쉴드(Faraday shield)가 장착된 ICP(Inductive Coupled Plasma), MDS(Microwave Down Stream), ECR(Electron Cyclotron Resonance) 또는 헬리칼(HELICAL) 중에서 선택된 플라즈마소스를 사용하는 플라즈마 장비에서 300W∼1000W의 소스전력(Source power)과 0W∼100W의 바이어스전력(Bias power)을 이용하여 500mTorr∼1000mTorr의 고압 영역하에서 NF3/He/O2(10sccm∼20sccm/500sccm∼1500sccm/10sccm∼50sccm)의 혼합 가스를 플라즈마 상태로 공급하여 스토리지노드콘택플러그(35)를 이방성(Isotropic)으로 식각한다. 이때, NF3/He/O2의 혼합 가스에서, NF3 가스는 세정을 위한 것이고, He/O2의 혼합가스는 스토리지노드콘택플러그(35)의 식각을 위한 것이다. 즉, 제1실시예에 따른 스토리지노드콘택플러그(35)의 리세스(41) 공정은, 스토리지노드콘택플러그(35)의 리세스(41)를 형성시킴과 동시에 LET(Light Eetch Treatment)를 진행하는 것이다. Plasma treatment for forming the recess 41 may be performed using an Inductive Coupled Plasma (ICP) equipped with a Faraday shield, a Microwave Down Stream (MDS), an Electron Cyclotron Resonance (ECR), or a helical. In plasma equipment using the selected plasma source, NF 3 / He / O 2 (10sccm∼) in the high voltage range of 500mTorr ~ 1000mTorr using source power of 300W ~ 1000W and bias power of 0W ~ 100W. The storage node contact plug 35 is anisotropically etched by supplying a mixed gas of 20 sccm / 500 sccm to 1500 sccm / 10 sccm to 50 sccm in a plasma state. In this case, in the mixed gas of NF 3 / He / O 2 , the NF 3 gas is for cleaning, and the mixed gas of He / O 2 is for etching the storage node contact plug 35. That is, in the recess 41 process of the storage node contact plug 35 according to the first embodiment, the recess 41 of the storage node contact plug 35 is formed and at the same time, the light etching process (LET) is performed. It is.

결국, 제1실시예에서 NF3/He/O2의 혼합 가스의 플라즈마를 이용한 플라즈마처리를 통해 스토리지노드콘택플러그(35)를 리세스(41)시키고 더불어 LET를 진행하므로써 콘택저항을 개선시키는 것이다.As a result, in the first embodiment, the storage node contact plug 35 is recessed 41 through the plasma treatment using the plasma of the mixed gas of NF 3 / He / O 2 and LET is performed to improve the contact resistance. .

위와 같은 플라즈마처리에 의해 스토리지노드콘택플러그(35)는 500Å∼1000Å 범위로 리세스(41)되어 틈(40)이 제거된다.By the above-described plasma treatment, the storage node contact plug 35 is recessed 41 in the range of 500 mW to 1000 mW to remove the gap 40.

따라서, 플라즈마처리를 통해 스토리지노드콘택플러그(35)를 리세스(41)시켜 주므로써 틈이 제거되어 트렌치홀(39)의 바닥 부분에 평탄한 구조가 형성된다.Therefore, the gap is removed by recess 41 of the storage node contact plug 35 through a plasma process, thereby forming a flat structure in the bottom portion of the trench hole 39.

한편, 스토리지노드콘택플러그(35)를 리세스(41)시키기 위한 플라즈마처리시에 사용하는 NF3/He/O2의 혼합가스에 대해서 층간절연막(32)과 스토리지노드콘택스페이서(34)는 선택비를 가져 거의 식각이 진행되지 않는다. 즉, NF3/He/O2의 혼합가스를 이용한 플라즈마는 층간절연막(32)으로 사용된 산화막과 스토리지노드콘택스페이서(34)로 사용된 실리콘질화막은 낮은 식각률(Etch Rate; E/R)로 식각하고, 폴리실리콘막으로 형성한 스토리지노드콘택플러그(35)은 높은 식각률(Etch Rate)로 이방성 식각한다.
On the other hand, the interlayer insulating film 32 and the storage node contact spacer 34 are selected for the mixed gas of NF 3 / He / O 2 used in the plasma treatment for recess 41 of the storage node contact plug 35. It has rain and hardly etch. In other words, the plasma using the mixed gas of NF 3 / He / O 2 is characterized in that the oxide film used as the interlayer insulating film 32 and the silicon nitride film used as the storage node contact spacer 34 have a low etching rate (E / R). After etching, the storage node contact plug 35 formed of a polysilicon layer is anisotropically etched at a high etching rate.

식각률(E/R, Å)Etch Rate (E / R, Å) 폴리실리콘막Polysilicon film 166166 질화막Nitride film 107107 산화막Oxide film 6464

표1은 700mtorr/950W(소스전력)/0W(바이어스전력)/12sccm NF3/1000sccm He/30sccm O2 조건하에서 스토리지노드콘택플러그(35)를 리세스(41)시킬 때의 여러 파라미터를 도시한 것이다.Table 1 700mtorr / 950W (source power) / 0W (bias power) / 12sccm NF 3 / 1000sccm He / under 30sccm O 2 conditions the various parameters at the time of the storage node contact plug 35, the recess 41 shown will be.

표1을 참조하면, 700mtorr/950W(소스전력)/0W(바이어스전력)/12sccm NF3/1000sccm He/30sccm O2 조건하에서 플라즈마처리를 진행하면, 스토리지노드콘택플러그(35)로 사용된 폴리실리콘막은 분당 식각률이 166Å으로, 질화막이나 산화막 에 비해 식각속도가 매우 빠르다. 이때, 질화막은 스토리지노드콘택플러그(35) 주변의 스토리지노드콘택스페이서(34)이고, 산화막은 층간절연막(32)이다.Referring to Table 1, the polysilicon used as 700mtorr / 950W (source power) / 0W (bias power) / 12sccm NF 3 / 1000sccm He / 30sccm O 2 When moving the plasma processing, storage node contact plug (35) under the conditions The film has an etching rate of 166Å / min, which is much faster than the nitride or oxide film. In this case, the nitride film is a storage node contact spacer 34 around the storage node contact plug 35, and the oxide film is an interlayer insulating film 32.

전술한 바와 같이, 플라즈마처리를 통해 스토리지노드콘택플러그(35)를 리세스(41)시켜주어 트렌치홀(39)의 바닥부분에 평탄한 구조를 형성하면, 후속 하부전극, 유전막 및 상부전극으로 사용되는 물질들의 증착 공정시 스텝커버리지(Step coverage)에 민감하지 않는 공정을 구현할 수 있다. 실질적으로, 스토리지노드콘택플러그(35) 식각시에 층간절연막(32)과 스토리지노드콘택스페이서(34)도 일부가 식각되지만, 층간절연막(32)의 식각량이 가장 적고, 스토리지노드콘택플러그(35)의 식각량이 가장 많으며 스토리지노드콘택스페이서의 식각량이 중간 정도이므로, 500Å∼1000Å 범위로 리세스(41)시키면, 틈(40)이 제거됨과 동시에 스토리지노드콘택스페이서(34)와 스토리지노드콘택플러그(35) 사이에 평탄한 구조를 형성할 수 있다.As described above, when the storage node contact plug 35 is recessed 41 through a plasma process to form a flat structure in the bottom portion of the trench hole 39, it is used as a subsequent lower electrode, dielectric layer and upper electrode. A process that is not sensitive to step coverage in the deposition process of materials may be implemented. Substantially, although the interlayer insulating layer 32 and the storage node contact spacer 34 are partially etched when the storage node contact plug 35 is etched, the amount of etching of the interlayer insulating layer 32 is the least, and the storage node contact plug 35 is etched. Since the amount of etch is the most and the amount of etching of the storage node contact spacer is medium, when the recess 41 is in the range of 500 to 1000 ,, the gap 40 is removed and the storage node contact spacer 34 and the storage node contact plug 35 are removed. A flat structure can be formed between the layers.

이하, 스토리지노드콘택플러그(35)가 리세스(41)되어 바닥부분이 일부 평탄해진 트렌치홀(39)을 도면부호 '39a'라 한다.Hereinafter, the trench hole 39 in which the storage node contact plug 35 is recessed 41 and the bottom portion thereof is partially flattened is referred to as '39a'.

도 2d에 도시된 바와 같이, TiN 하부전극을 형성하기에 앞서, 배리어메탈을 형성한다. 예컨대, 트렌치홀(39a)을 포함한 전면에 PVD 또는 CVD 방법으로 티타늄(Ti)을 증착한 후 어닐(Anneal)을 진행하여 티타늄실리사이드(TiSix, 42)를 형성하고, 미반응 티타늄은 습식식각으로 제거한다. 여기서, 티타늄실리사이드(42)는 리세스된 스토리지노드콘택플러그(35)로 사용된 폴리실리콘의 실리콘(Si)과 티타늄 (Ti)이 반응하여 형성된 것으로, 리세스된 스토리지노드콘택플러그(35) 주변의 층간절연막(32)이나 스토리지노드콘택스페이서(34)에서는 티타늄실리사이드(42)가 형성되지 않는다.As shown in FIG. 2D, prior to forming the TiN lower electrode, a barrier metal is formed. For example, titanium (Ti) is deposited on the entire surface including the trench hole 39a by PVD or CVD, followed by annealing to form titanium silicide (TiSi x , 42), and the unreacted titanium is wet-etched. Remove Here, the titanium silicide 42 is formed by reacting silicon (Si) and titanium (Ti) of polysilicon used as the recessed storage node contact plug 35. The titanium silicide 42 is surrounded by the recessed storage node contact plug 35. The titanium silicide 42 is not formed in the interlayer insulating film 32 or the storage node contact spacer 34.

위와 같이, 배리어메탈인 티타늄실리사이드(42)를 형성해주면 리세스된 스토리지노드콘택플러그(35)와 후속 TiN 하부전극이 접촉할 면의 저항을 낮춘다. As described above, the formation of titanium silicide 42, which is a barrier metal, lowers the resistance of the contact surface of the recessed storage node contact plug 35 and the subsequent TiN lower electrode.

다음으로, 하부전극 분리(Storage node isolation) 공정을 진행하여 트렌치홀(39a)의 내부에 리세스된 스토리지노드콘택플러그(35)와 연결되는 TiN 하부전극(43)을 형성한다. Next, a TiN lower electrode 43 connected to the storage node contact plug 35 recessed in the trench hole 39a is formed by performing a storage node isolation process.

상기 TiN 하부전극(43)을 형성하기 위한 하부전극 분리 공정은, 트렌치홀(39a)을 포함한 스토리지노드용 절연막(37) 상에 CVD, PVD 또는 ALD 방법을 이용하여 TiN을 증착하고, 트렌치홀(39a)을 제외한 스토리지노드용 절연막(37)의 표면 상부에 형성된 TiN을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 TiN 하부전극(43)을 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 파티클이 TiN 하부전극(43)의 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 감광막으로 트렌치홀(39a)의 내부를 모두 채운 후에, 스토리지노드용 절연막(37)의 표면이 노출될 때까지 TiN을 화학적기계적연마 또는 에치백을 수행하고, 감광막을 애싱(ashing)하여 제거하는 것이 좋다. In the lower electrode separation process for forming the TiN lower electrode 43, TiN is deposited on the storage node insulating layer 37 including the trench hole 39a by using a CVD, PVD, or ALD method. The TiN lower electrode 43 is formed by removing TiN formed on the upper surface of the storage node insulating layer 37 except for 39a) by chemical mechanical polishing (CMP) or etch back. Here, since the particles such as abrasives or etched particles may adhere to the inside of the TiN lower electrode 43 during chemical mechanical polishing or etch back process, the trench hole 39a may be formed as a photoresist having good step coverage characteristics. After filling the inside, TiN is chemically polished or etched back until the surface of the insulating layer 37 for a storage node is exposed, and ashing of the photoresist film is preferable.

다음으로, TiN 하부전극(43) 상에 유전막(44)과 TiN 상부전극(45)을 순차적으로 형성하여 캐패시터를 완성한다. 이때, 유전막(44)은 ONO, HfO2, Al2O3 또는 Ta2O5 중에서 선택되며, 트렌치홀(39a)의 바닥부분이 평탄해진 상태이므로 스텝커버리지에 민감하지 않는 증착공정을 이용해도 된다. 아울러, TiN 상부전극(45)또한 스텝커버리지에 민감하지 않는 증착공정을 이용해도 되는데, CVD, PVD 또는 ALD 방법을 이용한다.Next, the dielectric film 44 and the TiN upper electrode 45 are sequentially formed on the TiN lower electrode 43 to complete the capacitor. In this case, the dielectric film 44 is selected from ONO, HfO 2 , Al 2 O 3, or Ta 2 O 5 , and since the bottom portion of the trench hole 39a is flat, a deposition process that is not sensitive to step coverage may be used. . In addition, the TiN upper electrode 45 may also use a deposition process that is not sensitive to step coverage, using a CVD, PVD or ALD method.

위와 같은 유전막(44)과 TiN 상부전극(45) 형성시에 리세스된 스토리지노드콘택플러그(35) 주변이 평탄해진 구조를 가져 TiN 상부전극(45)으로 사용된 TiN을 증착할 시점의 공간이 막히지도 않고, 유전막(44)과 TiN 상부전극(45)에 첨점이 발생되지도 않는다.When the dielectric layer 44 and the TiN upper electrode 45 are formed, the recessed storage node contact plug 35 has a flattened structure, so that the space at the time of depositing TiN used as the TiN upper electrode 45 is formed. No clogging occurs and no peaks are generated in the dielectric film 44 and the TiN upper electrode 45.

도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다.3A through 3D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a second embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(51) 상부에 층간절연막(52)을 형성한다. 이때, 도시되지 않았지만, 층간절연막(52) 형성전에는 잘 알려진 바와 같이, 트랜지스터 및 비트라인과 같은 여러 소자들이 형성될 것이며, 이에 따라 층간절연막(52)은 다층 구조의 층간절연막일 수 있다.As shown in FIG. 3A, an interlayer insulating film 52 is formed on the semiconductor substrate 51. At this time, although not shown, as is well known before the interlayer insulating film 52 is formed, various elements such as transistors and bit lines will be formed. Accordingly, the interlayer insulating film 52 may be a multi-layer insulating film.

다음으로, 층간절연막(52) 상에 감광막을 이용한 콘택마스크(도시 생략)를 형성한 후, 콘택마스크를 식각배리어로 층간절연막(52)을 식각하여 반도체 기판(51)의 표면을 개방시키는 스토리지노드콘택홀(53)을 형성한다. 이때, 스토리지노드콘택홀(53)이 개방되는 반도체 기판(51)은 소스/드레인접합일 수 있다.Next, after forming a contact mask (not shown) using a photoresist film on the interlayer insulating film 52, the storage node for etching the interlayer insulating film 52 with an etching barrier to open the surface of the semiconductor substrate 51. The contact hole 53 is formed. In this case, the semiconductor substrate 51 in which the storage node contact hole 53 is opened may be a source / drain junction.

이어서, 스토리지노드콘택홀(53)의 측벽에 접하는 스토리지노드콘택스페이서 (54)를 형성한다. 이때, 스토리지노드콘택스페이서(54)는 스토리지노드콘택홀(53)을 포함한 전면에 실리콘질화막(Silicon nitride)을 증착한 후, 반도체 기판(51)의 표면이 드러나도록 에치백하여 측벽(side wall) 형태로 형성한 것이다.Subsequently, a storage node contact spacer 54 in contact with the sidewall of the storage node contact hole 53 is formed. In this case, the storage node contact spacer 54 deposits a silicon nitride film on the entire surface including the storage node contact hole 53, and then etches back to expose the surface of the semiconductor substrate 51 to form a sidewall. It is formed in the form.

다음으로, 스토리지노드콘택스페이서(54)가 형성된 스토리지노드콘택홀(53) 내부에 스토리지노드콘택플러그(55)를 매립시킨다. 이때, 스토리지노드콘택플러그(55)는 스토리지노드콘택스페이서(54)가 형성된 스토리지노드콘택홀(53)을 채울때까지 전면에 폴리실리콘막을 증착한 후, 층간절연막(52)의 표면이 드러날때까지 에치백 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 진행하여 형성한다.Next, the storage node contact plug 55 is embedded in the storage node contact hole 53 in which the storage node contact spacer 54 is formed. At this time, the storage node contact plug 55 deposits a polysilicon film on the entire surface until the storage node contact hole 53 with the storage node contact spacer 54 is formed, and then the surface of the interlayer insulating film 52 is exposed. Formed by etch back or chemical mechanical polishing (CMP).

다음으로, 스토리지노드콘택플러그(55)가 매립된 층간절연막(52) 상에 식각정지절연막(56)과 스토리지노드용 절연막(57)을 차례로 형성한다. 이때, 식각정지절연막(56)은 후속 트렌치홀 형성을 위한 스토리지노드용 절연막(57) 식각시 식각배리어 역할을 하는 것으로, 실리콘질화막으로 형성한다. 그리고, 스토리지노드용 절연막(57)은 BPSG, USG, HDP 또는 TEOS 중에서 선택된다.Next, the etch stop insulating film 56 and the storage node insulating film 57 are sequentially formed on the interlayer insulating film 52 having the storage node contact plug 55 embedded therein. In this case, the etch stop insulating layer 56 serves as an etching barrier when etching the insulating layer 57 for the storage node for the subsequent trench hole formation, and is formed of a silicon nitride layer. The storage node insulating layer 57 is selected from BPSG, USG, HDP or TEOS.

다음으로, 스토리지노드용 절연막(57)과 식각정지절연막(56)을 차례로 건식식각하여 스토리지노드콘택플러그(55) 상부를 개방시키는 트렌치홀(Trench hole, 59)을 형성한다.Next, the trench node 59 is formed by dry etching the storage node insulating layer 57 and the etch stop insulating layer 56 in order to open the upper portion of the storage node contact plug 55.

상기 트렌치홀(59) 형성을 위한 건식식각 공정은 다음과 같다.The dry etching process for forming the trench hole 59 is as follows.

먼저, 스토리지노드용 절연막(57) 상에 하드마스크폴리실리콘막(58)을 형성하고, 하드마스크폴리실리콘막(58) 상에 감광막을 도포하고 노광 및 현상으로 패터 닝하여 배리어 마스크(도시 생략)를 형성한다. 그리고 나서, 마스크를 식각배리어로 하드마스크폴리실리콘막(58)를 식각한 후, 마스크를 제거한다. 이어서, 마스크 형태로 형상화된 하드마스크폴리실리콘막(58)을 식각배리어로 스토리지노드용 절연막(57)을 건식식각하여 트렌치홀(59)의 일부를 형성한다. 이때, 스토리지노드용 절연막(57) 아래의 식각정지절연막(56)이 식각배리어 역할을 하여 스토리지노드용 절연막(57) 식각시 층간절연막(52)이나 스토리지노드콘택플러그(55)가 식각되는 것을 방지한다. 한편, 도면에서 나타나듯이, 식각정지절연막(56)이 일부 식각될 수도 있으나, 스토리지노드용 절연막(57)을 식각하여 트렌치홀(59)을 형성할 때 층간절연막(52)이나 스토리지노드콘택플러그(55)가 드러나지는 않는다.First, a hard mask polysilicon film 58 is formed on the storage node insulating film 57, a photoresist film is applied on the hard mask polysilicon film 58, and patterned by exposure and development to form a barrier mask (not shown). To form. Then, the hard mask polysilicon film 58 is etched with the mask as an etching barrier, and then the mask is removed. Subsequently, a portion of the trench hole 59 is formed by dry etching the insulating layer 57 for the storage node using the hard mask polysilicon layer 58 shaped in the form of a mask as an etching barrier. In this case, the etch stop insulating layer 56 under the storage node insulating layer 57 serves as an etching barrier to prevent the interlayer insulating layer 52 or the storage node contact plug 55 from being etched when the storage node insulating layer 57 is etched. do. On the other hand, as shown in the figure, although the etching stop insulating film 56 may be partially etched, when forming the trench hole 59 by etching the insulating layer 57 for a storage node, an interlayer insulating film 52 or a storage node contact plug ( 55) is not revealed.

다음으로, 하드마스크폴리실리콘막(58)을 제거한다. 이때, 제1실시예에서는 하드마스크폴리실리콘막 제거를 포함한 후속 식각정지절연막 식각, 리세스시키기 위한 플라즈마처리가 엑시튜(Ex-situ)로 진행되었으나, 제2실시예에서는 하드마스크폴리실리콘막 제거, 식각정지절연막 식각, 리세스시키기 위한 플라즈마처리를 인시튜(In-situ)로 진행한다. 즉, 하나의 플라즈마 장비에서 하드마스크폴리실리콘막 제거, 식각정지절연막 식각, 리세스시키기 위한 플라즈마처리를 순차적으로 진행하되, 레시피를 바꾸어주면서 진행한다.Next, the hard mask polysilicon film 58 is removed. At this time, in the first embodiment, the plasma treatment for etching and recessing the subsequent etch stop insulating film including the removal of the hard mask polysilicon film is performed in Ex-situ. In the second embodiment, the hard mask polysilicon film is removed. The plasma treatment for etching and recessing the etch stop insulating film is performed in-situ. That is, the plasma processing for removing the hard mask polysilicon layer, etching stop insulating layer etching, and recess in one plasma apparatus is performed sequentially, while changing the recipe.

그리고, 후속 제1레시피, 제2레시피 및 제3레시피를 이용한 하드마스크폴리실리콘막 제거, 식각정지절연막 식각, 리세스시키기 위한 플라즈마처리의 인시튜 공정은, 패러데이 쉴드(Faraday shield)가 장착된 ICP(Inductive Coupled Plasma), MDS(Microwave Down Stream), ECR(Electron Cyclotron Resonance) 또는 헬리칼 (HELICAL) 중에서 선택된 플라즈마 장비에서 진행한다.The in-situ process of plasma treatment for removing the hard mask polysilicon film, etching stop insulating film etching, and recess using the first, second, and third recipes is followed by an ICP equipped with a Faraday shield. (Inductive Coupled Plasma), MDS (Microwave Down Stream), ECR (Electron Cyclotron Resonance) or helical (HELICAL) is performed in the plasma equipment selected.

먼저, 도 3a에 도시된 바와 같이, 스토리지노드용 절연막(57)을 식각하여 트렌치홀(59)을 일부 개방시킨 후에, Cl2/HBr 플라즈마를 이용하여 하드마스크폴리실리콘막(58)를 제거한다. 이때, 하드마스크폴리실리콘막(58) 제거를 위한 식각 공정은 스토리지노드용 절연막(57)이 드러나는 시점 즉, 종말점(End of point; EOP)을 잡아서 식각을 진행한다. 위와 같은 Cl2/HBr 플라즈마는 산화막으로 형성한 스토리지노드용 절연막(57)은 식각하지 못한다.First, as shown in FIG. 3A, after partially insulating the trench hole 59 by etching the storage node insulating layer 57, the hard mask polysilicon layer 58 is removed using Cl 2 / HBr plasma. . In this case, the etching process for removing the hard mask polysilicon layer 58 may be performed by grasping the time point at which the storage node insulating layer 57 is exposed, that is, an end point (EOP). As described above, the Cl 2 / HBr plasma cannot etch the storage node insulating layer 57 formed of an oxide film.

상기 하드마스크폴리실리콘막(58)을 제거하기 위한 제1레시피, 즉 Cl2/HBr 플라즈마를 이용하는 레시피는 3mtorr∼15mtorr, 150W∼700W의 소스전력, 30W∼400W의 바이어스전력, 5mtorr∼90mtorr의 HBr, 5mtorr∼90mtorr의 Cl2이고, 이 제1레시피로 종말점(EOP)을 잡아서 진행한다.The first recipe for removing the hard mask polysilicon film 58, that is, a recipe using Cl 2 / HBr plasma, includes 3 mtorr to 15 mtorr, 150 W to 700 W of source power, 30 W to 400 W of bias power, and 5 mtorr to 90 mtorr of HBr. And Cl 2 of 5 mtorr to 90 mtorr, and the end point (EOP) is taken and proceeds with this first recipe.

도 3b에 도시된 바와 같이, 하드마스크폴리실리콘막(58) 제거후에 인시튜로 C2F6/O2 플라즈마를 이용하여 식각정지절연막(56)을 식각하여 스토리지노드콘택플러그(55) 표면이 드러나도록 트렌치홀(59)을 완전히 개방시킨다. 이때, C2F6/O2 플라즈마 처리를 위한 제2레시피는 3mtorr∼15mtorr, 150W∼700W의 소스전력, 30W∼400W의 바이어스전력, 5mtorr∼200mtorr의 C2F6, 3mtorr∼50mtorr의 O2이고, 이 제2레시피로 20초∼30초동안 진행한다.As shown in FIG. 3B, after the hard mask polysilicon layer 58 is removed, the etch stop insulating layer 56 is etched using C 2 F 6 / O 2 plasma in situ so that the surface of the storage node contact plug 55 is removed. Open the trench hole 59 completely to reveal. At this time, the second recipe for C 2 F 6 / O 2 plasma treatment is 3mtorr to 15mtorr, 150W to 700W source power, 30W to 400W bias power, 5mtorr to 200mtorr C 2 F 6 , 3mtorr to 50mtorr O 2 The second recipe proceeds for 20 to 30 seconds.

위와 같은 식각정지절연막(56) 식각후 트렌치홀(59)이 완전히 개방되는데, 식각정지절연막(56)을 식각하는 도중에 실리콘질화막으로 형성한 스토리지노드콘택스페이서(54)의 어택이 발생하여 틈(60)이 발생하는 것을 피할 수 없다. 이러한 틈(60)으로 인해 스토리지노드콘택플러그(55) 주변에서 가파른 굴곡이 발생한다. 즉, 트렌치홀(59)의 바닥부분에서 층간절연막(52)과 틈(60) 사이의 굴곡, 틈(60)과 스토리지노드콘택플러그(65) 사이의 굴곡이 매우 가파르게 형성되고 있다.The trench hole 59 is completely opened after the etching stop insulating film 56 is etched as described above. During the etching of the etching stop insulating film 56, an attack of the storage node contact spacer 54 formed of a silicon nitride film occurs, resulting in a gap 60. Cannot be avoided. The gap 60 causes a steep bend around the storage node contact plug 55. That is, the bend between the interlayer insulating film 52 and the gap 60 and the bend between the gap 60 and the storage node contact plug 65 are formed very steeply in the bottom portion of the trench hole 59.

상기한 틈(60)으로 인해 스토리지노드콘택플러그(65) 주변에서 발생하는 가파른 굴곡을 완만하게 처리해준다.Due to the gap 60, the steep bending occurring around the storage node contact plug 65 is smoothly processed.

이를 위해, 도 3c에 도시된 바와 같이, 식각정지절연막(56) 식각후 인시튜로 Cl2/HBr 플라즈마를 이용하여 스토리지노드콘택플러그(55)를 일정 깊이만큼 리세스(61)시킨다.To this end, as shown in FIG. 3C, after the etching stop insulating layer 56 is etched, the storage node contact plug 55 is recessed by a predetermined depth using Cl 2 / HBr plasma.

Cl2/HBr 플라즈마 처리에 의해 스토리지노드콘택플러그(55)가 리세스(61)되어 있다.The storage node contact plug 55 is recessed 61 by Cl 2 / HBr plasma treatment.

상기한 리세스(61)를 형성하기 위한 Cl2/HBr 플라즈마처리를 이용하는 제3레시피는 3mtorr∼15mtorr, 150W∼700W의 소스전력, 30W∼400W의 바이어스전력, 5mtorr∼90mtorr의 HBr, 5mtorr∼90mtorr의 Cl2이고, 이 제3레시피로 20초∼30초동안 진행하여 스토리지노드콘택플러그(55)를 이방성(Isotropic)으로 식각한다.The third recipe using the Cl 2 / HBr plasma treatment to form the recess 61 includes 3 mtorr to 15 mtorr, 150 W to 700 W source power, 30 W to 400 W bias power, 5 mtorr to 90 mtorr HBr, and 5 mtorr to 90 mtorr. Cl 2 of, and proceeds for 20 to 30 seconds with this third recipe to etch the storage node contact plug 55 isotropically.

위와 같은 Cl2/HBr 플라즈마처리에 의해 스토리지노드콘택플러그(55)는 500Å∼1000Å 범위로 리세스(61)되어 틈(60)이 제거된다. By the Cl 2 / HBr plasma treatment as described above, the storage node contact plug 55 is recessed 61 in the range of 500 mW to 1000 mW to remove the gap 60.

따라서, 플라즈마처리를 통해 스토리지노드콘택플러그(55)를 리세스(61)시켜주므로써 틈이 제거되어 트렌치홀(59)의 바닥 부분에 평탄한 구조가 형성된다.Therefore, the gap is removed by recessing the storage node contact plug 55 through the plasma process, thereby forming a flat structure in the bottom portion of the trench hole 59.

한편, 스토리지노드콘택플러그(55)를 리세스(61)시키기 위한 Cl2/HBr 플라즈마에 대해 층간절연막(52)과 스토리지노드콘택스페이서(54)는 선택비를 가져 식각이 진행되지 않는다. 즉, Cl2/HBr 플라즈마는 층간절연막(52)으로 사용된 산화막과 스토리지노드콘택스페이서(54)로 사용된 실리콘질화막은 식각하지 않고, 폴리실리콘막으로 형성한 스토리지노드콘택플러그(55)만 선택적으로 이방성 식각한다.On the other hand, the interlayer insulating film 52 and the storage node contact spacer 54 have a selectivity with respect to the Cl 2 / HBr plasma for recessing the storage node contact plug 55, so that etching is not performed. That is, in the Cl 2 / HBr plasma, the oxide film used as the interlayer insulating film 52 and the silicon nitride film used as the storage node contact spacer 54 are not etched, and only the storage node contact plug 55 formed of the polysilicon film is selectively etched. Anisotropically etch.

전술한 바와 같이, Cl2/HBr 플라즈마처리를 통해 스토리지노드콘택플러그(55)를 리세스(61)시켜주어 트렌치홀(59)의 바닥부분에 평탄한 구조를 형성하면, 후속 하부전극, 유전막 및 상부전극으로 사용되는 물질들의 증착 공정시 스텝커버리지(Step coverage)에 민감하지 않는 공정을 구현할 수 있다.As described above, when the storage node contact plug 55 is recessed 61 through Cl 2 / HBr plasma treatment to form a flat structure in the bottom portion of the trench hole 59, the subsequent lower electrode, dielectric layer, and upper portion are formed. A process that is not sensitive to step coverage in the deposition process of materials used as an electrode may be implemented.

이하, 스토리지노드콘택플러그(55)가 리세스(61)되어 바닥부분이 일부 평탄해진 트렌치홀(59)을 도면부호 '59a'라 한다.Hereinafter, the trench hole 59 in which the storage node contact plug 55 is recessed 61 and the bottom portion thereof is partially flattened is referred to as '59a'.

도 3d에 도시된 바와 같이, TiN 하부전극을 형성하기에 앞서, 배리어메탈을 형성한다. 예컨대, 트렌치홀(59a)을 포함한 전면에 PVD 또는 CVD 방법으로 티타늄(Ti)을 증착한 후 어닐(Anneal)을 진행하여 티타늄실리사이드(TiSix, 62)를 형성하고, 미반응 티타늄은 습식식각으로 제거한다. 여기서, 티타늄실리사이드(62)는 리세스된 스토리지노드콘택플러그(55)로 사용된 폴리실리콘의 실리콘(Si)과 티타늄(Ti)이 반응하여 형성된 것으로, 리세스된 스토리지노드콘택플러그(55) 주변의 층 간절연막(52)이나 스토리지노드콘택스페이서(54)에서는 티타늄실리사이드(62)가 형성되지 않는다.As shown in FIG. 3D, prior to forming the TiN lower electrode, a barrier metal is formed. For example, titanium (Ti) is deposited on the entire surface including the trench hole 59a by PVD or CVD, followed by annealing to form titanium silicide (TiSi x , 62), and the unreacted titanium is wet-etched. Remove Here, the titanium silicide 62 is formed by reacting silicon (Si) and titanium (Ti) of polysilicon used as the recessed storage node contact plug 55. The titanium silicide 62 is formed around the recessed storage node contact plug 55. The titanium silicide 62 is not formed in the interlayer insulating film 52 or the storage node contact spacer 54.

위와 같이, 배리어메탈인 티타늄실리사이드(62)를 형성해주면 리세스된 스토리지노드콘택플러그(65)와 후속 TiN 하부전극이 접촉할 면의 저항을 낮춘다. As described above, the formation of the titanium silicide 62, which is a barrier metal, lowers the resistance of the contact surface of the recessed storage node contact plug 65 and the subsequent TiN lower electrode.

다음으로, 하부전극 분리(Storage node isolation) 공정을 진행하여 트렌치홀(59a)의 내부에 리세스된 스토리지노드콘택플러그(55)와 연결되는 TiN 하부전극(63)을 형성한다. Next, a TiN lower electrode 63 connected to the storage node contact plug 55 recessed in the trench hole 59a is formed by performing a storage node isolation process.

상기 TiN 하부전극(63)을 형성하기 위한 하부전극 분리 공정은, 트렌치홀(59a)을 포함한 스토리지노드용 절연막(57) 상에 CVD, PVD 또는 ALD 방법을 이용하여 TiN을 증착하고, 트렌치홀(59a)을 제외한 스토리지노드용 절연막(57)의 표면 상부에 형성된 TiN을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 TiN 하부전극(63)을 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 파티클이 TiN 하부전극(63)의 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 감광막으로 트렌치홀(59a)의 내부를 모두 채운 후에, 스토리지노드용 절연막(57)의 표면이 노출될 때까지 TiN을 화학적기계적연마 또는 에치백을 수행하고, 감광막을 애싱(ashing)하여 제거하는 것이 좋다. In the lower electrode separation process for forming the TiN lower electrode 63, TiN is deposited on the storage node insulating layer 57 including the trench hole 59a by CVD, PVD, or ALD, and the trench hole ( The TiN lower electrode 63 is formed by removing TiN formed on the surface of the storage node insulating layer 57 except for 59a) by chemical mechanical polishing (CMP) or etch back. Here, since the particles such as abrasives or etched particles may adhere to the inside of the TiN lower electrode 63 during chemical mechanical polishing or etch back process, the trench hole 59a may be a photosensitive film having good step coverage characteristics. After filling the inside, TiN is chemically polished or etched back until the surface of the insulating layer for storage node 57 is exposed, and then removed by ashing the photoresist.

다음으로, TiN 하부전극(63) 상에 유전막(64)과 TiN 상부전극(65)을 순차적으로 형성하여 캐패시터를 완성한다. 이때, 유전막(64)은 ONO, HfO2, Al2O3 또는 Ta2O5 중에서 선택되며, 트렌치홀(59a)의 바닥부분이 평탄해진 상태이므로 스텝커버 리지에 민감하지 않는 증착공정을 이용해도 된다. 아울러, TiN 상부전극(65)또한 스텝커버리지에 민감하지 않는 증착공정을 이용해도 되는데, CVD, PVD 또는 ALD 방법을 이용한다.Next, the dielectric film 64 and the TiN upper electrode 65 are sequentially formed on the TiN lower electrode 63 to complete the capacitor. In this case, the dielectric film 64 is selected from ONO, HfO 2 , Al 2 O 3, or Ta 2 O 5 , and since the bottom portion of the trench hole 59a is flattened, a deposition process that is not sensitive to step coverage may be used. do. In addition, the TiN upper electrode 65 may also use a deposition process that is not sensitive to step coverage, using a CVD, PVD or ALD method.

위와 같은 유전막(64)과 TiN 상부전극(65) 형성시에 리세스된 스토리지노드콘택플러그(55) 주변이 평탄해진 구조를 가져 TiN 상부전극(65)으로 사용된 TiN을 증착할 시점의 공간이 막히지도 않고, 유전막(64)과 TiN 상부전극(65)에 첨점이 발생되지도 않는다.When the dielectric layer 64 and the TiN upper electrode 65 are formed, the recessed storage node contact plug 55 has a flattened structure, so that the space at the time of depositing TiN used as the TiN upper electrode 65 is formed. No clogging occurs and no peaks are generated in the dielectric film 64 and the TiN upper electrode 65.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 식각정지절연막 식각중에 발생된 스토리지노드콘택플러그 주변의 좁은 틈을 제거하여 누설전류소스를 제거하므로써 캐패시터의 수율을 향상시킬 수 있는 효과가 있다.The present invention has the effect of improving the yield of the capacitor by removing the leakage current source by removing the narrow gap around the storage node contact plug generated during the etching stop insulating film etching.

이와 같이, 누설전류소스를 제거함에 따라 미세 패턴화에 따른 디자인룰을 확보하면서 공정마진을 극대화시킬 수 있는 효과가 있다.As such, by removing the leakage current source, it is possible to maximize the process margin while securing the design rule according to the fine patterning.

Claims (16)

반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계;Forming an interlayer dielectric layer having a storage node contact hole on the semiconductor substrate; 상기 스토리지노드콘택홀의 측벽에 질화막계의 스토리지노드콘택스페이서를 형성하는 단계;Forming a storage node contact spacer of a nitride layer on a sidewall of the storage node contact hole; 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 스토리지노드콘택플러그를 형성하는 단계;Forming a storage node contact plug surrounded by the storage node contact spacer in the storage node contact hole; 상기 스토리지노드콘택플러그를 포함한 전면에 질화막계의 식각정지절연막과 산화막계의 스토리지노드용 절연막을 적층하는 단계;Stacking an etch stop insulating layer of a nitride layer and an insulating layer for a storage node of an oxide layer on the entire surface including the storage node contact plug; 상기 스토리지노드용 절연막과 식각정지절연막을 순차적으로 식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계;Sequentially etching the storage node insulating layer and the etch stop insulating layer to form a trench hole for opening at least the storage node contact plug and the storage node contact spacer; 상기 트렌치홀 형성시 상기 스토리지노드콘택스페이서의 어택으로 발생된 틈을 제거할때까지 플라즈마처리를 진행하여 상기 스토리지노드콘택플러그를 리세스시키는 단계; 및Recessing the storage node contact plug by performing a plasma treatment until the gap generated by the attack of the storage node contact spacer is removed when the trench hole is formed; And 상기 트렌치홀의 내부에 상기 리세스된 스토리지노드콘택플러그에 연결되는 하부전극을 형성하는 단계Forming a lower electrode connected to the recessed storage node contact plug in the trench hole 를 포함하는 반도체 메모리 장치의 제조 방법.Method of manufacturing a semiconductor memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 스토리지노드콘택플러그를 폴리실리콘막으로 형성하고, 상기 스토리지노드콘택플러그를 리세스시키기 위한 플라즈마처리는 NF3/He/O2의 혼합가스를 플라즈마 상태로 공급하여 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.The storage node contact plug is formed of a polysilicon layer, and the plasma processing for recessing the storage node contact plug is performed by supplying a mixed gas of NF 3 / He / O 2 in a plasma state. Method of manufacturing the device. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 플라즈마처리는,The plasma treatment, 패러데이 쉴드가 장착된 ICP, MDS, ECR 또는 헬리칼 중에서 선택된 플라즈마소스를 사용하는 플라즈마 장비에서 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.A method of manufacturing a semiconductor memory device, characterized in that the device proceeds in a plasma apparatus using a plasma source selected from ICP, MDS, ECR or helical equipped with a Faraday shield. 제3항에 있어서,The method of claim 3, 상기 플라즈마처리는,The plasma treatment, 300W∼1000W의 소스전력과 0W∼100W의 바이어스전력을 이용하여 500mTorr∼1000mTorr의 고압 영역하에서 NF3/He/O2(10sccm∼20sccm/500sccm∼1500sccm/10sccm∼50sccm)의 혼합 가스를 플라즈마 상태로 공급하여 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.A mixed gas of NF 3 / He / O 2 (10 sccm to 20 sccm / 500 sccm to 1500 sccm / 10 sccm to 50 sccm) is put into a plasma under a high pressure range of 500 mTorr to 1000 mTorr using a source power of 300 W to 1000 W and a bias power of 0 W to 100 W. A method of manufacturing a semiconductor memory device, characterized by supplying and advancing. 제1항에 있어서,The method of claim 1, 상기 트렌치홀을 형성하는 단계는,Forming the trench hole, 상기 스토리지노드용 절연막 상에 마스크 형태로 형상화된 하드마스크폴리실리콘막을 형성하는 단계;Forming a hard mask polysilicon film shaped into a mask on the insulating layer for the storage node; 상기 하드마스크폴리실리콘막을 식각배리어로 상기 스토리지노드용 절연막을 건식식각하여 트렌치홀의 일부를 형성하는 단계;Forming a portion of the trench hole by dry etching the insulating layer for the storage node using the hard mask polysilicon layer as an etching barrier; 상기 하드마스크폴리실리콘막을 제거하는 단계; 및Removing the hard mask polysilicon layer; And 상기 스토리지노드용 절연막 식각후 드러난 상기 식각정지절연막을 상기 스토리지노드콘택플러그 상부가 완전히 노출되도록 건식식각하여 상기 트렌치홀을 완전히 개방시키는 단계Dry etching the etch stop insulating layer exposed after etching the storage node insulating layer so that an upper portion of the storage node contact plug is completely exposed to completely open the trench hole; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.Method of manufacturing a semiconductor memory device comprising a. 제5항에 있어서,The method of claim 5, 상기 하드마스크폴리실리콘막을 제거하는 단계는,Removing the hard mask polysilicon film, 폴리실리콘막 식각 장비에서 Cl2/HBr의 혼합 베이스로 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.A method of manufacturing a semiconductor memory device, characterized in that the polysilicon film etching equipment proceeds to the mixed base of Cl 2 / HBr. 제5항에 있어서,The method of claim 5, 상기 식각정지절연막의 건식식각은,Dry etching of the etch stop insulating film, 산화막 식각 장비에서 CxFy/O2 또는 CHxFy/O2 의 혼합 베이스로 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.A method of manufacturing a semiconductor memory device, characterized in that it proceeds to a mixed base of C x F y / O 2 or CH x F y / O 2 in the oxide film etching equipment. 반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계;Forming an interlayer dielectric layer having a storage node contact hole on the semiconductor substrate; 상기 스토리지노드콘택홀의 측벽에 질화막계의 스토리지노드콘택스페이서를 형성하는 단계;Forming a storage node contact spacer of a nitride layer on a sidewall of the storage node contact hole; 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 실리콘계의 스토리지노드콘택플러그를 형성하는 단계;Forming a storage node contact plug of a silicon type surrounded by the storage node contact spacer in the storage node contact hole; 상기 스토리지노드콘택플러그를 포함한 전면에 질화막계의 식각정지절연막과 산화막계의 스토리지노드용 절연막을 적층하는 단계;Stacking an etch stop insulating layer of a nitride layer and an insulating layer for a storage node of an oxide layer on the entire surface including the storage node contact plug; 상기 스토리지노드용 절연막 상에 마스크 형태로 형상화된 하드마스크폴리실리콘막을 형성하는 단계;Forming a hard mask polysilicon film shaped into a mask on the insulating layer for the storage node; 상기 하드마스크폴리실리콘막을 식각배리어로 상기 스토리지노드용 절연막을 식각하여 트렌치홀을 일부 형성하는 단계;Forming a trench hole by etching the insulating layer for the storage node using the hard mask polysilicon layer as an etching barrier; 상기 하드마스크폴리실리콘막을 제거하는 단계;Removing the hard mask polysilicon layer; 상기 스토리지노드용 절연막 식각후 드러난 상기 식각정지절연막을 식각하여 상기 스토리지노드콘택플러그 상부를 완전히 개방시키도록 상기 트렌치홀을 형성하는 단계;Forming the trench hole to etch the etch stop insulating layer exposed after the insulating layer for the storage node to completely open the upper portion of the storage node contact plug; 상기 트렌치홀 형성시 상기 스토리지노드콘택스페이서의 어택으로 발생된 틈을 제거할때까지 플라즈마처리를 진행하여 상기 스토리지노드콘택플러그를 리세스시키는 단계; 및Recessing the storage node contact plug by performing a plasma treatment until the gap generated by the attack of the storage node contact spacer is removed when the trench hole is formed; And 상기 트렌치홀의 내부에 상기 리세스된 스토리지노드콘택플러그에 연결되는 하부전극을 형성하는 단계Forming a lower electrode connected to the recessed storage node contact plug in the trench hole 를 포함하는 반도체 메모리 장치의 제조 방법.Method of manufacturing a semiconductor memory device comprising a. 제8항에 있어서,The method of claim 8, 상기 하드마스크폴리실리콘막 제거, 상기 식각정지절연막 식각 및 상기 스토리지노드콘택플러그의 리세스 단계는 인시튜로 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.And removing the hard mask polysilicon layer, etching the etch stop insulating layer, and recessing the storage node contact plug in-situ. 제9항에 있어서,The method of claim 9, 상기 하드마스크폴리실리콘막을 제거하는 단계는,Removing the hard mask polysilicon film, Cl2/HBr 플라즈마를 이용하여 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.A method of manufacturing a semiconductor memory device, characterized in that it proceeds using Cl 2 / HBr plasma. 제10항에 있어서,The method of claim 10, 상기 하드마스크폴리실리콘막을 제거하는 단계는,Removing the hard mask polysilicon film, 3mtorr∼15mtorr의 압력, 150W∼700W의 소스전력, 30W∼400W의 바이어스전력, 5mtorr∼90mtorr의 HBr, 5mtorr∼90mtorr의 Cl2을 이용하는 제1레시피로 진행하고, 상기 제1레시피로 종말점을 잡아서 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.Proceed to the first recipe using 3mtorr to 15mtorr pressure, 150W to 700W source power, 30W to 400W bias power, 5mtorr to 90mtorr HBr, 5mtorr to 90mtorr Cl 2 , and set the end point to the first recipe. The semiconductor memory device manufacturing method characterized by the above-mentioned. 제9항에 있어서,The method of claim 9, 상기 식각정지절연막을 식각하는 단계는,Etching the etch stop insulating film, C2F6/O2 플라즈마를 이용하여 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.A method of manufacturing a semiconductor memory device, characterized in that it proceeds using C 2 F 6 / O 2 plasma. 제12항에 있어서,The method of claim 12, 상기 식각정지절연막을 식각하는 단계는,Etching the etch stop insulating film, 3mtorr∼15mtorr의 압력, 150W∼700W의 소스전력, 30W∼400W의 바이어스전력, 5mtorr∼200mtorr의 C2F6, 3mtorr∼50mtorr의 O2을 이용하는 제2레시피로 진행하고, 상기 제2레시피로 20초∼30초동안 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.Proceed to the second recipe using a pressure of 3 mtorr to 15 mtorr, a source power of 150 W to 700 W, a bias power of 30 W to 400 W, a C 2 F 6 of 5 mtorr to 200 mtorr, and O 2 of 3 mtorr to 50 mtorr, and the second recipe 20 A method of manufacturing a semiconductor memory device, characterized by progressing from second to 30 seconds. 제9항에 있어서,The method of claim 9, 상기 스토리지노드콘택플러그를 리세스시키는 단계는,Recessing the storage node contact plug, Cl2/HBr 플라즈마 처리를 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.A method of manufacturing a semiconductor memory device, characterized by using a Cl 2 / HBr plasma process. 제14항에 있어서,The method of claim 14, 상기 스토리지노드콘택플러그를 리세스시키는 단계는,Recessing the storage node contact plug, 3mtorr∼15mtorr의 압력, 150W∼700W의 소스전력, 30W∼400W의 바이어스전력, 5mtorr∼90mtorr의 HBr, 5mtorr∼90mtorr의 Cl2을 이용하는 제3레시피로 진행하고, 상기 제3레시피로 20초∼30초동안 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.3 mtorr to 15 mtorr pressure, 150W to 700W source power, 30W to 400W bias power, 5mtorr to 90mtorr HBr, 5mtorr to 90mtorr Cl 2 proceeds to the third recipe, the third recipe 20 seconds to 30 A method of manufacturing a semiconductor memory device, characterized in that it proceeds for seconds. 제8항에 있어서,The method of claim 8, 상기 하드마스크폴리실리콘막 제거, 상기 식각정지절연막 식각 및 상기 스토리지노드콘택플러그의 리세스 단계는 패러데이 쉴드가 장착된 ICP, MDS, ECR 또는 헬리칼 중에서 선택된 플라즈마소스를 사용하는 플라즈마 장비에서 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.Removing the hard mask polysilicon layer, etching the etch stop insulating layer, and recessing the storage node contact plug may be performed in a plasma apparatus using a plasma source selected from ICP, MDS, ECR, or helical equipped with a Faraday shield. A method for manufacturing a semiconductor memory device.
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