KR100687979B1 - Ｉｃ 디바이스의 전기 테스트 방법 및 장치 - Google Patents

Ｉｃ 디바이스의 전기 테스트 방법 및 장치 Download PDF

Info

Publication number
KR100687979B1
KR100687979B1 KR1020000044542A KR20000044542A KR100687979B1 KR 100687979 B1 KR100687979 B1 KR 100687979B1 KR 1020000044542 A KR1020000044542 A KR 1020000044542A KR 20000044542 A KR20000044542 A KR 20000044542A KR 100687979 B1 KR100687979 B1 KR 100687979B1
Authority
KR
South Korea
Prior art keywords
array
socket
grooves
groove
test
Prior art date
Application number
KR1020000044542A
Other languages
English (en)
Other versions
KR20010049954A (ko
Inventor
알퀴스트루이스넬슨
데가니위논
자칼라제리쵸제이
코시브스딘폴
타이킹엘
Original Assignee
루센트 테크놀러지스 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루센트 테크놀러지스 인크 filed Critical 루센트 테크놀러지스 인크
Publication of KR20010049954A publication Critical patent/KR20010049954A/ko
Application granted granted Critical
Publication of KR100687979B1 publication Critical patent/KR100687979B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명은 I/O 땜납 볼/범프의 어레이(array of solder ball/bump)를 IC 칩에 결합시키기에 적합한 소켓을 갖는 테스트 베드를 포함하는 IC 테스트 장치에 관한 것이다. 한 실시예에서, 소켓은 땜납 범프를 다음 기판 레벨에 최소의 전기 통로 길이로 상호 접속시켜서 기생 용량성 커플링을 감소시킬 수 있도록 관통 홀을 구비하고 있다. 다른 실시예에서, 테스트 베드에서의 소켓은 V-그루브를 교차하여 형성된다. 교차 V-그루브 쌍을 사용하는 경우에, 각각의 소켓 저부에 피라미드 형상의 특징부가 발생한다. 교차 V-그루브에 의해 형성된 예리한 모서리와 피라미드는 땜납 범프와 테스트 베드 사이의 접촉성을 향상시킨다. 테스트 베드는 지정된 땜납 범프 피치(pitch)에 대해 만능 블랭크(blank)로서 구성될 수 있다. 원하는 테스트 회로는 다음 기판 레벨에 형성된다.

Description

ＩＣ 디바이스의 전기 테스트 방법 및 장치{METHOD OF MAKING SEMICONDUCTOR APPARATUS INCLUDING TESTING}
도 1은 종래 기술의 실리콘 웨이퍼 베드 장치에서 테스트 중인 땜납 범프 디바이스의 개략도,
도 2는 도 1의 테스트 베드에서 소켓 어레이의 평면도,
도 3은 요각 특징부의 가장 간단한 실시예를 도시한 것으로서, 본 발명에 따른 테스트 베드 리세스의 어레이의 평면도,
도 4는 도 3의 소켓의 상세도,
도 5-6은 본 발명에 따른 테스트 베드 디자인의 평면도 및 단면도,
도 7-9는 중첩 그루브 쌍을 이용한 본 발명에 따른 테스트 베드의 어레이의 평면도 및 단면도,
도 10은 3개의 그루브를 갖는 교차점 세트에 형성된 소켓을 갖는 테스트 베드의 단면도,
도 11-12는 본 발명에 따른 만능 테스트 베드의 대표적인 개략도,
도 13은 본 발명의 테스트 장치를 웨이퍼 스케일 테스트에 적용한 경우의 대표적인 개략도,
도 14는 복수 칩 모듈 패키지에 적용한 본 발명의 테스트 베드 장치의 개략도.
도면의 주요부분에 대한 부호의 설명
11 : 베이스 12 : 리세스
13 : 테스트 베드 14 : 소켓
16 : IC 칩 17 : 땜납 범프
19 : 상호 접속부 21 : 본딩 패드
22 : 와이어 본드 24 : 블록
31 : 테스트 베드 32 : x 방향 그루브
34 : y 방향 그루브 36 : 소켓
37 : 모서리 52 : 관통 홀 상호 접속부
71,73 : y 방향 경계 72,74 : x 방향 경계
75 : 릿지 81 : 소켓
82 : 피라미드 85,86 : 릿지
91 : 소켓 93 : 상호 접속 사이트
94 : 테스트 베드 95 : 헤드
96 : 테스트 회로 97 : 패시브 콤포넌트
98 : 웨이퍼 99 : 땜납 범프
101 : MCM 패키지 102 : 테스트 베드
103 : 개구부
본 발명은 반도체 집적회로(IC) 디바이스의 테스트 방법 및 장치에 관한 것으로서, 특히 땜납 범프(solder bump) IC 디바이스용 테스터에 관한 것이다.
반도체 디바이스의 테스트는 전형적으로 "베드 오브 네일(bed of nails)" 원칙에 따라 구성된 장치로 실행되고 있다. 이와 같은 종류의 테스트 장치는 상당히 개발되어 있으며, 또 널리 이용되고 있다. 그러나 IC 디바이스의 피치(pitch)가 축소함에 따라 접점 패드를 IC 디바이스에 신뢰성 있게 접근시키는 것이 어렵게 되고 있다. 어려움은 작은 어레이(array)의 접점으로의 접근 뿐 아니라 핀과 핀 사이에서 접점 저항이 상당히 변하며, 또한 때에 따라서는 지나치게 변한다. 땜납 범프 어레이에 있어서의 테스트 장비에 개량될 점이 있다. 한 가지 예는 실리콘 테스트 베드(test bed)를 사용하는 것으로서, 리세스 패턴(pattern of recess)이 실리콘 웨이퍼 내로 에칭되고, 각각의 리세스는 디바이스 회로를 모의 실험하는 테스트 회로에 상호 접속되어 있다. 리세스의 어레이는 IC 디바이스 상의 땜납 볼 어레이에 정합되어 있다. 테스트 베드로서 실리콘을 사용하면, 평면성이 좋아지고, IC 기판을 정합시키는 열 특성이 우수해지며, 열 팽창 계수가 뛰어날 뿐 아니라 테스트 회로를 제조하기 위해 적합하게 개발된 상호 접속 기술을 이용할 수 있게 해준다.
상기한 바와 같은 장점에도 불구하고, IC 테스트 장치를 더욱 개량하기 위한 시도가 계속 행해지고 있다. 특히 주요 목표는 땜납 범프의 큰 어레이 상의 전기 접촉의 신뢰성을 향상시키는 것이다. 최신 기술의 땜납 범프 디바이스에서 범프 어레이는 비교적 균일하지만, 범프 사이즈와 범프 높이에 있어서는 편차가 작은 것이 전형적이다. 에칭된 리세스에서도 작은 편차가 나타난다. 이 결과, IC 칩이 어레이에 정렬될 때 모든 범프가 테스트 어레이의 리세스에 효과적으로 접촉하지 않게 된다. IC 칩에는 큰 축 방향 힘을 가하여 범프 어레이의 "높은(high)" 스팟에서의 범프(들)가 충분히 변형되어 낮은 스팟에서의 범프는 테스트 어레이에 적절하게 접촉될 수 있도록 하는 것이 필요하다. 이에 필요한 힘은 고정밀 진보형 IC 패키지에 있어서도 IC 기판의 파괴점에 거의 가깝다. 이것은 웨이퍼 상의 높은 스트레스가 파괴 또는 기타 문제를 야기할 수 있는 웨이퍼 레벨에서 디바이스를 테스트하기 위한 특별한 사항이다.
본 발명자는 IC 어레이(array)에 있는 모든 범프(bump)를 테스트 어레이와 접촉시키는데 요구되는 압력을 대폭 감소시키는 신규한 IC 디바이스 또는 웨이퍼를 위한 테스트 장치를 개발했다. 본 발명의 테스트 장치는 IC 땜납 볼의 어레이를 수용하기 위해 배치된 소켓(socket) 어레이를 갖는 편평한 테스트 베드(test bed)를 포함하고, 편평한 테스트 베드에서의 소켓은 요각의 측벽을 구비하여 종래 기술의 리세스(recess)의 편평하거나 움푹파인 형상의 표면과 비교하여 소켓은 땜납 범프 어레이와 접촉하는 예리한 모서리를 갖게 된다. 그 결과, 어레이 내의 모든 땜납 범프를 테스트 어레이 표면에 견고하게 접촉시키는데 요구되는 변형이 상당히 감소하게 되고, 또 변형을 일으키는데 필요한 힘도 그에 따라서 감소하게 된다. 바람직한 실시예에 있어서, 소켓에서의 요각 특징부는 편평한 베드의 표면에 그루브(groove)를 교차시켜서 형성된다. 평행한 V-그루브 쌍을 사용하고, 또 그루브를 중첩하여 형성하면, 하나 또는 그 이상의 피라미드가 그루브 쌍의 교차점에 형성된다. 소켓의 저부에서의 피라미드 지점은 주요 지지 특징부로 되어 신뢰성 있는 전기접촉을 제공하게 된다.
도 1은 통상적인 실리콘 웨이퍼 베드 테스트 장치를 도시한 것으로서, 베이스(11)와, 실리콘 웨이퍼 테스트 베드(13)를 지지하기 위한 베이스 내의 리세스(12, recess)를 포함하고 있다. 실리콘 웨이퍼는 테스트 중인 디바이스 상에 땜납 범프(solder bump)를 수용하기 위한 소켓(14, socket)의 어레이(array)를 구비하고 있다. 전형적인 땜납 범프로 된 IC 칩(16)은 전도되어 땜납 범프(17) 어레이가 소켓(14)과 합치되도록 되어 있다. 프린팅된 상호 접속부(19)는 실리콘 웨이퍼의 상면에 형성되어 소켓(14)을 본딩 패드(21, bonding pad)에 상호 접속시킨다. 본딩 패드는 와이어 본드(22)를 이용하여 베이스 부재에 와이어 본딩되어 IC를 테스트 회로(비도시)에 상호 접속시킨다. 간단한 설명을 위하여 도면에는 소량의 땜납 범프만을 도시하고 있다. 테스트를 위해 상호 접속되는 땜납 범프의 수는 전형적으로 수십개에서 수백개에 이른다.
현기술에서 범프로 된 IC 칩을 위한 접점 패드의 피치(pitch)는 50-900㎛ 정도이며, 패드간의 간격은 20-500㎛일 수 있다. 범프의 높이(z 방향)는 전형적으로 15-150㎛이다. 디바이스 패키지는 한 면이 전형적으로 2-50mil 범위인 사각형 또는 장방형이다.
테스트할 IC 디바이스는 땜납 범프 어레이를 테스트 베드 내의 소켓에 정렬하여 테스트 베드 상에 적절히 장착된다. 테스트 베드 상에 IC 디바이스를 위치시키는 것은 픽-플레이스(pick and place) 정렬 툴을 사용한다. 올바르게 정렬 위치하면, IC 디바이스는 블록(24)에 의해 테스트 위치에 유지되고, 블록은 IC에 균일한 압력을 주고, 또한 전체 어레이에 걸쳐서 땜납 범프(17)와 소켓(14)간의 접촉을 확실하게 하기 위하여 사용한다.
도 2는 도 1의 소켓 어레이를 평면도로 도시한 것이다. 여기서 소켓(22)은 전형적으로 에칭에 의해 실리콘 웨이퍼 테스트 베드(21)에 형성되어 있다. 정밀하게 이격된 어레이를 소켓 형상에 맞도록 형성하는 데에는 포토리소그래피(photography)를 사용할 수 있다. 도 2에서 소켓은 반전되고 절두된(truncated) 피라미드의 형상을 지닌다.
본 발명에 따라서 개량된 테스트 장치는 도 3에 도시되어 있다. 테스트 베드는 직각 방향으로 홈이 파여져서 그루브(groove)의 교차점에 소켓을 이루고 있다. 도 3에서 테스트 베드(31)는 x 방향으로 연장하는 그루브(32)와 y 방향으로 연장하는 그루브(34)를 갖는 것으로 도시되어 있다. 교차 그루브에 의해 형성된 소켓은 도 3의 테스트 베드의 단면도인 도 4에 상세히 도시되어 있다. V-그루브(32)는 V- 그루브(34)와 교차하여 본질적으로 4개의 모서리(37)를 이루는 소켓(36)을 형성한다. 이러한 모서리는 비교적 예리하고, 소켓에 놓인 구상형 몸체, 예로서 땜납 범프와 효과적인 접촉을 이룬다.
테스트 베드의 재료는 단단한, 예를 들어 세라믹이나 실리콘인 것이 바람직하다. V-그루브는 적합한 기법으로 형성할 수 있다. 세라믹인 경우에 V-그루브는 V형 날을 가진 통상의 다이싱 소(dicing saw) 장치를 이용하여 형성하고, 실리콘인 경우에 V-그루브는 포토리소그래피를 이용하여 원하는 그루브를 선택적으로 에칭하는 방식으로 형성할 수 있다. 그러나 실리콘의 경우에 바람직한 방법은 상기한 다이싱 공구를 이용하여 그루브를 절단하는 것이다. 그루브의 모양은 달라질 수 있다. 본질적으로 순수한 V-그루브는 비교적 구성하기 간단하다. 이와는 달리 편평한 저부를 가진 그루브를 반전된 절두식 피라미드를 가진 절단 날을 이용하여 형성할 수도 있다. 이것은 테스트 베드가 후술한 바와 같은 관통 홀을 구비하는 경우에 특히 유용하다.
직각 V-그루브의 교차점에 형성된 소켓은 금속으로 도금하고, 예를 들어, 소켓의 어레이는 도 1과 관련하여 설명한 바와 같이 적합한 방식으로 회로 기판과 상호 접속시킨다. 실리콘 웨이퍼를 테스트 베드로 사용하는 경우에, V-그루브는 소켓의 도금 전에 산화물이나 기타 절연 피복제를 구비한다. 본 발명에서 사용하는 도금이라 함은 어떠한 선택적 영역의 침착 기법을 말한다. 절연 층은 SiO2 성장 또는 침착으로 형성하는 것이 바람직하다. 실리콘 웨이퍼 테스트 베드에 있어서의 적합한 공정 순서는 다음과 같다.
1. 다이싱 소를 사용하여 교차 V-그루브로 금을 낸다.
2. 그루브가 형성된 기판에 예를 들어 0.25-1.5㎛ 두께의 산화물 층을 V-그루브 내로 연장, 성장시킨다.
3. 웨이퍼 상에 전도성 금속 층을 블랭킷(blanket) 침착한다.
4. 전도성 금속 층을 선택적으로 에칭하여 실리콘 웨이퍼 테스트 베드 상에 상호 접속 패턴(pattern)을 남기고, V-그루브의 교차점에 형성된 소켓을 코팅한다.
단계 3에서 사용된 금속은 알루미늄이지만, 소켓의 모서리를 예리하게 유지시키는 단단한 금속, 예로서 Ni, Au, 또는 Au-Pd도 적합하다. 금속은 하나 또는 그 이상의 모서리를 피복하는 한 전체 소켓 또는 소켓의 일부를 피복한다.
소켓은 직각 그루브의 교차점에 형성하는 것이 바람직하다. 그러나 알맞게 예리한 모서리를 가진 유용한 소켓은 직각 외의 각도로 교차하는 그루브로 형성할 수 있다. 유용한 소켓은 또한 두 개의 교차 그루브 이상, 즉 다른 각도로 교차하는 복수개의 그루브를 사용하여 형성할 수 있다. 이와 같이 하여 소켓이 6개 또는 8개 접점 모서리를 갖게 되는 별 모양을 만들 수 있다. 그루브의 형상 또한 변경할 수 있다. V-그루브는 형성하기 편리하면 되지만, 다른 그루브 형상, 예로서 장방형 그루브도 유용하다. 벽과 벽 사이에서 측정한 바람직한 그루브 각도는 90도 ± 30도이다. 그루브의 깊이는 테스트 베드 내로 삽입된 IC 디바이스 상의 땜납 범프의 직경의 적어도 30%, 바람직하게는 적어도 40%는 되어야 한다.
단결정 실리콘 웨이퍼를 이용하여 V-그루브형 테스트 베드를 형성하기 위한 다른 방법은 다음과 같다.
1. 실리콘 웨이퍼 상에 0.25-1.5㎛의 산화물 층을 성장시킨다.
2. V-그루브 마스크를 산화물 상에 리소그래피 방식으로, 바람직하게는 포토레지스트 층을 도포하고 패터닝함으로써 형성한다.
3. 산화물을 표준 HF 에칭법으로 에칭하여 실리콘 웨이퍼 상에 원하는 V-그루브 패턴을 남긴다.
4. 노출된 실리콘을 결정학적 에칭, 즉 물에 20% NaOH 에칭법을 실시하여 V에서 교차하는, 즉 단계 3의 V-그루브 패턴에서 V-그루브를 형성하는 결정 평면을 따라서 실리콘 웨이퍼를 에칭한다.
5. 노출된 실리콘 상의 산화물을 V-그루브에 재성장시킨다.
6. 전도성 금속 층을 웨이퍼 상에 블랭킷 침착한다.
7. 전도성 금속 층을 선택적으로 에칭하여 실리콘 웨이퍼 테스트 베드 상에 상호 접속 패턴을 남기고, V-그루브의 교차점에 형성된 소켓을 코팅한다.
본 발명의 또 다른 방법은 폴리실리콘 웨이퍼를 테스트 베드 재료로 사용하는 것이다. 적합한 공정 순서는 다음과 같다.
1. 폴리실리콘 웨이퍼 상에 0.25-1.5㎛의 산화물 층을 성장시킨다.
2. V-그루브 마스크를 산화물 상에 리소그래피 방식으로, 바람직하게는 포토레지스트 층을 도포하고 패터닝함으로써 형성한다.
3. 산화물을 표준 HF 에칭법으로 에칭하여 실리콘 웨이퍼 상에 원하는 V-그루브 패턴을 남긴다.
4. 노출된 실리콘을 등방성 에칭, 즉 물에 20% NaOH 에칭법을 실시하여 실리 콘 웨이퍼를 에칭하고 마스크를 언더컷(undercut)하여 단계 3의 V-그루브 패턴에 V-그루브를 형성한다.
5. 노출된 실리콘 상의 산화물을 V-그루브에 재성장시킨다.
6. 전도성 금속 층을 웨이퍼 상에 블랭킷 침착한다.
7. 전도성 금속 층을 선택적으로 에칭하여 실리콘 웨이퍼 테스트 베드 상에 상호 접속 패턴을 남기고, V-그루브의 교차점에 형성된 소켓을 코팅한다.
적합한 그루브형 구조물은 또한 V-그루브 에칭 단계에 있어서 포토레지스트 마스크를 사용하여 폴리실리콘과 단결정 실리콘 양자에서 생산할 수 있다.
고효율 상호 접속 방식을 갖는 본 발명의 바람직한 실시예는 도 5 및 6에 도시되어 있다. 도 5를 참조하면, 교차 그루브에 의해 형성된 소켓은 관통 홀 상호 접속부(52)를 갖고 있다. 도 6은 도 5의 선 6-6을 따라서 절단한 테스트 베드의 단면도이다. 관통 홀 상호 접속부는 테스트 중인 IC 상의 땜납 범프로부터 테스트 신호가 테스트 베드를 직접 통해 다음 기판 레벨 상의 테스트 회로로 흐를 수 있도록 하여 테스트 신호에서의 기생을 실질적으로 감소시킬 수 있다.
관통 홀은 세라믹을 드릴링하고 홀을 관통 도금함으로써 통상의 방식으로 세라믹 테스트 베드에 형성될 수 있다. 세라믹에서의 관통 홀은 또한 공소성(co-fired)된 세라믹을 이용하여 형성할 수 있다. 상기 공지 기법은 공소성 작업 중에 홀이 예로서 텅스텐 플러그로 형성 및 도금될 수 있도록 해준다. 관통 홀은 홀을 레이저 드릴링하고, 홀을 산화시키며, 산화물 상에 금속을 침착하는 통상의 방법으로 실리콘 웨이퍼에 형성할 수 있다. 전도성 재료를 관통 홀에 형성하기 위한 적합한 방법은 금속 스퍼터링이나 무전해 도금이다.
도 7-9는 본 발명의 다른 바람직한 실시예를 도시한 것이다. 여기서는 소켓의 저부에 예리한 접점면을 형성하기 위해 평행한 그루브 쌍이 사용된다. 도 7을 참조하면, 제 1 세트의 y 방향 그루브의 경계가 71로 표시되어 있고, 제 1 세트의 x 방향 그루브의 경계는 72로 표시되어 있다. 제 2 세트의 그루브는 도 7에서 점선으로 표시되어 있다. 제 2 세트의 그루브는 제 1 세트를 중첩하여 이루어져 있다. 제 2 세트의 y 방향 그루브의 경계는 73으로 표시되어 있고, 제 2 세트의 x 방향 그루브의 경계는 74로 표시되어 있다. 그루브가 형성된 후, 중첩 쌍의 V-그루브를 갖는 테스트 베드의 프로파일은 도 7의 선 8-8을 따라서 절단한 단면도인 도 8에 도시되어 있다. 경계(71,73)는 중첩 그루브가 형성된 후에 남는다. 중첩 쌍의 그루브의 저부에는 릿지(75, ridge)가 형성되어 있다. 그루브 깊이의 백분율로서의 릿지의 높이는 그루브 쌍의 중첩 백분율과 동일하다. 이 백분율은 5-40% 범위인 것이 바람직하다. 도 8의 프로파일은 단지 y 방향 그루브만을 도시한 것이다. 도 9는 양 세트의 그루브의 경계, 즉 y 방향 그루브의 경계(71,73)와 x 방향 그루브의 경계(72,74)를 도시한 것이다. 소켓은 81로 표시되어 있고, 각각의 소켓은 소켓의 저부에 형성된 피라미드(82)를 갖고 있다. 이 피라미드는 전술한 바와 같이 소켓의 전기 접촉을 향상시키기 위한 효과적인 접촉을 나타내는 예리한 상부를 갖고 있다.
실리콘 웨이퍼에는 본 발명에 따른 그루브가 형성되고, 또 그루브가 비교적 깊어지면, 웨이퍼는 그루브 선을 따라서 파쇄되는 경향을 보일 수 있다. 따라서 그루브 형성 단계 전에 웨이퍼를 다른 기판, 예로서 세라믹으로 적층하거나, 다른 실리콘 웨이퍼를 적층막으로서 부가하는 것이 바람직하다. 웨이퍼는 통상의 유기 점착제를 이용하여 적층될 수 있다.
한 쌍의 그루브의 중첩 효과를 도시했지만, 당업자는 두 개 이상의 평행한 그루브를 사용하여 소켓을 형성할 수 있음을 이해할 것이다. 도 10은 3개의 중첩하는 평행한 그루브를 각각의 그루브 세트에 사용한 테스트 베드의 단면도를 도시한 것이다. 이 경우에는 두 개의 릿지(85,86)가 그루브 세트의 저부에 형성되어 있다. 3개의 평행한 그루브의 두 개의 세트의 교차점에는 4개의 피라미드 세트가 형성되어 있다. 이 경우에 4개의 피라미드의 지점은 소켓에 대한 충분한 접촉을 제공하여 땜납 범프에 대한 주요 접점면으로서 사용될 수 있다. 이 경우에 소켓의 모서리간의 간격은 비교적 중요하지 않으며, 소켓 어레이는 땜납 볼 어레이의 피치가 동일한 이상, 다른 사이즈의 땜납 볼 용도로 사용될 수 있다.
범용 테스트 베드는 땜납 볼 소켓의 어레이를 테스트 베드의 한 쪽 측면에 제공하고, 상호 접속 사이트의 어레이를 테스트 베드의 반대 쪽 측면에 제공함으로써 전술한 원리를 이용하여 구성할 수 있다. 이와 같은 접근 방안의 주요 요소는 도 5 및 6과 관련하여 설명한 바와 같이 도금될 관통 홀을 이용하는 것이다. 상호 접속부 어레이는 다음 기판 레벨, 예로서 실리콘, 세라믹 또는 에폭시 상호 접속 기판에 상호 접속되도록 적용한다. 다음 기판 레벨에서의 상호 접속 회로는 테스트할 IC에 접속한다. 상호 접속되지 않은 범용 테스트 베드 상의 소켓과 상호 접속 사이트는 유지되지만 사용되지는 않는다. 소켓의 "블랭크(blank)" 어레이를 갖는 테스트 베드는 도 11에 개략적으로 도시되어 있다. 소켓(91)은 전술한 바와 같이 그루브의 교차점에 형성되어 있다. 테스트 베드의 관측 측면은 도 12에 도시되어 있다. 상호 접속 사이트(93)의 어레이는 원하는 형상으로 하여 상호 접속부로 이용할 수 있다. 만능 테스트 베드에 대한 접근 방안의 장점은 테스트 장치의 소켓 부분을 비교적 낮은 단가로 대량 생산할 수 있다는 점이다. 범용 테스트 베드 웨이퍼의 배치(batch)는 각각 공통으로 사용된 피치로 구성될 수 있고, 또 다른 피치를 갖는 어레이로 구성될 수도 있다.
삭제
본 발명의 테스트 장치가 적합하게 되는 IC 디바이스는 땜납 범프 또는 볼 그리드(ball grid) 어레이를 가진 패키징되지 않은 칩이거나 칩 스케일로 패키징되어 있다. I/O 접점은 주변 또는 지역 어레이로 될 수 있는 것으로서, 땜납 범프/볼이 전형적으로 10-100㎛, 어떤 볼 그리드 어레이의 경우에서는 500㎛까지 양각되어 있다.
본 발명에 따라서 IC 디바이스를 전기적으로 테스트하는 단계는 테스트 상호 접속 기판을 통해 테스트 전압을 테스트 베드의 선택된 I/O 소켓에 인가하는 것을 포함한다. 즉 본 발명을 이용한 전형적인 제조공정에 있어서, IC 디바이스는 단일화(singulation) 또는 패키징 공정에서 배치 수단으로 이송되고, 다시 소켓 어레이에 정렬된 땜납 범프 또는 볼 그리드를 갖는 것으로 각각 배치될 수 있다. 테스트를 위해 사용된 상호 접속 회로는 IC 디바이스가 영구히 실장되는 상호 접속 회로와 동일한 복제일 수 있다. 테스트 베드는 또한 전기적 테스트를 통과한 IC 디바이스가 영구히 본딩되는 실질적 상호 접속 기판일 수 있다.
이상 설명한 본 발명은 대부분 단일화 칩의 테스트에 관한 것이다. 땜납 범프 또는 볼의 일시적으로 접근하는 큰 어레이를 위한 소켓 어레이의 효과로 인하여, 본 발명의 장치는 웨이퍼 스케일 테스트에 적합하다. 도 12에 도시된 바와 같이, 전술한 테스트 베드(94)는 배치 수단의 헤드(95)에 용이하게 실장된다. 배치 수단 헤드는 96과 97로 개략적으로 표시한 테스트 회로와 수동 부품을 제공받을 수 있다. 테스트 중인 웨이퍼(98)는 단일화 전에 웨이퍼(98) 상에서 하나의 IC 디바이스 또는 IC 디바이스의 일부를 나타내는 4개의 땜납 범프(99)를 가진다.
본 발명의 테스트 장치는 상기한 바와 같이 단일화 IC 칩 또는 복수 칩 모듈로 사용할 수 있다. 도 13은 테스트 베드(102) 상에서 테스트를 위해 실장된 리세스형 칩 MCM 패키지(101)를 도시한 것이다. 이 용도에서 테스트 베드는 리세스형 칩을 수용하기 위한 개구부(103)를 제공받는다. 본 발명에서 사용하는 IC 디바이스라 함은 하나 또는 그 이상의 IC 칩을 포함하는 패키지를 포함하는 것이다.
전기 테스트 과정 자체는 통상적인 것으로서, 전기 테스트 접점의 어레이에 테스트 전압을 인가하고, 테스트 전압을 측정하며, 측정된 테스트 전압을 예정된 IC 디바이스 전압 세트와 비교한 다음, 최종 조립, 즉 IC 디바이스를 영구 상호 접속 기판에 본딩하기 위해 예정된 IC 디바이스 전압 세트를 만족시키는 테스트 전압을 갖는 IC 디바이스를 선택하는 것을 포함한다. 당업자라면 이해할 수 있는 바와같이, 측정, 비교 및 선택 과정은 자동화 소프트웨어 구동수단에 의해 이루어진다.
이상 본 발명을 상세히 설명했지만, 당업자는 본 발명에 여러 가지 변형예가 가능함을 이해할 수 있을 것이다. 본 발명의 기술을 진보시킨 원리와 그 등가에 기본적으로 기초한 본 발명의 특정 기술사상에서 벗어나는 모든 것은 전술한 본 발명 의 범주와 특허청구의 범위 내에서 적절히 고려되어야 할 것이다.
본 발명의 서두에 언급된 바와 같이, IC 어레이(array)에 있는 모든 범프(bump)를 테스트 어레이와 접촉시키는데 요구되는 압력을 대폭 감소시키는 신규한 IC 디바이스 또는 웨이퍼를 위한 테스트 장치를 개발함으로써 어레이에서의 모든 땜납 범프를 테스트 어레이 표면에 견고하게 접촉시키는데 요구되는 변형이 상당히 감소하게 되고, 또 변형을 일으키는데 필요한 힘도 그에 따라서 감소하게 된다.

Claims (14)

  1. 적어도 하나의 표면 상에 I/O 땜납 범프(solder bump)의 어레이(array)를 갖는 IC 디바이스를 전기적으로 테스트하는 방법에 있어서,
    ① 상기 IC 디바이스 상의 상기 I/O 땜납 범프의 어레이를 상호 접속 기판 상의 전기 테스트 소켓(socket)의 어레이와 정렬시키는 단계와,
    ② 상기 I/O 땜납 범프를 상기 소켓 어레이 내로 삽입하는 단계와,
    ③ 상기 소켓 어레이에 테스트 전압을 인가하는 단계를 포함하되,
    상기 소켓은 상기 상호 접속 기판에서의 그루브(groove)의 교차에 의해 형성되는 IC 디바이스의 전기 테스트 방법.
  2. 제 1 항에 있어서,
    상기 소켓은 직각 그루브 쌍으로 구성되는 IC 디바이스의 전기 테스트 방법.
  3. 제 2 항에 있어서,
    상기 소켓은 제 1 방향으로 연장하는 적어도 두 개의 그루브와 제 2 방향으로 연장하는 적어도 두 개의 그루브의 교차에 의해 형성되며,
    상기 제 1 방향으로 연장하는 상기 두 개의 그루브는 중첩하고, 상기 제 2 방향으로 연장하는 상기 두 개의 그루브는 중첩하는
    IC 디바이스의 전기 테스트 방법.
  4. 제 3 항에 있어서,
    상기 두 개의 그루브는 길이방향으로 5%-40% 중첩하는 IC 디바이스의 전기 테스트 방법.
  5. 적어도 하나의 표면 상에 I/O 땜납 범프의 어레이를 갖는 IC 디바이스를 전기적으로 테스트하는 방법에 있어서,
    ① 상기 IC 디바이스 상의 상기 I/O 땜납 범프의 어레이를 상호 접속 기판 내로 리세스(recess)된 전기 테스트 소켓의 어레이와 정렬시키는 단계와,
    ② 상기 I/O 땜납 범프를 상기 소켓 어레이 내로 삽입하는 단계와,
    ③ 상기 소켓 어레이에 테스트 전압을 인가하는 단계를 포함하되,
    상기 소켓은 상호 접속 기판을 통하는 관통 홀 상호 접속부를 구비하는 IC 디바이스의 전기 테스트 방법.
  6. 제 5 항에 있어서,
    상기 소켓은 상기 상호 접속 기판에서의 그루브의 교차에 의해 형성되는 IC 디바이스의 전기 테스트 방법.
  7. 전기 테스트 소켓의 어레이를 포함하되, 상기 전기 테스트 소켓의 어레이는
    ① 상호 접속 기판과,
    ② 제 1 방향으로 연장하는 제 1 세트의 그루브와,
    ③ 제 2 방향으로 연장하는 제 2 세트의 그루브와,
    ④ 상기 전기 테스트 소켓의 어레이를 피복하는 금속 코팅제를 포함하되,
    상기 제 2 세트의 그루브 각각은 상기 제 1 세트의 그루브와 교차하여 상기 제 1 그루브와 상기 제 2 그루브의 교차점에 상기 전기 테스트 소켓의 어레이를 형성하는 전기 테스트 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 방향은 직각인 전기 테스트 장치.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 세트의 그루브에서의 각각의 그루브는 길이방향으로 적어도 5% 중첩하는 적어도 두 개의 중첩 그루브를 포함하며, 상기 전기 테스트 소켓의 어레이 각각은 상기 소켓의 저부에 적어도 하나의 피라미드를 갖는 전기 테스트 장치.
  10. 제 7 항에 있어서,
    상기 그루브는 V-그루브인 전기 테스트 장치.
  11. 전기 테스트 소켓의 어레이를 포함하되, 상기 전기 테스트 소켓의 어레이는
    ① 테스트 베드 측면과 상호 접속 측면을 갖는 상호 접속 기판과,
    ② 상기 상호 접속 기판의 상기 테스트 베드 측면 상의 리세스 어레이와,
    ③ 상기 리세스를 피복하는 금속화층과,
    ④ 상기 상호 접속 기판의 상호 접속 측면 상의 본딩 사이트의 어레이와,
    ⑤ 상기 상호 접속 기판의 테스트 베드 측면 상의 상기 금속화층과 상기 상호 접속 기판의 상호 접속 측면 상의 상기 본딩 사이트의 어레이를 상호 접속시키는 상기 상호 접속 기판을 통하는 관통 홀 상호 접속부를 포함하는 전기 테스트 장치.
  12. 제 11 항에 있어서,
    상기 소켓은 상기 상호 접속 기판에서의 그루브의 교차에 의해 형성되는 전기 테스트 장치.
  13. 제 1 항에 있어서,
    상기 땜납 범프는 적절한 직경(d)을 가지며, 상기 그루브의 깊이는 적어도 30%×d인 방법.
  14. 제 1 항에 있어서,
    상기 그루브는 V-그루브인 방법.
KR1020000044542A 1999-08-03 2000-08-01 Ｉｃ 디바이스의 전기 테스트 방법 및 장치 KR100687979B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/366,388 1999-08-03
US9/366,388 1999-08-03
US09/366,388 US6560735B1 (en) 1999-08-03 1999-08-03 Methods and apparatus for testing integrated circuits

Publications (2)

Publication Number Publication Date
KR20010049954A KR20010049954A (ko) 2001-06-15
KR100687979B1 true KR100687979B1 (ko) 2007-02-27

Family

ID=23442795

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000044542A KR100687979B1 (ko) 1999-08-03 2000-08-01 Ｉｃ 디바이스의 전기 테스트 방법 및 장치

Country Status (4)

Country Link
US (1) US6560735B1 (ko)
JP (1) JP3782293B2 (ko)
KR (1) KR100687979B1 (ko)
TW (1) TW480638B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825768B1 (ko) * 2001-10-26 2008-04-29 삼성전자주식회사 범프를 포함하는 반도체 소자 및 그 형성방법
TWI585879B (zh) * 2016-04-08 2017-06-01 中華精測科技股份有限公司 晶圓測試裝置及其製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1553065A (en) * 1978-01-28 1979-09-19 Int Computers Ltd Circuit structures including integrated circuits
KR960011257B1 (ko) * 1993-05-14 1996-08-21 삼성전자 주식회사 번인 소켓 및 이를 사용한 번인 테스트 방법
US5523696A (en) * 1993-06-14 1996-06-04 International Business Machines Corp. Method and apparatus for testing integrated circuit chips
KR960011265B1 (ko) * 1993-06-25 1996-08-21 삼성전자 주식회사 노운 굳 다이 어레이용 테스트 소켓
KR950013605B1 (ko) * 1993-11-20 1995-11-13 삼성전자주식회사 번인 테스트용 칩 홀딩장치 및 그 제조방법
KR970011650B1 (en) * 1994-01-10 1997-07-12 Samsung Electronics Co Ltd Fabrication method of good die of solder bump
US5983492A (en) * 1996-11-27 1999-11-16 Tessera, Inc. Low profile socket for microelectronic components and method for making the same
US6229320B1 (en) * 1994-11-18 2001-05-08 Fujitsu Limited IC socket, a test method using the same and an IC socket mounting mechanism
KR0175268B1 (ko) * 1996-05-10 1999-04-01 김광호 수평 하향식 접속 방식의 베어 칩 테스트 장치
US6037786A (en) * 1996-12-13 2000-03-14 International Business Machines Corporation Testing integrated circuit chips
US5880590A (en) * 1997-05-07 1999-03-09 International Business Machines Corporation Apparatus and method for burn-in and testing of devices with solder bumps or preforms
KR100276826B1 (ko) * 1998-04-20 2001-01-15 윤종용 패키지되지않은칩을테스트하기위한케리어

Also Published As

Publication number Publication date
US6560735B1 (en) 2003-05-06
JP3782293B2 (ja) 2006-06-07
TW480638B (en) 2002-03-21
JP2001116797A (ja) 2001-04-27
KR20010049954A (ko) 2001-06-15

Similar Documents

Publication Publication Date Title
US6586955B2 (en) Methods and structures for electronic probing arrays
US5073117A (en) Flip-chip test socket adaptor and method
US6313651B1 (en) Carrier and system for testing bumped semiconductor components
US5962921A (en) Interconnect having recessed contact members with penetrating blades for testing semiconductor dice and packages with contact bumps
US6188231B1 (en) Method for forming an interposer for making temporary contact with pads of a semiconductor chip
US5006792A (en) Flip-chip test socket adaptor and method
US6400174B2 (en) Test system having alignment member for aligning semiconductor components
US4967146A (en) Semiconductor chip production and testing processes
US6400172B1 (en) Semiconductor components having lasered machined conductive vias
US6620731B1 (en) Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US5716218A (en) Process for manufacturing an interconnect for testing a semiconductor die
US7649368B2 (en) Wafer level interposer
US6333555B1 (en) Interconnect for semiconductor components and method of fabrication
US6433563B1 (en) Probe card with rigid base having apertures for testing semiconductor device, and semiconductor device test method using probe card
US5481205A (en) Temporary connections for fast electrical access to electronic devices
EP0646800A1 (en) Probe for testing semi-conductor chips
US7109063B2 (en) Semiconductor substrate for build-up packages
JPH02231753A (ja) 集積回路アセンブリ
US6369600B2 (en) Test carrier for testing semiconductor components including interconnect with support members for preventing component flexure
KR100687979B1 (ko) Ｉｃ 디바이스의 전기 테스트 방법 및 장치
JP2001116796A (ja) Ｉｃデバイスを電気的にテストする方法
KR100964568B1 (ko) 어드밴스 프로브카드의 정열판 제조방법
JP2000502811A (ja) ウエハ・スケール高密度プローブ・アセンブリ、その使用装置、および製造方法
US5455518A (en) Test apparatus for integrated circuit die
JPH05259369A (ja) フレキシブル取り付けフリップ・チップアセンブリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150213

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160201

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee