KR100685191B1 - 아날로그 신호 출력 회로 및 이 아날로그 신호 출력회로를 사용한 멀티 레벨 δ∑변조기 - Google Patents

아날로그 신호 출력 회로 및 이 아날로그 신호 출력회로를 사용한 멀티 레벨 δ∑변조기 Download PDF

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Abstract

레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 2 개의 단위 아날로그 회로와, 4 값 Δ∑변조기로부터 출력되는 코드에 따라 선택된 이 2 개의 단위 아날로그 회로로부터 출력된 아날로그 신호를 평활하게 하여 출력하는 로우 패스 필터에 의해 아날로그 신호 출력 회로를 구성한다. 입력 신호가 -2 또는 +2 일 때에는 단위 아날로그 회로의 출력을 가산하여 -2 또는 +2 에 대응하는 아날로그 신호를 출력한다. 입력 신호가 -1 또는 +1 일 때에는 단위 아날로그 회로를 교대로 사용하여 -1 또는 +1 에 대응하는 아날로그 신호를 출력함으로써, 아날로그 소자의 편차에 의한 비선형 오차를 저감한다.
양자화 신호, 아날로그 신호, 멀티 레벨 델타 시그마 변조기

Description

아날로그 신호 출력 회로 및 이 아날로그 신호 출력 회로를 사용한 멀티 레벨 Δ∑변조기{ANALOG SIGNAL OUTPUT CIRCUIT AND MULTI LEVEL Δ∑MODULATOR USING THE SAME}
도 1 은 본 발명의 제 1 실시형태를 나타내는 블록도이다.
도 2 는 본 실시형태에서의 아날로그 신호 출력 회로의 구성 및 동작을 나타내는 개념도이다.
도 3 은 본 실시형태에서의 아날로그 신호 출력 회로를, 스위치드 캐패시터 회로 (SC 회로) 에 의해 구성한 실시예를 나타내는 도면이다.
도 4 는 본 실시예에서의 동작을 설명하기 위한 타임 차트이다.
도 5 는 본 실시예에서 전하가 충전되는 캐패시터의 선택 순서의 일례를 시계열적으로 나타내는 도면이다.
도 6 은 본 실시예에서의 용량의 상대오차에 대한 S/(N+D) 특성을 나타내는 그래프이다.
도 7 은 본 발명의 제 2 실시형태를 나타내는 블록도이다.
도 8 은 본 실시형태를 스위치드 캐패시터 회로 (SC 회로) 에 의해 구성한 실시예를 나타내는 도면이다.
도 9 는 본 실시예에서의 동작을 설명하기 위한 타임차트이다.
도 10 은 본 실시형태를 스위치드 캐패시터 회로 (SC 회로) 에 의해 평형형 회로망으로서 구성한 실시예를 나타내는 도면이다.
도 11 은 본 발명의 제 3 실시형태를 나타내는 블록도이다.
도 12 는 Δ∑변조기를 DA 컨버터에 응용한 종래의 구성예를 나타내는 블록도이다.
도 13 은 1차 - Δ∑변조기를 DA 컨버터에 응용한 경우의 출력 스펙트럼을 나타내는 도면이다.
(도면의 주요 부호에 대한 설명)
11, 81 : Δ∑변조기
12, 82 : 아날로그 신호 출력 회로
31, 71, 101 : 클록 발생기
61 : 가산기
62, 102 : 적분기
63, 103 : 양자화기
64 : 지연기
65 : 국부 DAC
104 : 기준 전압 발성 회로
B1, B2, D1∼DN : 단위 아날로그 회로
본 발명은 다치(多値) 양자화된 신호를 아날로그 신호로 변환하는 기술에 관한 것으로, 특히 멀티 레벨 Δ∑변조기에 있어서 다치 양자화된 신호를 멀티 레벨의 아날로그 신호로 변환하는 회로에 적합한 아날로그 신호 출력 회로에 관한 것이다.
Δ∑변조기는 오디오, 통신 등의 분야에서 폭넓게 이용되고 있고, Δ∑변조기를 사용하여 DA 컨버터 혹은 AD 컨버터를 구성하는 기술도 종래부터 여러가지 제안되고 있다 (특허문헌 1∼3 등 참조).
도 12 는 Δ∑변조기를 DA 컨버터에 응용한 종래의 구성예를 나타내는 블록도이다. 도 12 에서 디지털 신호는 Δ∑변조기 (121) 에 입력되어 +1 과 -1 의 2 개의 레벨로 이루어지는 2 값 (1 비트) 의 출력으로 변환되고, 로우 패스 필터 (LPF ; 122) 로 신호 처리되어 아날로그 신호로서 출력된다.
이 Δ∑변조기의 출력은 입력 신호를 펄스 밀도 변조한 것으로, 그 스펙트럼은 도 13 에 나타나 있는 바와 같이 입력 신호 스펙트럼과, 양자화 노이즈가 높은 주파수 대역으로 쉐이핑(shaping)된 스펙트럼을 포함하는 신호로 이루어진다. 이것을 로우 패스 필터 (LPF ; 122) 를 사용하여 원하는 주파수 대역만을 꺼냄으로써 변환출력을 얻는다.
한편 Δ∑변조기의 양자화 노즐을 저감하여 그 변환정밀도를 높이거나, 혹은 샘플링 주파수를 저감하여 높은 SN 과 저소비 전력화를 도모하기 위해, Δ∑변조기의 출력을 멀티 레벨화 (멀티 비트화) 하는 것도 종래부터 제안되어 있으나 (특허 문헌 1, 3 참조), 멀티 레벨화하면, 이 멀티 레벨화된 양자화 레벨을 아날로그 신호로 변환하는 내부의 DA 변환회로로서 멀티 레벨에 대응한 디지털 아날로그 변환회로를 설치할 필요가 있다.
[특허문헌 1] 일본 공개특허공보 평6-224772호
[특허문헌 2] 일본 공개특허공보 평6-276099호
[특허문헌 3] 일본 공개특허공보 2001-94429호
그러나 멀티 레벨에 대응하는 아날로그 신호를 출력하는 국부 디지털 아날로그 변환회로에서 발생하는 비선형성 오차가 전체의 변환정밀도 (직선성) 를 제한하기 때문에, Δ∑변조기가 제조값 변동의 영향을 받기 쉬워, 실제로는 높은 정밀도를 안정적으로 얻기가 곤란하다. 따라서 멀티 레벨을 채택할 때에는 아날로그 회로에서의 멀티 레벨에 대응하는 아날로그 신호를 출력하는 소자를 트리밍하여 소자 정밀도를 높이는 방법이 채택되는데, 이를 위해서는 제조가 번잡해진다는 문제가 발생한다.
이와 같은 문제를 해소하기 위해, 특허문헌 1 에서는, 비선형성 보상 파라미터를 기억하는 메모리와, 이 메모리에 기억된 필터 계수에 따라 동작하는 디지털 필터를 구비하고, 멀티 레벨 출력 Δ∑변조기의 출력을 이 디지털 필터로 출력하고, 디지털 필터에 의해 멀티 레벨 출력 Δ∑변조기에 존재하는 비선형성을 보상하도록 제어하고 있고, 또 특허문헌 3 에서는 멀티 비트 양자화기를 갖는 아날로그 Δ∑변조기의 후단에 1 비트 신호를 출력하는 디지털 Δ∑변조기를 설치하고, 디지 털 Δ∑변조기로부터 출력되는 1 비트 신호를 지연시킨 신호를 전단의 아날로그 Δ∑변조기에 복귀시킴으로써, 비선형 오차에 의한 신호 변형을 저감시키고 있다.
이들 특허문헌에 기재된 기술에서는, 국부 디지털 아날로그 변환회로에서 발생되는 비선형성 오차를 보상하기 위해, 비선형성 보상 파라미터를 기억하는 메모리 및 이 메모리에 기억된 필터 계수에 따라 동작하는 디지털 필터를 구비하거나, 혹은 아날로그 Δ∑변조기와 디지털 Δ∑변조기를 사용할 필요가 있기 때문에, 구성이 복잡해지는 문제가 있다.
본 발명의 목적은 멀티 레벨에 대응한 아날로그 신호를 출력하는 국부 디지털 아날로그 변환회로 등에서의 비선형 오차를, 비교적 간단한 구성으로 저감할 수 있는 수단을 제공하는 것에 있다.
본 발명의 멀티 레벨에 대응하는 아날로그 신호를 출력하는 국부 디지털 아날로그 변환회로는, 2N 개의 레벨 (-N, -N+1, …, -2, -1, 1, 2, …, N-1, N ; N 은 2 이상의 정수) 에 대응하는 코드가 입력되고, 이 입력된 코드에 대응하는 아날로그 신호를 출력하는 멀티 레벨 아날로그 신호 출력 회로로서 구성되고, 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 N 개의 단위 아날로그 회로와, -N 또는 N 에 대응하는 코드가 입력되었을 때, 상기 N 개의 단위 아날로그 회로의 출력을 가산하여 코드 -N 또는 N 에 대응하는 아날로그 신호로서 출력하고, -M 또는 M (M 은 1≤M≤N-1 의 정수) 에 대응하는 코드가 입력되었을 때에는, 상기 N 개의 단위 아날로그 회로에서 선택된 M 개의 단위 아날로그 회로의 출력을 가산하여 코드 -M 또는 M 에 대응하는 아날로그 신호로서 출력하는 수단과, 상기 -M 또는 M 에 대응하는 동일한 코드가 입력될 때마다, 상기 N 개의 단위 아날로그 회로에서 선택된 M 개의 단위 아날로그 회로로서, NCM (C 는 조합을 나타내는 연산자) 의 조합 회수에 따라 순차적으로 서로 상이한 M 개의 단위 아날로그 회로의 조합으로 전환하는 수단을 구비하는 것을 특징으로 한다.
또 4값 레벨 (-2, -1, 1, 2) 에 대응하는 코드가 입력되는 경우에는, 본 발명의 멀티 레벨 아날로그 신호 출력 회로는, 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 2 개의 단위 아날로그 회로와, -2 또는 2 에 대응하는 코드가 입력되었을 때, 상기 2 개의 단위 아날로그 회로의 출력을 가산하여 코드 -2 또는 2 에 대응하는 아날로그 신호를 출력하고, -1 또는 1 에 대응하는 코드가 입력되었을 때에는, 상기 2 개의 단위 아날로그 회로에서 선택된 1 개의 단위 아날로그 회로의 출력을 코드 -1 또는 1 에 대응하는 아날로그 신호로서 출력하는 수단과, 상기 -1 또는 1 에 대응하는 동일한 코드가 입력될 때마다, 상기 2 개의 단위 아날로그 회로를 교대로 전환하여 상기 코드 -1 또는 1 에 대응하는 아날로그 신호로 출력하는 수단을 구비하는 것을 특징으로 한다.
본 발명의 단위 아날로그 회로는, 레벨 "-1" 또는 "1" 에 대응하는 전압을 공급하는 전압원과, 캐패시터와, 외부제어 클록 신호에 의해 개폐 제어되고, 상기 캐패시터에 대해 상기 전압원으로부터의 전하의 충방전을 제어함으로써 상기 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 스위치로 이루어지는 스위치드 캐패시터 (SC) 회로에 의해 구성 가능하다.
발명을 실시하기 위한 최선의 형태
도 1 은 본 발명의 제 1 실시형태를 나타내는 블록도이고, 본 발명을 오버 샘플 DAC 에 적용한 예를 나타내고 있다. 도 1 에서 디지털 입력 신호는 디지털 회로로 구성된 4 값 Δ∑변조기 (11) 에 입력되어 -2, -1, +1, +2 의 4 개의 레벨로 이루어지는 4 값 (2 비트) 의 출력으로 변환되고, 로우 패스 필터 (LPF) 를 수행하는 아날로그 신호 출력회로 (12) 로 출력된다. 아날로그 신호 출력회로 (12) 는, 4 값 Δ∑변조기 (11) 로부터 입력된 -2, -1, +1, +2 에 대응하는 코드 신호를 처리하여 -2, -1, +1, +2 에 대응하는 아날로그 신호로서 출력한다.
도 2 는 본 실시형태에서의 아날로그 신호 출력회로 (12) 의 구성 및 동작을 나타내는 개념도로, 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 2 개의 단위 아날로그 회로 (B1, B2) 와, 4 값 Δ∑변조기 (11) 로부터 출력되는 코드에 따라 선택되는 이 단위 아날로그 회로 (B1, B2) 의 양방 또는 어느 일방으로부터의 출력을 평활하게 하여 코드에 따른 아날로그 신호를 출력하는 로우 패스 필터 (LPF) 로 이루어진다. 이하 본 실시형태의 동작에 대해 도 1 및 도 2 를 참조하여 설명한다.
4 값 Δ∑변조기 (11) 로부터 출력된 값이 "+2" 인 경우에는, 단위 아날로그 회로 (B1, B2) 를 모두 "+1" 의 아날로그 신호 출력기로서 선택하여 사용한다. 그리고 단위 아날로그 회로 (B1, B2) 의 출력을 가산한 "+2" 의 아날로그 신호를 로우 패스 필터 (LPF) 로부터 출력함으로써, "+2" 에 대응하는 아날로그 신호를 얻는다. 또 4 값 Δ∑변조기 (11) 로부터 출력되는 값이 "-2" 인 경우에는, 단위 아날로그 회로 (B1, B2) 를 모두 "-1" 의 아날로그 신호 출력으로서 선택하여 사용한다. 그리고 단위 아날로그 회로 (B1, B2) 의 출력을 가산한 "-2" 의 아날로그 신호를 로우 패스 필터 (LPF) 로부터 출력함으로써 "-2" 에 대응하는 아날로그 신호를 얻는다.
한편, 4 값 Δ∑변조기 (11) 로부터 출력되는 값이 "+1" 인 경우에는, 전회 동일 코드 "+1" 을 출력할 때에 선택된 단위 아날로그 회로와는 상이한 단위 아날로그 회로를 선택 사용하여 "+1" 에 대응하는 아날로그 신호를 출력한다. 즉, 전회에 코드 "+1" 을 출력할 때에 단위 아날로그 회로 (B1) 을 선택했다면, 금회에는 단위 아날로그 회로 (B2) 를 "+1" 의 아날로그 신호 출력기로서 선택함으로써 "+1" 에 대응하는 아날로그 신호를 출력하고, 전회에 단위 아날로그 회로 (B2) 를 선택하여 "+1" 에 대응하는 아날로그 신호를 출력했다면, 금회에는 단위 아날로그 회로 (B1) 을 선택하여 "+1" 의 아날로그 신호 출력기로서 사용함으로써, "+1" 에 대응하는 아날로그 신호를 출력한다.
동일하게 4 값 Δ∑변조기 (11) 로부터 출력되는 값이 "-1" 인 경우에도, 전회에 동일 코드 "-1" 를 출력할 때에 단위 아날로그 회로 (B1) 을 선택했다면. 금회에는 단위 아날로그 회로 (B2) 를 "-1" 의 아날로그 신호 출력기로서 선택함으로서, "-1" 에 대응하는 아날로그 신호를 출력하고, 전회에 단위 아날로그 회로 (B2) 를 선택하여 "-1" 에 대응하는 아날로그 신호를 출력했다면, 금회에는 단위 아날로그 회로 (B1) 을 선택하여 "-1" 의 아날로그 신호 출력기로서 사용함으로써 "-1" 에 대응하는 아날로그 신호를 출력한다.
도 3 은 본 실시형태에서의 아날로그 신호 출력 회로 (12) 를, 스위치드 캐패시터 회로 (SC 회로) 에 의해 구성한 실시예를 나타내는 블록도이고, 캐패시터 (CP1, CP2) 를 포함하는 SC 회로 (B1, B2) 가 전술한 단위 아날로그 회로 (B1, B2) 에 대응한다. 캐패시터 (CP1, CP2) 는 서로 같은 값으로 설정되어 있다. 또 기준전압 Vp 는 "+1" 에 대응하는 아날로그 전압, 기준전압 Vn 은 "-1" 에 대응하는 아날로그 전압이다.
도 3 에 있어서, 전단의 Δ∑변조기 (11) 의 출력은 클록 발생기 (31) 에 입력되고, 클록 발생기 (31) 의 출력에 의해 SC 회로망의 스위치 (SW1, SW2, SWa, SWb, SWc, SWd, SWe, SWf) 의 개폐를 제어한다. 도 4 는 도 3 에 나타내는 SC 회로에 의해 Δ∑변조기 (11) 의 출력인 +2, +1, -1, -2 에 대응하는 아날로그 신호를 출력할 때에 개폐 제어되는 각 SW 의 동작을 나타내는 타임차트이다. 이하 도 3 및 도 4 를 참조하여 본 실시예의 동작에 대해 설명한다.
4 값 Δ∑변조기 (11) 로부터 출력되는 값이 "+2" 인 경우에는, 클록 사이클의 제 1 상에서 SWa, SWd, SW1 을 온으로 함으로써, 캐패시터 (CP1, CP2) 에 각각 기준전압 Vp 에 대응하는 전하를 차지(charge)하고, 클록 사이클의 제 2 상에서 SWc, SWf, SW2 를 온으로 함으로써, 캐패시터 (CP1, CP2) 에 각각 차지된 기준전압 Vp 에 대응하는 전하를 가산하여 후단의 로우 패스 필터 (LPF) 로 출력한다. 따라서 로우 패스 필터 (LPF) 로부터 "+2" 에 대응하는 아날로그 신호가 출력된다.
4 값 Δ∑변조기 (11) 로부터 출력되는 값이 "-2" 인 경우에는, 클록 사이클의 제 1 상에서 SWb, SWe, SW1 을 온으로 함으로써, 캐패시터 (CP1, CP2) 에 각각 기준전압 (Vn) 에 대응하는 전하를 차지하고, 클록 사이클의 제 2 상에서 SWc, SWf, SW2 를 온으로 함으로써, 캐패시터 (CP1, CP2) 에 각각 차지된 기준전압 (Vn) 에 대응하는 전하를 가산하여 후단의 로우 패스 필터 (LPF) 로 출력한다. 따라서 로우 패스 필터 (LPF) 로부터 "-2" 에 대응하는 아날로그 신호가 출력된다.
한편, 4 값 Δ∑변조기 (11) 로부터 출력되는 값이 "+1" 인 경우에는, 전회에 동일 코드 "+1" 을 출력할 때에 단위 아날로그 회로 (B1) 의 캐패시터 (CP1) 를 선택하여 "+1" 에 대응하는 아날로그 신호를 출력하였다고 하면, 금회에는 단위 아날로그 회로 (B2) 의 캐패시터 (CP2) 를 "+1" 의 아날로그 신호 출력용 캐패시터로서 사용한다. 이 때문에 클록 사이클의 제 1 상에서 SWa, SW1 을 온으로 함으로써, 캐패시터 (CP2) 에 기준전압 VP 에 대응하는 전하를 차지하고, 클록 사이클의 제 2 상에서 SWc, SW2 를 온으로 함으로써, 캐패시터 (CP2) 에 차지된 기준전압 (Vp) 에 대응하는 전하를 후단의 로우 패스 필터 (LPF) 로 출력한다. 따라서 로우 패스 필터 (LPF) 로부터는 캐패시터 (CP2) 에 차지된 "+1" 에 대응하는 아날로그 신호가 출력된다.
4 값 Δ∑변조기 (11) 로부터 계속하여 "+1" 이 출력되면, 이번에는 단위 아날로그 회로 (B1) 의 캐패시터 (CP1) 를 "+1" 의 아날로그 신호 출력용 캐패시터로서 사용한다. 이 때문에 클록 사이클의 다음의 제 1 상에서는 SWd, SW1 을 온으로 함으로써, 캐패시터 (CP1) 에 기준전압 Vp 에 대응하는 전하를 차지하고, 제 2 상에서 SWf, SW2 를 온으로 함으로써, 캐패시터 (CP1) 에 차지된 기준전압 (Vp) 에 대응하는 전하를 후단의 로우 패스 필터 (LPF) 로 출력한다. 따라서 로우 패스 필터 (LPF) 로부터는 캐패시터 (CP1) 에 차지된 "+1" 에 대응하는 아날로그 신호가 출력된다.
이하 4 값 Δ∑변조기 (11) 로부터 "+1" 이 출력될 때마다, 단위 아날로그 회로 (B1 과 B2) 가 교대로 전환되어 동작하고, 4 값 Δ∑변조기 (11) 로부터 출력되는 코드 "+1" 에 대응하는 아날로그 신호를 출력한다.
동일하게, 4 값 Δ∑변조기 (11) 로부터 출력되는 값이 "-1" 인 경우에는, 전회에 동일 코드 "-1" 을 출력할 때에 단위 아날로그 회로 (B1) 의 캐패시터 (CP1) 를 선택하여 "-1" 에 대응하는 아날로그 신호를 출력하였다고 하면, 금회에는 단위 아날로그 회로 (B2) 의 캐패시터 (CP2) 를 "-1" 의 아날로그 신호 출력용 캐패시터로서 사용한다. 이 때문에 클록 사이클의 제 1 상에서 SWb, SW1 을 온으로 함으로써, 캐패시터 (CP2) 에 기준전압 (Vn) 에 대응하는 전하를 차지하고, 클록 사이클의 제 2 상에서 SWc, SW2 를 온으로 함으로써, 캐패시터 (CP2) 에 차지된 기준전압 Vn 에 대응하는 전하를 후단의 로우 패스 필터 (LPF) 로 출력한다. 따라서 로우 패스 필터 (LPF) 로부터는 캐패시터 (CP2) 에 차지된 "-1" 에 대응하는 아날로그 신호가 출력된다.
4 값 Δ∑변조기 (11) 로부터 계속하여 "-1" 이 출력되면, 이번에는 단위 아날로그 회로 (B1) 의 캐패시터 (CP1) 를 "-1" 의 아날로그 신호 출력용 캐패시터로서 사용한다. 이 때문에 클록 사이클의 다음의 제 1 상에서는 SWe, SW1 을 온으로 함으로써, 캐패시터 (CP1) 에 기준전압 Vn 에 대응하는 전하를 차지하고, 제 2 상에서 SWf, SW2 를 온으로 함으로써, 캐패시터 (CP1) 에 차지된 기준전압 Vn 에 대응하는 전하를 후단의 로우 패스 필터 (LPF) 로 출력한다. 따라서 로우 패스 필터 (LPF) 로부터는 캐패시터 (CP1) 에 차지된 "-1" 에 대응하는 아날로그 신호가 출력된다.
이하 4 값 Δ∑변조기 (11) 로부터 "-1" 이 출력될 때마다, 단위 아날로그 회로 (B1 과 B2) 가 교대로 전환되어 동작하고, 4 값 Δ∑변조기 (11) 로부터 출력되는 코드 "-1" 에 대응하는 아날로그 신호를 출력한다.
도 5 는, 도 3 의 실시예에 있어서, 4 값 Δ∑변조기 (11) 로부터 -2, -1, 1, 2 중 어느 하나가 시계열 신호로서 출력되었을 때에 전하가 충전되는 캐패시터 (CP1 과 CP2) 의 선택 순서의 예를 나타내고 있다. 본 실시예에서는, 4 값 Δ∑변조기 (11) 로부터 "-1" 또는 "+1" 이 출력되었을 때에 캐패시터 (CP1 과 CP2) 를 스크램블함으로써 어느 일방의 캐패시터에 충전하고, "-2" 또는 "+2" 가 출력되었을 때에는 항상 2 개의 캐패시터를 충전한다.
스크램블은 4 값 Δ∑변조기 (11) 로부터의 출력이 "-1" 과 "+1" 로 각각 독립하여, 전회 사용한 캐패시터가 아닌 다른 일방의 캐패시터를 사용하도록, 각 스위치를 전환 제어한다. 이 조작에 의해, 제조 오차 (용량 편차) 에 수반하여 발생되는 2 개의 캐패시터의 상대 오차에 의한 특성 악화를 제거할 수 있다.
도 6 은 도 3 의 실시예에 있어서, 4 값 Δ∑변조기 (11) 로부터 "-1" 또는 "+1" 이 출력되었을 때에 선택되는 캐패시터를 CP1 또는 CP2 중 어느 일방에 고정한 경우와, "-1" 과 "+1" 에서 각각 독립하여 CP1 과 CP2 를 교대로 전환하는 (스크램블) 방식으로 한 경우에서의 제조 오차 (용량 편차) 에 수반되는 S/(N+D) 특성 을, 캐패시터 용량의 제조 오차가 정규 분포에 따른다는 가정 하에 시뮬레이션한 그래프이다.
도 6 에 있어서 Typ 값 및 Min 값은, 1000 회의 시뮬레이션을 실행했을 때의 평균값 및 Min 값을 나타내고 있다. CP1 과 CP2 를 교대로 전환하는 본 발명의 방식을 채택한 경우에는, 용량의 상대 오차가 1% 이더라도 모든 샘플에서 안정된 S/(N+D) 값에 얻어지지만, CP1 또는 CP2 중 어느 일방에 고정한 경우에는, 용량의 상대 정밀도가 악화됨에 따라 S/(N+D) 의 특성도 악화되어 간다.
도 7 은 본 발명의 제 2 실시형태를 나타내는 블록도로, 본 발명을 1 차 -4 값 Δ∑변조기형의 ADC 에 적용한 예를 나타낸다.
본 실시형태의 4 값 Δ∑변조기는, 4 값의 귀환신호를 아날로그 신호로 변환하는 국부 DAC (65) 로 구성되어 있는 멀티 레벨 아날로그 신호 출력 회로와, 이 국부 DAC (65) 의 출력 신호와 아날로그 입력 신호 (in) 와의 차를 취하는 아날로그 가산기 (61) 와, 아날로그 가산기 (61) 의 출력 신호를 적분하는 아날로그 적분기 (62) 와, 아날로그 적분기 (62) 의 출력 신호를 4 값의 디지털 신호로 변환하는 멀티 레벨 양자화기 (63) 와, 멀티 레벨 양자화기 (63) 의 출력 신호를 지연시켜 국부 DAC 로 4 값의 귀환 신호로서 출력하는 지연기 (64) 로 이루어진다.
이 경우, 4 값의 귀환 신호를 아날로그 신호로 변환하는 국부 DAC (65) 로서 구성되어 있는 멀티 레벨 아날로그 신호 출력 회로에 대해 본 발명을 적용할 수 있다. 즉, 양자화기 (63) 에서 얻어지는 4 값의 출력 코드에 따라, 본 발명의 단위 아날로그 회로 (B1, B2) 를 적용하고, 전술한 수순으로 단위 아날로그 회로 (B1, B2) 를 전환하여 사용함으로써, 소자의 편차에 의한 오차를 흡수할 수 있게 된다.
도 8 은 본 실시형태에서의 1 차 -4 값 Δ∑변조기를, 스위치드 캐패시터 회로 (SC 회로) 를 사용하여 구성한 실시예를 나타내는 블록도로, 캐패시터 (CP1, CP2) 를 포함하는 SC 회로 (B1, B2) 가 도 7 의 단위 아날로그 회로 (B1, B2) 에 대응한다. 캐패시터 (CP1 과 CP2) 는 서로 같은 값으로 설정되어 있다. 또 기준전압 Vp 은 "+1" 에 대응하는 아날로그 전압, 기준전압 Vn 은 "-1" 에 대응하는 아날로그 전압이다.
도 8 에 있어서, 비교기 (양자화기 (63) 에 상당) 의 출력은 클록 발생기 (81) 에 입력되고, 클록 발생기 (81) 의 출력에 의해 SC 회로망의 스위치 (SW1, SW2, SWa, SWb, SWc, SWd, SWe, SWf) 의 개폐를 제어한다. 도 9 은 도 8 에 나타내는 SC 회로에 의해 4 값의 레벨 +2, +1, -1, -2 에 대응하는 아날로그 신호를 출력할 때에 개폐 제어되는 각 SW 의 동작을 나타내는 타임 차트이다.
이 경우도, 도 3∼도 4 에서 나타낸 SC 회로의 예와 동일하게 전회의 출력 코드에 의존하여 각 SW 를 제어함으로써, +2, +1, -1, -2 에 대응하는 아날로그 신호출력기로서 동작하고, 전체적으로 Δ∑변조기로서 동작한다. 또 캐패시터 (CP1, CP2) 에 편차가 있어도 각 레벨의 아날로그 신호를 고정밀도로 출력할 수 있게 된다. 또한 본 실시예의 스위치의 개폐 제어 동작은 도 3∼도 4 를 참조하여 설명한 동작과 동일하므로 상세한 설명은 생략한다.
도 10 은, 본 실시형태 (도 7) 에서의 1차 -4 값 Δ∑변조기를, 스위치드 캐 패시터 회로 (SC 회로) 에 의해 평형형 회로망으로 구성한 실시예를 나타내는 블록도로, Δ∑변조기의 4 값 (±1.0, ±0.5 ; 상기 +2, +1, -1, -2 에 상당) 의 출력을 아날로그 신호로 변환하기 위해 적분기 (102) 의 포지티브측, 네거티브측에 각각 2 개씩 용량을 배치한다. 즉, 캐패시터 (CBP21 및 CBN21), 캐패시터 (CBP22 및 CBN22) 를 포함하는 SC 회로 (B1, B2) 가 각각 단위 아날로그 회로 (B1, B2) 에 대응한다. 이들 캐패시터의 용량은 전부 같은 값으로 설정된다.
도 10 에 있어서, SC 회로 (B1, B2) 로부터의 아날로그 전압은, 적분기 (102) 를 통해 양자화기 (103) 에 입력되고, 양자화기 (103) 에서 기준 전압 발생 회로 (104) 로부터 발생되는 기준 전압과 각각 비교됨으로써 4 값 (±1.0, ±0.5) 의 출력으로 변환된다. 또 양자화기 (103) 의 출력은 클록 발생기 (101) 에 입력되고, 클록 발생기 (101) 의 출력에 의해 SC 회로망의 각 스위치의 개폐를 제어한다. 이하 본 실시예의 SC 회로 (B1, B2) 의 동작에 대해 그 개략을 설명한다.
클록 발생기 (101) 는, 클록 사이클의 제 1 상 (Φ1) 에서, 캐패시터 (CBP21 과 CBP22) 에 각각 기준전압 VREFL-VCOM 에 대응하는 전하를 차지하고, 캐패시터 (CBN21 과 CBN22) 에 각각 기준전압 VREFH-VCOM 에 대응하는 전하를 차지한다.
양자화기 (103) 로부터 출력되는 값이 "+1.0" 일 때에는, 클록 사이클의 제 2 상 (Φ2) 에서, 캐패시터 (CBP21 과 CBP22) 에 차지된 각각 기준전압 VREFL-VCOM 에 대응하는 전하를 적분기 (102) 의 네거티브측에 입력하고, 캐패시터 (CBN21 과 CBN22) 에 차지된 각각 기준전압 VREFH-VCOM 에 대응하는 전하를 적분기 (102) 의 포지티브측에 입력함으로써, 적분기 (102) 로부터 "+1.0" 에 대응하는 아날로그 신호를 출력한다.
양자화기 (103) 로부터 출력되는 값이 "-1.0" 일 때에는, 클록 사이클의 제 2 상 (Φ2) 에서, 캐패시터 (CBP21 과 CBP22) 에 차지된 각각 기준전압 VREFL-VCOM 에 대응하는 전하를 적분기 (102) 의 포지티브측에 입력하고, 캐패시터 (CBN21 과 CBN22) 에 차지된 각각 기준전압 VREFH-VCOM 에 대응하는 전하를 적분기 (102) 의 네거티브측에 입력함으로써, 적분기 (102) 로부터 "-1.0" 에 대응하는 아날로그 신호를 출력한다.
한편, 양자화기 (103) 로부터 출력되는 값이 "+0.5" 일 때에는, 전회에 동일 코드 "+0.5" 를 출력할 때에 단위 아날로그 회로 (B1) 의 캐패시터 (CBP21 과 CBN21) 를 선택하여, 클록 사이클의 제 2 상 (Φ2) 에서, 캐패시터 (CBP21) 에 차지된 기준전압 VREFL-VCOM 에 대응하는 전하를 적분기 (102) 의 네거티브측에 입력하고, 캐패시터 (CBN21) 에 차지된 기준전압 VREFH-VCOM 에 대응하는 전하를 적분기 (102) 의 포지티브측에 입력함으로써, 적분기 (102) 로부터 "+0.5" 에 대응하는 아날로그 신호를 출력하였다고 하면, 금회에는 단위 아날로그 회로 (B2) 의 캐패시터 (CBP22 과 CBN22) 를 선택하여, 클록 사이클의 제 2 상 (Φ2) 에서, 캐패시터 (CBP22) 에 차지된 기준전압 VREFL-VCOM 에 대응하는 전하를 적분기 (102) 의 네거티브측에 입력하고, 캐패시터 (CBN22) 에 차지된 기준전압 VREFH-VCOM 에 대응하는 전하를 적분기 (102) 의 포지티브측에 입력함으로써, 적분기 (102) 로부터 "+0.5" 에 대응하는 아날로그 신호를 출력한다.
이하, 양자화기 (103) 로부터 값 "+0.5" 가 출력될 때마다, 차지된 전하를 적분기 (102) 로 출력하는 단위 아날로그 회로 (B1 과 B2) 가 교대로 전환되고, 적분기 (102) 로부터는 "+0.5" 에 대응하는 아날로그 신호가 출력된다.
동일하게, 양자화기 (103) 로부터 출력되는 값이 "-0.5" 일 때에는, 전회 동일 코드 "-0.5" 를 출력할 때에 단위 아날로그 회로 (B1) 의 캐패시터 (CBP21 과 CBN21) 를 선택하여, 클록 사이클의 제 2 상 (Φ2) 에서, 캐패시터 (CBP21) 에 차지된 기준전압 VREFL-VCOM 에 대응하는 전하를 적분기 (102) 의 포지티브측에 입력하고, 캐패시터 (CBN21) 에 차지된 기준전압 VREFH-VCOM 에 대응하는 전하를 적분기 (102) 의 네거티브측에 입력함으로써, 적분기 (102) 로부터 "-0.5" 에 대응하는 아날로그 신호를 출력하였다고 하면, 금회에는 단위 아날로그 회로 (B2) 의 캐패시터 (CBP22 과 CBN22) 를 선택하여, 클록 사이클의 제 2 상 (Φ2) 에서, 캐패시터 (CBP22) 에 차지된 기준전압 VREFL-VCOM 에 대응하는 전하를 적분기 (102) 의 포지티브측에 입력하고, 캐패시터 (CBN22) 에 차지된 기준전압 VREFH-VCOM 에 대응하는 전하를 적분기 (102) 의 네거티브측에 입력함으로써, 적분기 (102) 로부터 "-0.5" 에 대응하는 아날로그 신호를 출력한다.
이하, 양자화기 (103) 로부터 값 "-0.5" 가 출력될 때마다, 차지된 전하를 적분기 (102) 로 출력하는 단위 아날로그 회로 (B1 과 B2) 가 교대로 전환되고, 적분기 (102) 로부터는 "-0.5" 에 대응하는 아날로그 신호가 출력된다.
도 11 은 본 발명의 제 3 실시형태를 나타내는 블록도로, 도 1∼도 2 에 나타내는 1차 -4 값 Δ∑변조기형의 ADC 를 2N 레벨 (-N, -N+1, …, -2, -1, 1, 2, …, N-1, N ; N 은 2 이상의 정수) 로 확장한 경우의 멀티 레벨 아날로그 신호 출력 회로를 나타내고 있다.
본 실시형태에서는, 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 N 개의 단위 아날로그 회로 (D1∼DN) 을 구비하고, 입력 코드가 +N 또는 -N 인 경우에는 모든 단위 아날로그 회로를 "-1" 또는 "1" 의 아날로그 출력기로서 사용하고, 입력 코드가 -M 또는 M (M 은 1≤M≤N-1 의 정수) 일 때에는, N 개의 단위 아날로그 회로로부터 선택된 M 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -M 또는 M 에 대응하는 아날로그 신호를 출력한다.
이 때, 선택되는 M 개의 단위 아날로그 회로의 조합은, -M 또는 M 에 대응하는 코드가 입력될 때마다, N 개의 단위 아날로그 회로로부터 NCM (C 는 조합을 나타내는 연산자) 으로 부여되는 조합 회수에 따라 순차적으로 서로 상이한 M 개의 단위 아날로그 회로의 조합으로 전환된다. 즉, 각각의 코드마다, 회로 (D1∼DN) 중에서 상이한 조합을 순서대로 사용하여, 마지막 조합까지 사용하면, 처음 조합으로 되돌아가도록 하여, 전회의 동일 코드 입력시에 사용한 조합과 동일해지지 않도록 하고, 또한 모든 회로가 균등하게 사용되도록 순차적으로 M 개의 단위 아날로그 회로의 조합을 변경 (스크램블) 해 간다.
예컨대 6 레벨 (N=3) 인 경우에는, 표현하는 레벨은 ±(1∼3) 까지인데, M=±1 일 때에는 D1, D2, D3 의 순서로 선택하고, M=±2 일 때에는 3C2 의 전체 조합, (D1, D2), (D1, D3), (D2, D3) 을 이 순서대로 선택하고, M=±3 일 때에는 (D1, D2, D3) 의 조합 (전체 회로) 을 사용한다.
또 2N 레벨의 경우에는, 표현하는 레벨은 ±(1∼N) 까지인데, 이 경우도 M=±1 일 때에는 D1, D2, D3, …, DN 의 순서로 선택하고, M=±2 일 때에는 NC2 의 전체 조합, (D1, D2), (D1, D3), (D1, D4), …, (D1, DN), (D2, D3), (D2, D4), …, (DN-1, DN) 을 이 순서대로 선택하고, M=±3 일 때에는 NC3 의 전체 조합, (D1, D2, D3), (D1, D2, D4), …, (D1, D2, DN), (D2, D3, D4), (D2, D3, D5), …, (DN-2, DN-1, DN) 을 이 순서대로 선택한다. 이하 동일하고, M=±(N-1) 일 때에는, NCN-1 의 전체 조합, (D1, D2, D3, …, DN-1), (D1, D2, …, DN-2, DN), …, (D1, D3, D4, …, DN), (D2, D3, D4, …, DN) 을 이 순서대로 선택하고, M=±N 일 때는 (D1, D2, D3, …, DN) 의 조합 (전체 회로) 을 사용한다.
또한 본 발명의 멀티 레벨 아날로그 신호 출력 회로는, 동일하게 n 차 (n≥2 의 정수)-2N값 (N≥2 의 정수) Δ∑변조기에도 적용할 수 있다. 또 본 발명의 멀티 레벨 아날로그 신호 출력 회로는 멀티 레벨 Δ∑변조기에 대한 적용에 한정되는 것은 아니고, 2N 개의 레벨 (-N, -N+1, …, -2, -1, 1, 2, …, N-1, N ; N 은 2 이상의 정수) 에 대응하는 코드가 입력되고, 이 입력된 코드에 대응하는 아날로그 신호를 출력하는 아날로그 신호 출력 회로로서 적절하게 사용할 수 있다.
본 발명은 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 1 비트 아날로그 회로를 복수 배치하고, 출력 레벨에 따른 수의 아날로그 회로를 선택함과 동시에, 동일 레벨의 신호를 출력할 때에는 선택의 조합을 순차적으로 전환하여 사용하므로, 아날로그 소자에 편차가 있는 경우이더라도, 편차에 의한 오차를 흡수할 수 있다. 이 때문에 아날로그 소자의 트리밍 등의 공정이 필요없게 된다.

Claims (12)

  1. 2N 개의 레벨 (-N, -N+1, …, -2, -1, 1, 2, …, N-1, N ; N 은 2 이상의 정수) 에 대응하는 코드가 입력되고, 상기 입력된 코드에 대응하는 아날로그 신호를 출력하는 멀티 레벨 아날로그 신호 출력 회로에 있어서,
    레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 N 개의 단위 아날로그 회로;
    -N 또는 N 에 대응하는 코드가 입력되었을 때, 상기 N 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -N 또는 N 에 대응하는 아날로그 신호를 출력하고, -M 또는 M (M 은 1≤M≤N-1 의 정수) 에 대응하는 코드가 입력되었을 때에는, 상기 N 개의 단위 아날로그 회로에서 선택된 M 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -M 또는 M 에 대응하는 아날로그 신호를 출력하는 회로; 및
    상기 -M 또는 M 에 대응하는 동일한 코드가 입력될 때마다, 상기 선택되는 M 개의 단위 아날로그 회로를, 상기 N 개의 단위 아날로그 회로로로부터 NCM (C 는 조합 (combination) 을 나타내는 연산자) 으로 부여되는 조합 회수에 따라 순차적으로 서로 상이한 M 개의 단위 아날로그 회로의 조합으로 전환하는 회로를 구비하는 것을 특징으로 하는 멀티 레벨 아날로그 신호 출력 회로.
  2. 4 개의 레벨 (-2, -1, 1, 2) 에 대응하는 코드가 입력되고, 상기 입력된 코드에 대응하는 아날로그 신호를 출력하는 멀티 레벨 아날로그 신호 출력 회로에 있어서,
    레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 2 개의 단위 아날로그 회로;
    -2 또는 2 에 대응하는 코드가 입력되었을 때, 상기 2 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -2 또는 2 에 대응하는 아날로그 신호를 출력하고, -1 또는 1 에 대응하는 코드가 입력되었을 때, 상기 2 개의 단위 아날로그 회로에서 선택된 1 개의 단위 아날로그 회로의 출력에 의해 코드 -1 또는 1 에 대응하는 아날로그 신호를 출력하는 회로; 및
    상기 -1 또는 1 에 대응하는 동일한 코드가 입력될 때마다, 상기 2 개의 단위 아날로그 회로로부터 선택되는 1 개의 단위 아날로그 회로를 교대로 전환하는 회로를 구비하는 것을 특징으로 하는 멀티 레벨 아날로그 신호 출력 회로.
  3. 제 1 항에 있어서,
    상기 단위 아날로그 회로는,
    레벨 "-1" 또는 "1" 에 대응하는 전압을 공급하는 전압원;
    캐패시터; 및
    외부제어 클록 신호에 의해 개폐 제어되고, 상기 캐패시터에 대해 상기 전압원으로부터의 전하의 충방전을 제어함으로써 상기 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 스위치를 포함하는 스위치드 캐패시터 (SC) 회로인 것을 특징으로 하는 멀티 레벨 아날로그 신호 출력 회로.
  4. 제 2 항에 있어서,
    상기 단위 아날로그 회로는, 레벨 "-1" 또는 "1" 에 대응하는 전압을 공급하는 전압원;
    캐패시터; 및
    외부제어 클록 신호에 의해 개폐 제어되고, 상기 캐패시터에 대해 상기 전압원으로부터의 전하의 충방전을 제어함으로써 상기 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 스위치를 포함하는 스위치드 캐패시터 (SC) 회로인 것을 특징으로 하는 멀티 레벨 아날로그 신호 출력 회로.
  5. 입력 디지털 신호를 2N 레벨 (-N, -N+1, …, -2, -1, 1, 2, …, N-1, N ; N 은 2 이상의 정수) 의 신호로 변조하는 멀티 레벨 Δ∑변조기와, 상기 Δ∑변조기로부터 입력된 상기 2N 레벨에 대응하는 코드를 아날로그 신호로 변환하여 출력하는 멀티 레벨 아날로그 신호 출력 회로를 갖는 DA 컨버터에 있어서,
    상기 멀티 레벨 아날로그 신호 출력 회로는,
    레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 N 개의 단위 아날로그 회로;
    -N 또는 N 에 대응하는 코드가 입력되었을 때, 상기 N 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -N 또는 N 에 대응하는 아날로그 신호를 출력하고, -M 또는 M (M 은 1≤M≤N-1 의 정수) 에 대응하는 코드가 입력되었을 때에는, 상기 N 개의 단위 아날로그 회로에서 선택된 M 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -M 또는 M 에 대응하는 아날로그 신호를 출력하는 회로; 및
    상기 -M 또는 M 에 대응하는 동일한 코드가 입력될 때마다, 상기 선택되는 M 개의 단위 아날로그 회로를, 상기 N 개의 단위 아날로그 회로로로부터 NCM (C 는 조합을 나타내는 연산자) 으로 부여되는 조합 회수에 따라 순차적으로 서로 상이한 M 개의 단위 아날로그 회로의 조합으로 전환하는 회로를 구비하는 것을 특징으로 하는 DA 컨버터.
  6. 입력 디지털 신호를 4 개의 레벨 (-2, -1, 1, 2) 로 이루어지는 신호로 변조하는 4 값 Δ∑변조기와, 상기 Δ∑변조기로부터 입력된 상기 4 개의 레벨에 대응하는 코드를 아날로그 신호로 변환하여 출력하는 멀티 레벨 아날로그 신호 출력 회로를 갖는 DA 컨버터에 있어서,
    상기 멀티 레벨 아날로그 신호 출력 회로는,
    레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 2 개의 단위 아날로그 회로;
    -2 또는 2 에 대응하는 코드가 입력되었을 때, 상기 2 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -2 또는 2 에 대응하는 아날로그 신호를 출력하고, -1 또는 1 에 대응하는 코드가 입력되었을 때는, 상기 2 개의 단위 아날로그 회로에서 선택된 1 개의 단위 아날로그 회로의 출력에 의해 코드 -1 또는 1 에 대응하는 아날로그 신호를 출력하는 회로; 및
    상기 -1 또는 1 에 대응하는 동일한 코드가 입력될 때마다, 상기 2 개의 단위 아날로그 회로로부터 선택되는 1 개의 단위 아날로그 회로를 교대로 전환하는 회로를 구비하는 것을 특징으로 하는 DA 컨버터.
  7. 제 5 항에 있어서,
    상기 단위 아날로그 회로는, 레벨 "-1" 또는 "1" 에 대응하는 전압을 공급하는 전압원;
    캐패시터; 및
    외부제어 클록 신호에 의해 개폐 제어되고, 상기 캐패시터에 대해 상기 전압원으로부터의 전하의 충방전을 제어함으로써 상기 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 스위치를 포함하는 스위치드 캐패시터 (SC) 회로인 것을 특징으로 하는 DA 컨버터.
  8. 제 6 항에 있어서,
    상기 단위 아날로그 회로는,
    레벨 "-1" 또는 "1" 에 대응하는 전압을 공급하는 전압원;
    캐패시터; 및
    외부제어 클록 신호에 의해 개폐 제어되고, 상기 캐패시터에 대해 상기 전압원으로부터의 전하의 충방전을 제어함으로써 상기 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 스위치를 포함하는 스위치드 캐패시터 (SC) 회로인 것을 특징으로 하는 DA 컨버터.
  9. 2N 값 (N 은 2 이상의 정수) 의 귀환 신호를 아날로그 신호로 변환하는 국부 DA 컨버터로서 기능하는 멀티 레벨 아날로그 신호 출력 회로와, 상기 국부 DA 컨버터의 출력 신호와 아날로그 입력 신호의 차를 출력하는 아날로그 가산기와, 상기 아날로그 가산기의 출력 신호를 적분하는 아날로그 적분기와, 상기 아날로그 적분기의 출력 신호를 2N 값의 디지털 신호로 변환하는 멀티 레벨 양자화기와, 상기 멀티 레벨 양자화기의 출력 신호를 지연시켜 상기 국부 DA 컨버터로 2N 값의 상기 귀환 신호로서 출력하는 지연기를 포함하는 멀티 레벨 Δ∑변조기에 있어서,
    상기 멀티 레벨 아날로그 신호 출력 회로는,
    레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 N 개의 단위 아날로그 회로;
    -N 또는 N 에 대응하는 코드가 입력되었을 때, 상기 N 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -N 또는 N 에 대응하는 아날로그 신호를 출력하고, -M 또는 M (M 은 1≤M≤N-1 의 정수) 에 대응하는 코드가 입력되었을 때에는, 상기 N 개의 단위 아날로그 회로에서 선택된 M 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -M 또는 M 에 대응하는 아날로그 신호를 출력하는 회로; 및
    상기 -M 또는 M 에 대응하는 동일한 코드가 입력될 때마다, 상기 선택되는 M 개의 단위 아날로그 회로를, 상기 N 개의 단위 아날로그 회로로로부터 NCM (C 는 조합을 나타내는 연산자) 으로 부여되는 조합 회수에 따라 순차적으로 서로 상이한 M 개의 단위 아날로그 회로의 조합으로 전환하는 회로를 구비하는 것을 특징으로 하는 멀티 레벨 Δ∑변조기.
  10. 4 값 (-2, -1, 1, 2) 의 귀환 신호를 아날로그 신호로 변환하는 국부 DA 컨버터로서 기능하는 멀티 레벨 아날로그 신호 출력 회로와, 상기 국부 DA 컨버터의 출력 신호와 아날로그 입력 신호의 차를 출력하는 아날로그 가산기와, 상기 아날로그 가산기의 출력 신호를 적분하는 아날로그 적분기와, 상기 아날로그 적분기의 출력 신호를 상기 4 값의 디지털 신호로 변환하는 멀티 레벨 양자화기와, 상기 멀티 레벨 양자화기의 출력 신호를 지연시켜 상기 국부 DA 컨버터로 상기 4 값의 귀환 신호로서 출력하는 지연기를 포함하는 멀티 레벨 Δ∑변조기에 있어서,
    상기 멀티 레벨 아날로그 신호 출력 회로는,
    레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 2 개의 단위 아날로그 회로;
    -2 또는 2 에 대응하는 코드가 입력되었을 때, 상기 2 개의 단위 아날로그 회로의 출력을 가산함으로써 코드 -2 또는 2 에 대응하는 아날로그 신호를 출력하고, -1 또는 1 에 대응하는 코드가 입력되었을 때, 상기 2 개의 단위 아날로그 회로에서 선택된 1 개의 단위 아날로그 회로의 출력에 의해 코드 -1 또는 1 에 대응하는 아날로그 신호를 출력하는 회로; 및
    상기 -1 또는 1 에 대응하는 동일한 코드가 입력될 때마다, 상기 2 개의 단위 아날로그 회로로부터 선택되는 1 개의 단위 아날로그 회로를 교대로 전환하는 회로를 구비하는 것을 특징으로 하는 멀티 레벨 Δ∑변조기.
  11. 제 9 항에 있어서,
    상기 단위 아날로그 회로는,
    레벨 "-1" 또는 "1" 에 대응하는 전압을 공급하는 전압원;
    캐패시터; 및
    외부제어 클록 신호에 의해 개폐 제어되고, 상기 캐패시터에 대해 상기 전압원으로부터의 전하의 충방전을 제어함으로써 상기 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 스위치를 포함하는 스위치드 캐패시터 (SC) 회로인 것을 특징으로 하는 멀티 레벨 Δ∑변조기.
  12. 제 10 항에 있어서,
    상기 단위 아날로그 회로는, 레벨 "-1" 또는 "1" 에 대응하는 전압을 공급하는 전압원;
    캐패시터; 및
    외부제어 클록 신호에 의해 개폐 제어되고, 상기 캐패시터에 대해 상기 전압원으로부터의 전하의 충방전을 제어함으로써 상기 레벨 "-1" 또는 "1" 에 대응하는 아날로그 신호를 출력하는 스위치를 포함하는 스위치드 캐패시터 (SC) 회로인 것을 특징으로 하는 멀티 레벨 Δ∑변조기.
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