KR100680974B1 - Stack package and packaging method thereof - Google Patents

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양승택
서민석
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Abstract

A stack package and a stack packaging method are provided to control easily the heights of substrates and to connect freely the substrates by using a connecting unit with a metal trace. A chip(102) is mounted on a substrate(110) with a via hole(112). A plurality of substrates having the chip are stacked on a lower substrate by aligning via holes of the substrate with each other. An interconnection is formed by forming a metal trace(132) on a polymer. The interconnection is inserted into the via holes of the stacked substrates, so that the stacked substrate are electrically connected with each other through the interconnection.

Description

스택 패키지 및 스택 패키징 방법{Stack Package and Packaging Method thereof}Stack Package and Packaging Method

도 1은 종래의 스택 패키지의 종단면도,1 is a longitudinal cross-sectional view of a conventional stack package,

도 2는 종래의 다른 스택 패키지의 종단면도,Figure 2 is a longitudinal cross-sectional view of another conventional stack package,

도 3은 본 발명의 일실시예에 따른 스택 패키지의 종단면도,3 is a longitudinal sectional view of a stack package according to an embodiment of the present invention;

도 4a와 도 4b는 도 3의 스택 패키지를 제작하기 위한 칩 마운트 과정을 설명하기 위한 도면,4A and 4B are diagrams for describing a chip mounting process for manufacturing the stack package of FIG. 3;

도 4c는 도 3의 스택 패키지를 제작하기 위한 기판 적층 과정을 설명하기 위한 도면,4c is a view for explaining a substrate stacking process for manufacturing the stack package of FIG.

도 5a는 도 3의 스택 패키지를 제작하기 위한 폴리머 형성 과정을 설명하기 위한 도면,5A is a view for explaining a polymer forming process for manufacturing the stack package of FIG.

도 5b는 도 3의 스택 패키지를 제작하기 위한 메탈 트레이스 형성 과정을 설명하기 위한 도면,FIG. 5B is a view for explaining a metal trace forming process for manufacturing the stack package of FIG.

도 5c는 도 3의 스택 패키지를 제작하기 위한 폴리머 소잉 과정을 설명하기 위한 도면,5C is a view for explaining a polymer sawing process for manufacturing the stack package of FIG.

도 6a와 도 6b는 도 3의 스택 패키지를 제작하기 위한 다른 인터커넥션 형성 단계를 설명하기 위한 도면,6A and 6B are views for explaining another interconnection forming step for manufacturing the stack package of FIG. 3;

도 7a는 본 발명의 다른 실시예에 따른 스택 패키지를 제작하기 위한 칩이 마운트된 기판의 평면도,7A is a plan view of a chip mounted substrate for manufacturing a stack package according to another embodiment of the present invention;

도 7b는 도 7a의 스택 패키지를 제작하기 위한 인터커넥션 형성 단계를 설명하기 위한 도면,7B is a view for explaining an interconnection forming step for manufacturing the stack package of FIG. 7A;

도 8은 본 발명의 또 다른 실시예에 따른 스택 패키지의 종단면도이다.8 is a longitudinal cross-sectional view of a stack package according to another embodiment of the present invention.

본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는 칩이 마운트된 기판 상호간을 메탈 트레이스가 형성된 연결 수단을 이용하여 전기적으로 연결하는 스택 패키지에 관한 것이다.The present invention relates to a stack package, and more particularly, to a stack package for electrically connecting chip-mounted substrates to each other using a metal traced connection means.

일반적으로 스택 패키지란 칩 또는 칩이 마운트된 기판을 적층하여 전기적으로 연결하고 외부의 충격으로부터 보호되도록 밀봉하는 것을 말한다. 모바일 제품 등 소형화된 전자 제품은 용량이 크고 집적도는 높지만 크기가 작은 반도체 메모리를 요구하고 있으므로 반도체 메모리를 소형화하면서 용량을 키우기 위해 칩을 적층하여 패키징하는 스택 패키지가 많이 개발되고 있다.In general, a stack package refers to stacking a chip or a board on which a chip is mounted to electrically connect and seal to protect from external impact. As miniaturized electronic products such as mobile products require large-capacity, high-density, but small-size semiconductor memories, many stack packages have been developed for stacking and packaging chips in order to increase capacity while miniaturizing semiconductor memories.

도 1은 종래의 스택 패키지의 종단면도이고, 도 2는 종래의 다른 스택 패키지의 종단면도이다. 도 1과 도 2를 참조하면, 종래의 스택 패키지는 칩이 마운트된 기판 상호간을 메탈 핀(Metal Pin) 또는 솔더(Solder)로 연결(Interconnection)하 는 구조를 가진다.1 is a longitudinal cross-sectional view of a conventional stack package, and FIG. 2 is a longitudinal cross-sectional view of another conventional stack package. Referring to FIGS. 1 and 2, a conventional stack package has a structure in which chips mounted on a substrate are interconnected by metal pins or solders.

그러나, 종래의 스택 패키지는 기판 상호 간을 솔더로 연결하는 경우 기판 상호 간의 높이(Height) 조절이 용이하지 않을 뿐만 아니라, 연결 층(Interconnection Layer) 간의 피치(Pitch)에 제약이 있기 때문에 많은 입출력(I/O) 단자가 필요한 디바이스에 적용하기 어려운 문제점이 있다. 또한 기판 상호 간을 메탈 핀으로 연결하는 경우 배선을 사용할 수 없어 기판 간의 연결이 자유롭지 못한 문제점이 있다.However, the conventional stack package is not only easy to adjust the height (Height) between the boards when soldering the boards to each other, but also because the pitch (Pitch) between the interconnection layer (Interconnection Layer) has a lot of input and output ( There is a problem that is difficult to apply to a device requiring an I / O) terminal. In addition, there is a problem in that the connection between the boards is not free since wires cannot be used when connecting the boards with metal pins.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 칩이 마운트된 기판 상호간을 메탈 트레이스가 형성된 연결 수단을 이용하여 전기적으로 연결하는 것을 목적으로 한다.The present invention has been made to solve the above problems, and an object of the present invention is to electrically connect chip-mounted substrates to each other by using a metal trace formed connection means.

상기 목적을 달성하기 위하여, 본 발명은 비아 홀이 형성된 기판에 칩을 마운트하고 상기 칩이 마운트된 복수의 기판을 상기 비아 홀을 얼라인하여 하부 기판에 적층하는 기판 스택 단계, 폴리머에 메탈 트레이스를 형성하여 인터커넥션을 생성하는 인터커넥션 형성 단계 및 상기 적층된 기판의 비아 홀에 상기 인터커넥션을 삽입하여 상기 적층된 기판을 전기적으로 연결하는 기판 연결 단계를 포함한다.In order to achieve the above object, the present invention provides a substrate stacking step of mounting a chip on a substrate on which a via hole is formed and stacking the plurality of substrates on which the chip is mounted on the lower substrate by aligning the via hole, and forming a metal trace on a polymer. An interconnection forming step of generating an interconnection and a substrate connection step of electrically connecting the stacked substrates by inserting the interconnection into a via hole of the stacked substrates.

여기서, 상기 기판 스택 단계는 상기 칩을 솔더링하여 상기 기판에 마운트하 는 단계를 포함하거나 상기 칩을 접착제로 상기 기판에 접합하고 상기 칩과 상기 기판을 와이어 본딩하는 단계를 포함한다.Here, the substrate stacking step includes soldering the chip and mounting the chip on the substrate, or bonding the chip to the substrate with an adhesive and wire bonding the chip and the substrate.

또한 상기 인터커넥션 형성 단계는 상기 비아 홀에 삽입될 수 있는 두께의 판형 폴리머 형성하는 단계, 상기 폴리머에 상기 메탈 트레이스를 라인 단위로 형성하는 단계 및 상기 폴리머를 상기 라인 단위로 소잉 단계를 포함한다. In addition, the forming of the interconnection includes forming a plate-shaped polymer having a thickness that can be inserted into the via hole, forming the metal traces in the polymer on a line basis, and sawing the polymer on the line basis.

또한 상기 인터커넥션 형성 단계는 상기 비아 홀에 삽입될 수 있는 두께의 판형 폴리머를 형성하는 단계, 상기 폴리머를 상기 비아 홀에 삽입될 수 있는 폭으로 소잉하여 라인 폴리머를 생성하는 단계 및 상기 라인 폴리머에 상기 메탈 트레이스를 형성하는 단계를 포함한다.The interconnect forming step may also include forming a plate-shaped polymer having a thickness that can be inserted into the via hole, sawing the polymer to a width that can be inserted into the via hole, to generate a line polymer, and to the line polymer. Forming the metal trace.

또한 상기 메탈 트레이스의 형성은 플레이팅, 진공 증착, 스퍼터, 무전해 도금, 딥핑 중 어느 하나의 방법으로 이루어지는 것이 바람직하다.In addition, the metal trace is preferably formed by any one of plating, vacuum deposition, sputtering, electroless plating, and dipping.

또한 본 발명은 양쪽 에지부에 각각 하나의 직사각형 비아 홀이 형성된 기판에 칩을 마운트하고 상기 칩이 마운트된 복수의 기판을 상기 비아 홀을 얼라인하여 하부 기판에 적층하는 기판 스택 단계, 상기 비아 홀에 삽입될 수 있는 두께와 크기의 판형 폴리머 형성하고, 상기 폴리머에 라인 단위로 메탈 트레이스를 형성하여 인터커넥션을 생성하는 인터커넥션 형성 단계 및 상기 적층된 기판의 비아 홀에 상기 인터커넥션을 삽입하여 상기 적층된 기판을 전기적으로 연결하는 기판 연결 단계를 포함한다.In another aspect, the present invention provides a substrate stacking step of mounting a chip on a substrate having one rectangular via hole formed at both edges thereof, and stacking the plurality of substrates on which the chip is mounted on the lower substrate by aligning the via hole. An interconnection forming step of forming a plate-shaped polymer having a thickness and a size that can be inserted, forming a metal trace in a line unit on the polymer, and generating an interconnection, and inserting the interconnection into a via hole of the stacked substrate. And a substrate connecting step of electrically connecting the prepared substrate.

또한 본 발명은 칩이 마운트되고 양쪽 에지부에 비아 홀이 형성된 두 개의 기판이 양쪽 에지부에 상기 비아 홀에 대응하여 형성된 홀을 포함하는 하부 기판에 적층되며, 메탈이 트레이스가 형성된 폴리머가 상기 두 개의 기판의 비아홀을 관통하여 상기 하부 기판의 홀에 삽입되는 것이 바람직하다.In addition, the present invention is stacked on the lower substrate including a chip is mounted and the two substrates with via holes formed at both edges are formed on both edges corresponding to the via holes, the metal is traced polymer It is preferable to be inserted into the holes of the lower substrate through the via holes of the two substrates.

또한 상기 칩은 상기 기판에 솔더링 되어 마운트되거나 상기 기판에 접착제로 접합되고 상기 칩과 상기 기판은 와이어 본딩될 수 있다.In addition, the chip may be soldered to the substrate to be mounted or bonded to the substrate with an adhesive, and the chip and the substrate may be wire bonded.

이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일실시예에 따른 스택 패키지의 종단면도이다. 도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 스택 패키지(100)는 칩(102)이 양면으로 마운트되고 양쪽 에지부에 비아 홀(112)이 형성된 두 개의 기판(110)이 양쪽 에지부에 홀(122)이 형성된 하부 기판(120)에 적층되며, 폴리머에 메탈이 배선된 인터커넥션(136)이 두 개의 기판의 비아 홀(112)을 관통하여 하부 기판(122)의 홀(122)에 삽입되는 구조를 가진다. 3 is a longitudinal cross-sectional view of a stack package according to an embodiment of the present invention. As shown in FIG. 3, the stack package 100 according to an embodiment of the present invention has two substrates 110 having chips 102 mounted on both sides and via holes 112 formed at both edges thereof. The interconnection 136 in which the metal is wired to the polymer passes through the via holes 112 of the two substrates and is stacked on the lower substrate 120 having the holes 122 formed at the edges thereof. 122) is inserted into the structure.

본 실시예에서 하부 기판에 칩이 양면으로 마운트된 두 개의 기판이 적층되는 경우를 예시하였지만 이에 한정되는 것은 아니며 칩이 마운트된 세 개 이상의 기판이 적층될 수 있다.In the present exemplary embodiment, two substrates in which chips are mounted on both sides of the lower substrate are stacked, but the present invention is not limited thereto, and three or more substrates on which chips are mounted may be stacked.

본 발명의 일실시예에 따른 스택 패키지를 제작하는 방법은 기판 스택 단계, 인터커넥션 형성단계 및 기판 연결 단계를 포함한다.A method of manufacturing a stack package according to an embodiment of the present invention includes a substrate stacking step, an interconnection forming step, and a substrate connecting step.

상기 기판 스택 단계는 칩을 기판에 마운트하고, 칩이 마운트된 복수의 기판 을 하부기판에 적층하는 단계이다. The substrate stacking step includes mounting a chip on a substrate and stacking a plurality of substrates on which the chip is mounted on a lower substrate.

도 4a는 칩이 마운트된 기판의 종단면도이고, 도 4b는 도 4a의 기판의 평면도로서, 칩 마운트 과정을 설명하기 위한 도면이다. 도 4a와 도 4b에 도시된 바와 같이, 칩 마운트 과정은 기판(110)의 상면과 하면에 솔더(104)를 통하여 칩(102)을 마운트한다. 기판(110)은 솔더(104)를 통하여 칩(102)의 회로와 전기적으로 연결되며 에지 부분에 형성된 복수의 비아 홀(112)에 전기적으로 연결되는 전기적 배선(도시되지 않음)을 포함하는 것이 바람직하다.4A is a longitudinal cross-sectional view of a substrate on which a chip is mounted, and FIG. 4B is a plan view of the substrate of FIG. 4A, illustrating a chip mounting process. As shown in FIGS. 4A and 4B, the chip mounting process mounts the chip 102 through the solder 104 on the upper and lower surfaces of the substrate 110. The substrate 110 preferably includes electrical wiring (not shown) electrically connected to the circuit of the chip 102 through the solder 104 and electrically connected to the plurality of via holes 112 formed in the edge portion. Do.

도 4c는 기판 적층 과정을 설명하기 위한 도면이다. 도 4c에 도시된 바와 같이, 기판 적층 과정은 칩(102)이 마운트된 두 개의 기판(110)을 하부 기판(120)에 적층한다. 이 때 기판(110)에 형성된 비아 홀(112) 및 하부 기판(120)에 형성된 홀(122)이 얼라인(Align) 되도록 적층하는 것이 바람직하다.4C is a diagram for describing a substrate stacking process. As shown in FIG. 4C, the substrate stacking process stacks two substrates 110 on which the chip 102 is mounted on the lower substrate 120. In this case, the via hole 112 formed in the substrate 110 and the hole 122 formed in the lower substrate 120 may be stacked to be aligned.

하부 기판(120)은 하면에 부착된 솔더 볼(124)과 전기적으로 연결되며, 에지 부분에 형성된 홀(122)에 전기적으로 연결되는 전기적 배선(도시되지 않음)을 포함하는 것이 바람직하다.The lower substrate 120 may be electrically connected to the solder balls 124 attached to the lower surface, and may include electrical wires (not shown) electrically connected to the holes 122 formed in the edge portion.

상기 인터커넥션 형성 단계는 기판에 형성된 비아홀과 하부 기판에 형성된 홀을 전기적으로 연결하는 인터커넥션을 형성하는 단계로서, 폴리머 형성 과정, 메탈 트레이스 형성 과정 및 폴리머 소잉 과정을 포함한다. 여기서 인터커넥션은 메탈 트레이스가 형성된 폴리머(Polymer)인 것이 바람직하다.The interconnection forming step includes forming an interconnection that electrically connects via holes formed in the substrate and holes formed in the lower substrate, and includes a polymer forming process, a metal trace forming process, and a polymer sawing process. The interconnection here is preferably a polymer on which metal traces are formed.

도 5a는 폴리머 형성 과정을 설명하기 위한 도면이다. 도 5a에 도시된 바와 같이, 폴리머 형성 과정은 기판에 형성된 비아 홀과 하부 기판에 형성된 홀의 크기를 고려하여 적당한 크기와 두께로 폴리머(130)를 판형으로 형성한다.5A is a view for explaining a polymer forming process. As shown in FIG. 5A, the polymer forming process forms the polymer 130 into a plate shape having an appropriate size and thickness in consideration of the sizes of the via holes formed in the substrate and the holes formed in the lower substrate.

도 5b는 메탈 트레이스 형성 과정을 설명하기 위한 도면이다. 도 5b에 도시된 바와 같이, 메탈 트레이스 형성 과정은 기판에 형성된 비아 홀과 하부 기판에 형성된 홀을 전기적으로 연결하는 메탈 트레이스(Matal Trace)(132)를 폴리머(130)에 라인 단위로 형성한다. 이 과정에서 메탈 트레이스(132)가 형성된 폴리머(130)에는 폴리머(130)가 메탈 트레이스(132) 라인별로 분리될 수 있도록 스크라이브 라인(Scribe Line)(134)이 메탈 트레이스(132) 라인 사이에 형성되는 것이 바람직하다.5B is a view for explaining a metal trace forming process. As shown in FIG. 5B, the metal trace forming process forms metal traces 132 on the polymer 130 that are electrically connected to via holes formed in the substrate and holes formed in the lower substrate. In this process, a scribe line 134 is formed between the lines of the metal trace 132 so that the polymer 130 may be separated by the lines of the metal trace 132 in the polymer 130 on which the metal trace 132 is formed. It is desirable to be.

폴리머(130)에 메탈 트레이스(132)를 형성하는 방법은 폴리머 일렉트로 플레이팅(Polymer Electro Plating), 일렉트로레스 플레이팅(Electroless Plating), 진공 증착(Vacuum Evaporation), 스퍼터, 무전해 도금 도는 딥핑 등의 방법 등 일 수 있다. The metal trace 132 may be formed on the polymer 130 by using polymer electroplating, electroless plating, vacuum evaporation, sputtering, electroless plating, or dipping. Method and the like.

도 5c는 폴리머 소잉 과정을 설명하기 위한 도면이다. 도 5c에 도시된 바와 같이, 폴리머 소잉 과정은 블레이드(Blade)로 폴리머에 형성된 스크라이브 라인을 소잉(Sawing)하여 메탈 트레이스 라인별로 분리된 인터커넥션(136)을 얻는다.5C is a diagram for explaining a polymer sawing process. As shown in FIG. 5C, the polymer sawing process saws the scribe lines formed in the polymer with a blade to obtain interconnects 136 separated by metal trace lines.

상기 기판 연결 단계는 기판 스택 단계에서 얼라인되어 적층된 기판의 비아 홀에 인터커넥션 형성 단계에서 얻어진 인터커넥션을 삽입하여 적층된 기판 상호 간을 전기적으로 연결하는 단계이다. 기판 연결 단계를 통해 얻어진 스택 패키지는 도 3에 도시된 바와 같다. The substrate connecting step is a step of electrically connecting the stacked substrates by inserting the interconnections obtained in the interconnection forming step into the via holes of the substrates aligned and stacked in the substrate stacking step. The stack package obtained through the substrate connection step is as shown in FIG. 3.

상술한 바와 같이 본 발명의 일실시예에 따른 스택 패키지는 기판에 형성된 비아 홀에 메탈 트레이스가 형성된 폴리머를 삽입하여 기판과 기판의 인터커넥션을 수행하기 때문에 종래와는 달리 기판 상호 간의 높이를 용이하게 조절할 수 있게 되고, 기판 상호 간의 연결을 자유롭게 배선할 수 있게 된다. 또한 메탈 트레이스는 파인 피치의 배선이 가능하기 때문에 많은 입출력 단자가 필요한 패키지에도 활용할 수 있게 된다.As described above, the stack package according to an embodiment of the present invention inserts a polymer having a metal trace into a via hole formed in the substrate to interconnect the substrate with the substrate, thereby easily increasing the height between the substrates. It can be adjusted, and the wiring between the boards can be freely wired. In addition, the metal traces can be wired with fine pitch, so they can be used for packages requiring many input / output terminals.

한편, 본 발명의 일실시예에 따른 스택 패키지 제작 방법에서, 인터커넥션 형성 단계는 폴리머 형성 과정, 폴리머 소잉 과정 및 메탈 트레이스 형성 과정을 통해서도 얻어질 수 있다. 폴리머 형성 과정은 도 5a에서 설명한 폴리머 형성 과정과 동일하므로 상세한 설명은 생략한다. On the other hand, in the stack package manufacturing method according to an embodiment of the present invention, the interconnection forming step may also be obtained through a polymer forming process, a polymer sawing process and a metal trace forming process. Since the polymer formation process is the same as the polymer formation process described with reference to FIG. 5A, a detailed description thereof will be omitted.

폴리머 소잉 과정은 폴리머가 라인 별로 분리될 수 있도록 스크라이브 라인을 형성하고 블레이드(Blade)로 폴리머에 형성된 스크라이브 라인을 소잉(Sawing)하여 라인별로 분리된 폴리머를 얻는다. 도 6a는 폴리머 소잉 과정을 통해 라인별로 분리된 라인 폴리머를 도시한다. The polymer sawing process forms a scribe line so that the polymer can be separated line by line, and sawing the scribe line formed in the polymer with a blade to obtain a polymer separated line by line. 6A shows a line polymer separated line by line through a polymer sawing process.

메탈 트레이스 형성 과정은 기판에 형성된 비아 홀과 하부 기판에 형성된 홀을 전기적으로 연결하는 메탈 트레이스(Matal Trace)를 라인 폴리머에 형성한다. 도 6b는 메탈 트레이스 형성 과정을 통해 얻어진 인터커넥션을 도시한다.The metal trace forming process forms a metal trace on the line polymer that electrically connects the via hole formed in the substrate and the hole formed in the lower substrate. 6B illustrates an interconnection obtained through a metal trace formation process.

또한 본 발명의 일실시예에 따른 스택 패키지를 제작하는 방법은 기판 연결 단계 후, 에폭시(Epoxy)계 수지 또는 실리카(Silica)계 필러(Filler) 등 컴파운더(Compound)로 몰딩하는 단계를 더 포함하는 것이 바람직하다.In addition, the method of manufacturing a stack package according to an embodiment of the present invention further includes a step of molding a compound, such as epoxy-based resin or silica-based filler, after the substrate connection step. It is desirable to.

다음으로 본 발명의 다른 실시예에 따른 스택 패키지를 제작하는 방법을 설명한다. 본 발명의 다른 실시예에 따른 스택 패키지를 제작하는 방법은 도 4와 도 5에서 설명한 스택 패키지 제작 방법과 비교시 기판 스택 단계와 인터커넥션 형성 단계에 차이가 있다. Next, a method of manufacturing a stack package according to another embodiment of the present invention will be described. The method of manufacturing the stack package according to another embodiment of the present invention is different from the stacking step of the substrate and the step of forming the interconnection compared with the stack package manufacturing method described with reference to FIGS.

도 7a는 본 발명의 다른 실시예에 따른 스택 패키지 제작을 위한 칩이 마운트된 기판의 평면도이다. 도 7a에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 칩(102)이 마운트된 기판(110)은 양쪽 에지부 각각에 기판(110)을 관통하는 하나의 비아 홀(112)이 형성된다. 도시되지는 않았지만 기판(110)이 적층되는 하부 기판은 양쪽 에지부에 각각 기판의 비아 홀에 대응하여 홀이 형성되는 것이 바람직하다.7A is a plan view of a chip mounted substrate for manufacturing a stack package according to another embodiment of the present invention. As shown in FIG. 7A, in the substrate 110 on which the chip 102 is mounted according to another embodiment of the present invention, one via hole 112 penetrating through the substrate 110 is formed at each edge portion thereof. . Although not shown, the lower substrate on which the substrate 110 is stacked is preferably formed with holes corresponding to the via holes of the substrate at both edge portions thereof.

도 7b는 본 발명의 다른 실시예에 따라 스택 패키지를 제작하기 위한 인터커넥션 형성 단계를 설명하기 위한 도면이다. 도 7b에 도시된 바와 같이 본 발명의 다른 실시예에 따른 인터커넥션 형성 단계는 폴리머 형성 과정과 메탈 트레이스 형성 과정으로 이루어진다. FIG. 7B is a diagram for describing an interconnection forming step for fabricating a stack package according to another embodiment of the present invention. FIG. As shown in FIG. 7B, the interconnection forming step according to another embodiment of the present invention includes a polymer forming process and a metal trace forming process.

폴리머 형성 과정은 기판에 형성된 하나의 비아 홀의 크기를 고려하여 적당한 크기와 두께로 폴리머(130)를 판형으로 형성한다. 메탈 트레이스 형성 과정은 기판에 형성된 하나의 비아 홀을 통하여 칩이 마운된 기판들을 전기적으로 연결하 는 메탈 트레이스(Matal Trace)(132)를 폴리머(130)에 라인 단위로 형성한다. In the polymer forming process, the polymer 130 is formed in a plate shape with a suitable size and thickness in consideration of the size of one via hole formed in the substrate. In the metal trace formation process, a metal trace 132 is formed in the polymer 130 on a line-by-line basis to electrically connect the chip-mounted substrates through one via hole formed in the substrate.

즉 본 발명의 다른 실시예에 따른 스택 패키지를 제작하는 방법은 양쪽 에지에 하나의 비아홀이 형성된 기판을 사용하기 때문에, 인터커넥션 형성 단계는 메탈 트레이스가 형성된 폴리머를 소잉하는 과정을 포함하지 않는다.That is, since the method of manufacturing a stack package according to another embodiment of the present invention uses a substrate having one via hole formed at both edges, the interconnection forming step does not include the step of sawing the polymer on which the metal trace is formed.

도 8은 본 발명의 또 다른 실시예에 따른 스택 패키지의 종단면도이다. 도 8에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 스택 패키지는 접착제(Adhesive)(116)로 기판(110)의 상면과 하면에 칩(102)을 마운트하고 칩(102)과 기판(110)을 와이어(118) 본딩(Wire Bonding)하여 전기적으로 연결하는 구조를 가진다. 8 is a longitudinal cross-sectional view of a stack package according to another embodiment of the present invention. As shown in FIG. 8, the stack package according to another embodiment of the present invention mounts the chip 102 on the top and bottom surfaces of the substrate 110 with an adhesive 116, and the chip 102 and the substrate. Wire 110 has a structure that is electrically connected by bonding (Wire Bonding).

즉 본 발명의 또 다른 실시예에 따른 스택 패키지는 본 발명의 일실시예에 따른 칩 마운팅 과정(도 4a 참조)에서 기판에 칩을 마운트 하는 방법에 차이가 있다.That is, a stack package according to another embodiment of the present invention has a difference in a method of mounting a chip on a substrate in a chip mounting process (see FIG. 4A) according to an embodiment of the present invention.

이상에서 설명한 바와 같이, 본 발명의 스택 패키지는 칩이 마운트된 기판 상호 간을 메탈 트레이스가 형성된 연결 수단을 이용하여 전기적으로 연결함으로써, 기판 상호 간의 높이를 용이하게 조절할 수 있게 되고, 많은 입출력 단자가 필요한 디바이스에도 활용될 수 있으며, 기판 상호 간의 연결을 자유롭게 배선할 수 있는 효과가 있다.As described above, in the stack package of the present invention, the heights of the boards can be easily adjusted by electrically connecting the boards on which the chips are mounted to each other using the connection means having the metal traces. It can also be utilized in the required device, there is an effect that can freely wire the connection between the substrates.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (10)

비아 홀이 형성된 기판에 칩을 마운트하고 상기 칩이 마운트된 복수의 기판을 상기 비아 홀을 얼라인하여 하부 기판에 적층하는 기판 스택 단계;Mounting a chip on a substrate on which a via hole is formed, and stacking the plurality of substrates on which the chip is mounted on the lower substrate by aligning the via hole; 폴리머에 메탈 트레이스를 형성하여 인터커넥션을 생성하는 인터커넥션 형성 단계; 및Forming an interconnect to form a metal trace in the polymer to create an interconnect; And 상기 적층된 기판의 비아 홀에 상기 인터커넥션을 삽입하여 상기 적층된 기판을 전기적으로 연결하는 기판 연결 단계;A substrate connection step of electrically connecting the stacked substrates by inserting the interconnection into the via holes of the stacked substrates; 스택 패키지 방법.Stack Package Method. 제 1 항에 있어서, 상기 기판 스택 단계는The method of claim 1, wherein the substrate stacking step 상기 칩을 솔더링하여 상기 기판에 마운트하는 단계를 포함하는Soldering the chip to mount the chip on the substrate; 스택 패키지 방법.Stack Package Method. 제 1 항에 있어서, 상기 기판 스택 단계는The method of claim 1, wherein the substrate stacking step 상기 칩을 접착제로 상기 기판에 접합하고 상기 칩과 상기 기판을 와이어 본딩하는 단계를 포함하는Bonding the chip to the substrate with an adhesive and wire bonding the chip and the substrate; 스택 패키지 방법.Stack Package Method. 제 1 항에 있어서, 상기 인터커넥션 형성 단계는The method of claim 1, wherein the forming of the interconnection is 상기 비아 홀에 삽입될 수 있는 두께의 판형 폴리머 형성하는 단계,Forming a plate polymer having a thickness that can be inserted into the via hole, 상기 폴리머에 상기 메탈 트레이스를 라인 단위로 형성하는 단계, 및Forming the metal traces in lines on the polymer, and 상기 폴리머를 상기 라인 단위로 소잉 단계를 포함하는Sawing the polymer on a line-by-line basis 스택 패키지 방법.Stack Package Method. 제 1 항에 있어서, 상기 인터커넥션 형성 단계는The method of claim 1, wherein the forming of the interconnection is 상기 비아 홀에 삽입될 수 있는 두께의 판형 폴리머를 형성하는 단계,Forming a plate polymer having a thickness that can be inserted into the via hole, 상기 폴리머를 상기 비아 홀에 삽입될 수 있는 폭으로 소잉하여 라인 폴리머를 생성하는 단계,Sawing the polymer to a width that can be inserted into the via hole to produce a line polymer, 상기 라인 폴리머에 상기 메탈 트레이스를 형성하는 단계를 포함하는Forming the metal traces in the line polymer; 스택 패키지 방법.Stack Package Method. 제 4 항 또는 제 5 항에 있어서,The method according to claim 4 or 5, 상기 메탈 트레이스의 형성은 플레이팅, 진공 증착, 스퍼터, 무전해 도금 및 딥핑 중 어느 하나의 방법으로 이루어지는The metal traces are formed by any one of plating, vacuum deposition, sputtering, electroless plating, and dipping. 스택 패키지 방법.Stack Package Method. 양쪽 에지부에 각각 하나의 직사각형 비아 홀이 형성된 기판에 칩을 마운트하고 상기 칩이 마운트된 복수의 기판을 상기 비아 홀을 얼라인하여 하부 기판에 적층하는 기판 스택 단계;Mounting a chip on a substrate having one rectangular via hole formed at both edges thereof, and stacking the plurality of substrates on which the chip is mounted on the lower substrate by aligning the via holes; 상기 비아 홀에 삽입될 수 있는 두께와 크기의 판형 폴리머 형성하고, 상기 폴리머에 라인 단위로 메탈 트레이스를 형성하여 인터커넥션을 생성하는 인터커넥션 형성 단계; 및An interconnection forming step of forming a plate-shaped polymer having a thickness and a size that can be inserted into the via hole, and forming interconnections by forming metal traces in units of lines in the polymer; And 상기 적층된 기판의 비아 홀에 상기 인터커넥션을 삽입하여 상기 적층된 기판을 전기적으로 연결하는 기판 연결 단계;A substrate connection step of electrically connecting the stacked substrates by inserting the interconnection into the via holes of the stacked substrates; 스택 패키지 방법.Stack Package Method. 칩이 마운트되고 양쪽 에지부에 비아 홀이 형성된 두 개의 기판이 양쪽 에지부에 상기 비아 홀에 대응하여 형성된 홀을 포함하는 하부 기판에 적층되며, 메탈이 트레이스가 형성된 폴리머가 상기 두 개의 기판의 비아홀을 관통하여 상기 하부 기판의 홀에 삽입되는 Two substrates with a chip mounted and via holes formed at both edges are stacked on a lower substrate including holes formed at both edges corresponding to the via holes, and a metal traced polymer is formed in the via holes of the two substrates. Is inserted into the hole of the lower substrate 스택 패키지. Stack package. 제 8 항에 있어서,The method of claim 8, 상기 칩은 상기 기판에 솔더링 되어 마운트되는The chip is soldered to the substrate and mounted 스택 패키지.Stack package. 제 8 항에 있어서, The method of claim 8, 상기 칩은 상기 기판에 접착제로 접합되고 상기 칩과 상기 기판은 와이어 본딩되는The chip is adhesively bonded to the substrate and the chip and the substrate are wire bonded 스택 패키지. Stack package.
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