KR20150121759A - Stacked package and method for manufacturing the same - Google Patents

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KR20150121759A
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김남호
송경민
유재복
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에스티에스반도체통신 주식회사
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Abstract

The present invention relates to a stacked package and a method for manufacturing the same. The present invention includes: a lower package which includes a first substrate having a first line pattern and a connection terminal, a first semiconductor chip mounted on the first substrate, and a first molding part formed on the first substrate to mold the first semiconductor chip; an upper package which is stacked on the lower package and includes a second substrate having a second line pattern, a second semiconductor chip mounted on the second substrate, and a second molding part formed on the second substrate to mold the second semiconductor chip; and a solder ball stack structure which comprises stacked solder balls, penetrates the first molding part, and electrically connects the connection terminal and the second line pattern.

Description

적층형 패키지 및 그 제조방법{STACKED PACKAGE AND METHOD FOR MANUFACTURING THE SAME} Technical Field [0001] The present invention relates to a stacked package,

본 발명은 집적회로 패키지 및 그 제조방법에 관한 것으로, 특히 PoP(Package on Package) 구조의 적층형 패키지 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit package and a manufacturing method thereof, and more particularly to a stacked package of a PoP (Package on Package) structure and a manufacturing method thereof.

통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화 추세에 있다. 이러한 추세에 부응하기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.In general, the semiconductor industry is becoming more lightweight, compact, versatile, and high performance at a low price. One of the important technologies required to meet this trend is integrated circuit packaging technology.

집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.Integrated circuit packaging protects semiconductor chips such as single elements and integrated circuits formed by stacking various electronic circuits and wiring lines from various external environments such as dust, moisture, electrical and mechanical loads and optimizes and maximizes the electrical performance of semiconductor chips Output terminal to the main board by using a lead frame, a printed circuit board (Printed Circuit Board), or the like, and molded by using an encapsulating material.

한편, 최근 집적회로 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), PoP(Package on Package) 등과 같은 방식을 적용하는 추세이다.In recent years, as the products on which the integrated circuit packages are mounted are thin and short, and many functions are required, the integrated circuit package technology has been widely used in various fields such as SIP (System in Package), PoP ) And the like.

더불어 고집적화 및 초박막화된 부품이 실장되는 인쇄회로기판 역시 박형화해야 하는 것이 과제가 되고 있다. 이를 만족시키기 위해서는 기판의 회로설계 자유도가 증가하여야 하는데 마이크로비아, 빌드업 등 다양한 신기술들을 채택함으로써 이러한 문제에 대한 해결을 시도하고 있다.In addition, a printed circuit board on which highly integrated and ultra-thin parts are mounted must also be thinned. In order to satisfy this, the degree of freedom of circuit design of the substrate should increase, but various new technologies such as micro-vias and build-ups are adopted to solve these problems.

특히, 미아크로비아홀은 반도체소자의 집적도가 점점 높아지는 현 추세에 따라 고집적화와 미세한 배선 피치 요구에 대응하기 위한 방법으로써 주목받고 있다.In particular, micro-arc holes are attracting attention as a method for coping with high integration and fine wiring pitch demands in accordance with the current trend of increasing integration of semiconductor devices.

특히, MLB(multi layer board) 기판의 경우 전층을 통과하는 스루홀로만 이루어지나, 빌드업 인쇄회로기판(PCB)의 경우에는 고밀도 배선이 더욱 요구되므로 층간 선택적인 도통이 가능한 블라인드 비아홀이 각광받고 있다.Particularly, MLB (multi-layer board) substrate is only a through hole passing through all layers. However, since a high-density wiring is required in case of a build-up printed circuit board (PCB), blind via holes capable of selective conduction between layers are in the spotlight .

현재, 인쇄회로기판의 블라인드 비아홀 형성방법은 기계적 드릴링 공법, 플라즈마 에칭 공법, 레이저 드릴 공법 등이 알려져 있다.At present, a blind via hole forming method of a printed circuit board is known as a mechanical drilling method, a plasma etching method, a laser drilling method, or the like.

특히, 상기 레이저 공법은 현재 인쇄회로기판의 블라인드 비아홀을 형성하기 위하여 가장 널리 사용되는 방법으로서 엑시머, Nd:YAG, 및 CO2 타입의 레이저 드릴을 이용한 공법 등이 있다. Particularly, the laser welding method is the most widely used method for forming a blind via hole of a printed circuit board at present using a laser drill of excimer, Nd: YAG, and CO2 type.

도 1a 내지 도 1c는 종래 레이저 드릴 공법에 의한 비아홀 형성과정을 나타낸 도면이고, 도 2는 종래기술에 따라 하부 반도체 패키지에 비아홀을 형성하여 솔더볼을 노출시킨 상태를 나타낸 도면이다.FIGS. 1A to 1C are views showing a process of forming a via hole by a conventional laser drilling method, and FIG. 2 is a view showing a solder ball being exposed by forming a via hole in a lower semiconductor package according to a related art.

먼저, 도 1a에서와 같이 인쇄회로기판(10) 상에 반도체 칩(20) 적층, 솔더볼(30) 부착 후 몰딩부(40)를 형성하고, 도 1b에서와 같이 비아홀을 형성하고자 하는 부위의 몰딩부(40) 상에 좌표로 레이저 드릴링 위치(50)를 결정한 다음, 해당 부위를 레이저로 드릴링 함으로써 도 1c에서와 같은 TMV(Through Mold Via)(60)를 형성한다. 1A, a semiconductor chip 20 is laminated on a printed circuit board 10, a solder ball 30 is attached, a molding part 40 is formed, and a molding of a portion where a via hole is to be formed as shown in FIG. The laser drilling position 50 is determined on the basis of the laser drilling position 50 on the part 40 and then laser drilling is carried out to form a through mold vias 60 as shown in FIG.

그러나, EMC 몰딩 공정 후 표식이 없는 몰드 상면에 좌표로 레이저 드릴링 위치를 결정함으로써 비아홀의 위치가 정확하지 않고 오차가 발생할 우려가 크다.However, by determining the laser drilling position on the upper surface of the mold without the mark after the EMC molding process, the position of the via hole is not accurate and error is likely to occur.

더욱이, 레이저 드릴 공정시 발생한 잔류물(residue)을 제거하기 위해 플라즈마 클리닝(plasma cleaning), 리플로우 장비(reflow M/C), 플럭스 클리너(flux cleaner), 오프-로더(off-loader) 등의 공정기술이 추가로 요구되며, 레이저 장비가 고가여서 고비용의 설비투자가 요구되는 문제점이 있다. In addition, plasma cleaning, reflow M / C, flux cleaner, off-loader, and the like are used to remove residues generated during the laser drilling process. Process technology is additionally required, and laser equipment is expensive, so that high-cost facility investment is required.

또한, 도 2에 도시된 바와 같이 하부 패키지의 인쇄회로기판 상에 형성된 솔더볼을 노출시키기 위해 비아홀의 크기(D2)가 솔더볼의 직경(D1)보다 크게 가공되어야하므로 0.3mm 이하의 미소 피치(fine pitch) 제품에 부적합할 뿐만 아니라 솔더볼이 손상되는 등의 문제점을 안고 있다.
2, since the size D2 of the via hole must be larger than the diameter D1 of the solder ball in order to expose the solder balls formed on the printed circuit board of the lower package, a fine pitch of 0.3 mm or less ) Is not suitable for the product, and the solder ball is damaged.

대한민국 등록특허공보 10-0674316(2007.01.18.)Korean Registered Patent Publication No. 10-0674316 (January 18, 2007)

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 적층형 패키지 및 그 제조방법을 제공하는 것이다. SUMMARY OF THE INVENTION It is therefore a general object of the present invention to provide a stackable package capable of substantially solving various problems caused by limitations and disadvantages of the prior art, And a method for manufacturing the same.

본 발명의 보다 구체적인 다른 목적은 패키지 적층을 위한 비아홀 형성시 정렬 오차를 최소화하고, 비아홀 식각으로 인한 잔류물(residue) 발생을 방지할 수 있는 적층형 패키지 및 그 제조방법을 제공하는 것이다. It is still another specific object of the present invention to provide a stacked package capable of minimizing alignment errors during formation of via holes for package stacking and preventing residue from being formed by via hole etching, and a method of manufacturing the stacked package.

본 발명의 보다 구체적인 다른 목적은 저렴한 비용으로 0.3mm 이하 미소 피치의 비아홀을 가공할 수 있는 적층형 패키지 및 그 제조방법을 제공하는 것이다.
It is still another specific object of the present invention to provide a stacked package and a method of manufacturing the same that can process a via hole having a small pitch of 0.3 mm or less at low cost.

이를 위해 본 발명의 일 실시예에 따른 적층형 패키지는 제1 배선패턴 및 접속단자를 구비하는 제1 기판과, 상기 제1 기판 위에 탑재된 제1 반도체 칩과, 상기 제1 반도체 칩을 몰딩하도록 상기 제1 기판 상에 형성된 제1 몰딩부를 포함하는 하부 패키지와; 제2 배선패턴을 구비하는 제2 기판과, 상기 제2 기판 위에 탑재된 제2 반도체 칩과, 상기 제2 반도체 칩을 몰딩하도록 상기 제2 기판 상에 형성된 제2 몰딩부를 포함하며, 상기 하부 패키지 상에 적층되는 상부 패키지: 및 복수의 솔더볼이 적층된 구조로서 상기 제1 몰딩부에 관통형성되어 상기 접속단자와 상기 제2 배선패턴을 전기 접속하는 솔더볼 스택 구조물을 포함하는 것을 특징으로 한다. To this end, a stacked package according to an embodiment of the present invention includes a first substrate having a first wiring pattern and a connection terminal, a first semiconductor chip mounted on the first substrate, A lower package including a first molding part formed on a first substrate; A second semiconductor chip mounted on the second substrate; and a second molding part formed on the second substrate to mold the second semiconductor chip, wherein the second package includes the second package, And a solder ball stack structure formed through the first molding part to electrically connect the connection terminal and the second wiring pattern. The solder ball stack structure may include a plurality of solder balls stacked on the upper package.

본 발명의 일 실시예에 따른 적층형 패키지는 상기 솔더볼 스택 구조물과 상기 제2 배선패턴 사이에 접속된 솔더볼을 더 포함할 수 있다. The stacked package according to an embodiment of the present invention may further include a solder ball connected between the solder ball stack structure and the second wiring pattern.

본 발명의 일 실시예에 따른 적층형 패키지에서, 상기 솔더볼 스택 구조물은 상기 복수의 솔더볼 중 최상단에 형성되는 솔더볼의 상면이 상기 제1 몰딩부 위로 노출되도록 상기 제1 몰딩부와 동일 높이를 갖도록 형성될 수 있다. In the stacked package according to an embodiment of the present invention, the solder ball stack structure is formed to have the same height as the first molding portion such that the upper surface of the solder ball formed at the uppermost one of the plurality of solder balls is exposed on the first molding portion .

본 발명의 일 실시예에 따른 적층형 패키지에서, 상기 솔더볼 스택 구조물은 상기 제1 몰딩부 위로 돌출 형성될 수 있다. In the stacked package according to an embodiment of the present invention, the solder ball stack structure may protrude above the first molding part.

본 발명의 일 실시예에 따른 적층형 패키지에서, 상기 제1 반도체 칩은 플립칩 본딩 또는 와이어 본딩 구조로 상기 제1 기판에 탑재될 수 있다. In the stacked package according to an embodiment of the present invention, the first semiconductor chip may be mounted on the first substrate in a flip chip bonding or wire bonding structure.

본 발명의 일 실시예에 따른 적층형 패키지에서, 상기 제2 반도체 칩은 플립칩 본딩 또는 와이어 본딩 구조로 상기 제2 기판에 탑재될 수 있다. In the stacked package according to an embodiment of the present invention, the second semiconductor chip may be mounted on the second substrate in a flip chip bonding or wire bonding structure.

또한, 본 발명의 일 실시예에 따른 적층형 패키지 제조방법은 (a) 제1 배선패턴 및 접속단자를 구비하는 제1 기판 상에 제1 반도체 칩이 탑재된 하부 패키지 및 제2 배선패턴을 구비하는 제2 기판 상에 제2 반도체과 몰딩부를 구비하는 상부 패키지 각각을 마련하는 과정과; (b) 상기 하부 패키지의 상기 접속단자 상에 복수의 솔더볼을 차례로 적층하여 솔더볼 스택 구조물을 형성하는 과정과; (c) 상기 솔더볼 스택 구조물의 최상단에 적층된 탑솔더볼(TB)의 적어도 일부가 노출되도록 상기 제1 기판 상에 몰딩부를 형성하는 과정과; (d) 상기 탑솔더볼과 상기 제2 배선패턴이 전기 접속되도록 상기 하부 패키지를 상기 상부 패키지 상에 적층하는 과정을 포함하는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method of manufacturing a stacked package including the steps of: (a) providing a lower package and a second wiring pattern on which a first semiconductor chip is mounted on a first substrate having a first wiring pattern and a connection terminal Providing respective upper packages each having a second semiconductor and a molding part on a second substrate; (b) forming a solder ball stack structure by sequentially laminating a plurality of solder balls on the connection terminals of the lower package; (c) forming a molding part on the first substrate such that at least a part of the top solder ball (TB) stacked on the top of the solder ball stack structure is exposed; (d) stacking the lower package on the upper package so that the top solder ball and the second wiring pattern are electrically connected to each other.

본 발명의 일 실시예에 따른 적층형 패키지 제조방법에서, 상기 (b)과정은 레이저 또는 가열장비를 이용하여 솔더볼에 열을 가하면서 적층하여 하부의 솔더볼과 접속되도록 함으로써 이루어질 수 있다. In the method of manufacturing a stacked package according to an embodiment of the present invention, the step (b) may be performed by laminating the solder balls while heating them using a laser or a heating device, and connecting the solder balls to the solder balls.

본 발명의 일 실시예에 따른 적층형 패키지 제조방법에서, 상기 (b)과정은 솔더 제팅 시스템(Laser Solder Jetting System)을 이용하여 이루어질 수 있다. In the method of manufacturing a stacked package according to an embodiment of the present invention, the process (b) may be performed using a solder jetting system.

본 발명의 일 실시예에 따른 적층형 패키지 제조방법에서, 상기 (c)과정은 MUC(Molded Under Fill) 방식, 트랜스퍼(Transfer) 몰딩 방식, 압착(Compression) 몰딩 방식 중 어느 하나에 의해 이루어질 수 있다. In the method of manufacturing a stacked package according to an embodiment of the present invention, the step (c) may be performed by any one of a MUC (Molded Under Fill) method, a transfer molding method, and a compression molding method.

또한, 본 발명의 다른 실시예에 따른 적층형 패키지 제조방법은 (a) 제1 배선패턴 및 접속단자를 구비하는 제1 기판 상에 제1 반도체 칩이 탑재된 하부 패키지; 및 제2 배선패턴을 구비하는 제2 기판 상에 제2 반도체과 몰딩부를 구비하고 상기 제2 기판의 저면에서 상기 제2 배선패턴과 접속하는 솔더볼을 구비하는 상부 패키지 각각을 마련하는 과정과; (b) 상기 하부 패키지의 상기 접속단자 상에 복수의 솔더볼을 차례로 적층하여 솔더볼 스택 구조물을 형성하는 과정과; (c) 상기 솔더볼 스택 구조물의 최상단에 적층된 탑솔더볼(TB)의 적어도 일부가 노출되도록 상기 제1 기판 상에 몰딩부를 형성하는 과정과; (d) 상기 탑솔더볼과 상기 솔더볼이 전기 접속되도록 상기 하부 패키지를 상기 상부 패키지 상에 적층하는 과정을 포함하는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method of manufacturing a stacked package, including: (a) a lower package having a first semiconductor chip mounted on a first substrate having a first wiring pattern and a connection terminal; And a solder ball having a second semiconductor and a molding part on a second substrate having a second wiring pattern and connected to the second wiring pattern on the bottom surface of the second substrate; (b) forming a solder ball stack structure by sequentially laminating a plurality of solder balls on the connection terminals of the lower package; (c) forming a molding part on the first substrate such that at least a part of the top solder ball (TB) stacked on the top of the solder ball stack structure is exposed; (d) stacking the lower package on the upper package so that the top solder ball and the solder ball are electrically connected to each other.

본 발명의 다른 실시예에 따른 적층형 패키지 제조방법에서, 상기 (b)과정은 레이저 또는 가열장비를 이용하여 솔더볼에 열을 가하면서 적층하여 하부의 솔더볼과 접속되도록 함으로써 이루어질 수 있다. In the method of manufacturing a stacked package according to another embodiment of the present invention, the step (b) may be performed by laminating the solder balls while heating them using a laser or a heating device, and connecting the solder balls to the solder balls.

본 발명의 다른 실시예에 따른 적층형 패키지 제조방법에서, 상기 (b)과정은 솔더 제팅 시스템(Laser Solder Jetting System)을 이용하여 이루어질 수 있다.
In the method of manufacturing a stacked package according to another embodiment of the present invention, the step (b) may be performed using a solder jetting system.

본 발명에 따른 적층형 패키지 및 그 제조방법에 의하면, 인쇄회로기판의 상부 솔더볼 패드 상에 솔더를 레이저 또는 열을 가하여 오프셋(offset)을 유지함과 동시에 접속단자를 형성함으로써 위치정확도(placement accuracy)를 향상시킬 수 있다.According to the stacked package and the method of manufacturing the same according to the present invention, it is possible to improve placement accuracy by forming a connection terminal while maintaining an offset by applying laser or heat to solder on the upper solder ball pad of a printed circuit board .

본 발명에 따른 적층형 패키지 및 그 제조방법에 의하면, 솔더볼을 용융시키기 위한 리플로우 공정을 생략할 수 있어 워페이지(warpage) 특성을 개선하고, 0.3mm 이하의 미소 피치 가공이 용이하다. According to the stacked package and the method of manufacturing the same according to the present invention, the reflow process for melting the solder ball can be omitted, warpage characteristics can be improved, and a minute pitch of 0.3 mm or less can be easily processed.

또한, 본 발명에 따른 적층형 패키지 및 그 제조방법에 의하면, 레이저 드릴과 같은 홀 가공 공정을 수반하지 않으므로 홀 가공 관련 불량 및 잔류물 제거 등의 추가적인 기술력 확보/투자가 불필요하여 저비용 가공이 가능하다. Further, according to the laminate package and the method of manufacturing the same according to the present invention, since it does not involve a hole machining process such as a laser drill, it is possible to perform low-cost machining because it is unnecessary to secure / invest additional technological power such as defects related to hole machining and residue removal.

또한, 본 발명에 따른 적층형 패키지 및 그 제조방법에 의하면, 레이저 드릴 공정에 의한 오정렬(misalignment), 볼 브리지(ball bridge), 미싱 볼(missing ball) 등을 방지할 수 있다.
Further, according to the laminate package and the manufacturing method thereof according to the present invention, it is possible to prevent misalignment, a ball bridge, and a missing ball by a laser drilling process.

도 1a 내지 도 1c는 종래기술에 따른 적층형 패키지 제조과정을 나타낸 공정 단면도이다.
도 2는 종래기술에 따라 하부 반도체 패키지에 비아홀을 형성하여 솔더볼을 노출시킨 상태를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 적층형 패키지의 구조를 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 적층형 패키지의 구조를 나타낸 단면도이다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 적층형 패키지 제조과정을 나타낸 도면이다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 적층형 패키지 제조과정을 나타낸 도면이다.1A to 1C are process cross-sectional views illustrating a process for fabricating a stacked package according to the prior art.
2 is a view illustrating a state in which a solder ball is exposed by forming a via hole in a lower semiconductor package according to a related art.
3 is a cross-sectional view illustrating a structure of a stacked package according to an embodiment of the present invention.
4 is a cross-sectional view illustrating the structure of a stacked package according to another embodiment of the present invention.
5A through 5E illustrate a process of fabricating a stacked package according to another embodiment of the present invention.
6A to 6E illustrate a process of fabricating a stacked package according to another embodiment of the present invention.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In addition, the terms described below are defined in consideration of the functions of the present invention, and these may vary depending on the intention or precedent of the user. Therefore, the definition should be based on the contents throughout this specification.

도 3은 본 발명의 일 실시예에 따른 적층형 패키지의 구조를 나타낸 단면도이다. 3 is a cross-sectional view illustrating a structure of a stacked package according to an embodiment of the present invention.

도 3을 참조하면, 본 실시예에 따른 적층형 패키지는 하부 패키지(1), 상부 패키지(2) 및 상기 하부 패키지(1)와 상기 상부 패키지(2)를 전기 접속하는 솔더볼 스택 구조물(150)을 포함한다. 또한, 하부 패키지(1)와 상부 패키지의 저면에 각각 구비된 제1 및 제2 솔더볼(130, 230)을 포함한다.3, the stacked package according to the present embodiment includes a lower package 1, an upper package 2, and a solder ball stack structure 150 for electrically connecting the lower package 1 and the upper package 2 . The first and second solder balls 130 and 230 are provided on the lower surface of the lower package 1 and the upper package, respectively.

상기 하부 패키지(1)는 제1 기판(100), 예를 들면 인쇄회로기판 상에 탑재된 제1 반도체 칩(110)과 제1 몰딩부(120)를 포함한다.The lower package 1 includes a first substrate 100, for example, a first semiconductor chip 110 mounted on a printed circuit board, and a first molding part 120.

상기 제1 기판(100) 상에는 제1 배선패턴(101, 102) 및 접속단자(104)가 구비되어 있고, 도시하지는 않았으나 상하면의 배선패턴(101, 102)을 전기적으로 연결하는 비아 콘택이 구비될 수 있다.The first wiring patterns 101 and 102 and the connection terminals 104 are provided on the first substrate 100 and a via contact for electrically connecting the wiring patterns 101 and 102 on the upper and lower surfaces .

상기 제1 반도체 칩(110)은 플립칩(Flipchip Attach) 구조(112)로 제1 기판(100)과 전기접속되어 있으며, 와이어 본딩에 의한 접속 구조도 가능함은 물론이다.The first semiconductor chip 110 is electrically connected to the first substrate 100 by a flip chip structure 112 and may be connected by wire bonding.

상기 제1 몰딩부(120)는 제1 반도체 칩(110) 및 제1 기판(100)을 외부 환경으로부터 보호하기 위한 것으로 EMC 몰딩에 의해 형성될 수 있다.The first molding part 120 is for protecting the first semiconductor chip 110 and the first substrate 100 from external environment, and may be formed by EMC molding.

상기 하부 패키지(2)는 제2 기판(200) 상에 탑재된 제2 반도체 칩(210)과 제2 몰딩부(220)를 포함한다.The lower package 2 includes a second semiconductor chip 210 and a second molding part 220 mounted on a second substrate 200.

상기 제2 기판(200) 상에는 제2 배선패턴(201, 202)이 구비되어 있고, 도시하지는 않았으나 상하면의 배선패턴(201, 202)을 전기적으로 연결하는 비아 콘택이 구비될 수 있다.The second wiring patterns 201 and 202 are provided on the second substrate 200 and a via contact for electrically connecting the wiring patterns 201 and 202 on the upper and lower surfaces may be provided although not shown.

상기 제2 반도체 칩(210)은 와이어 본딩(Wire Bonding) 구조(212)로 제2 기판(200)과 전기접속되어 있으며, 플립칩 본딩에 의한 접속 구조도 가능함은 물론이다.The second semiconductor chip 210 is electrically connected to the second substrate 200 by a wire bonding structure 212, and a connection structure by flip chip bonding is also possible.

상기 제2 몰딩부(220)는 제2 반도체 칩(210) 및 제2 기판(200)을 외부 환경으로부터 보호하기 위한 것으로 EMC 몰딩에 의해 형성될 수 있다.The second molding part 220 is for protecting the second semiconductor chip 210 and the second substrate 200 from the external environment and may be formed by EMC molding.

상기 솔더볼 스택 구조물(150)은 복수의 솔더볼이 차례로 적층(스택)된 구조로써 하부 패키지(1)와 상부 패키지(2) 간의 전기접속을 위한 것이다. 즉, 솔더볼 스택 구조물(150)은 하부 패키지(1)의 접속단자(104)로부터 제1 몰딩부(110) 상면으로 노출되도록 복수의 솔더볼이 차례로 적층된 구조로써 상부 패키지(2)의 저면에 구비된 제2 솔더볼(230)과 접속됨으로써 하부 패키지(1)와 상부 패키지(2)를 전기 접속시킨다. 이를 위해 솔더볼 스택 구조물(150)은 도전성 물질 예를 들면, 금속으로 이루어질 수 있다.The solder ball stack structure 150 is for electrical connection between the lower package 1 and the upper package 2 with a structure in which a plurality of solder balls are stacked in order. That is, the solder ball stack structure 150 has a structure in which a plurality of solder balls are sequentially stacked so as to be exposed from the connection terminal 104 of the lower package 1 to the upper surface of the first molding part 110, And the lower package 1 and the upper package 2 are electrically connected. For this purpose, the solder ball stack structure 150 may be made of a conductive material, for example, a metal.

상기 제1 솔더볼(130)은 하부 패키지(1)의 저면에 구비된 배선 패턴(102)에 부착되며 하부 패키지(1) 위에 상부 패키지(2)가 적층된 적층형 패키지를 메인 보드 또는 외부장치에 전기 접속시킨다.The first solder ball 130 is attached to the wiring pattern 102 provided on the bottom surface of the lower package 1 and the stacked package having the upper package 2 stacked on the lower package 1 is electrically connected to the main board Respectively.

전술한 바와 같이, 솔더볼 스택 구조물로 하부 패키지와 상부 패키지를 전기적으로 접속시키는 경우 종래 TMV(Through Mold Via) 방식의 적층형 패키지에 구비되었던 비아홀을 형성할 필요가 없기 때문에 비아홀 식각에 따른 EMC 잔류물을 유발시키지 않고, 비아홀의 종횡비(aspect ratio)가 달라져 몰딩부가 무너지거나 구조적으로 약해지는 문제를 방지할 수 있으며, 레이저 드릴링 장비 설치에 따른 비용을 절감할 수 있다.As described above, when the solder ball stack structure electrically connects the lower package and the upper package, there is no need to form a via hole, which has been provided in a conventional TMV (Through Mold Via) stacked package, It is possible to prevent the problem that the molding portion is collapsed or structurally weakened due to the variation of the aspect ratio of the via hole without inducing the laser drilling equipment.

또한, 본 실시예에서 솔더볼 스택 구조물은 구형태의 솔더볼이 수직 방향으로 접속되도록 여러 개 적층되어 측면이 올록볼록한 형태를 이루면서 하부 패키지의 몰딩부에 몰딩되어 있어 종래 TMV 구조에 비해 구조적으로 안정될 뿐만 아니라 하부 패키지와 상부 패키지의 결합력을 강화할 수 있다. In the present embodiment, the solder ball stack structure is formed by stacking several solder balls in a vertical direction so as to connect spherical solder balls in a vertical direction, and the solder ball stack structure is molded in the molding part of the lower package, But can enhance the bond between the lower package and the upper package.

도 4는 본 발명의 다른 실시예에 따른 적층형 패키지의 구조를 나타낸 단면도이다. 4 is a cross-sectional view illustrating the structure of a stacked package according to another embodiment of the present invention.

도 4를 참조하면, 본 실시예에 따른 적층형 패키지는 전술한 도 3의 일 실시예와는 달리 솔더볼 스택 구조물(250)을 이루는 복수의 솔더볼 중 최상단에 형성되는 솔더볼(TB)이 하부 패키지(1')의 몰딩부(120) 위로 돌출되어 상부 패키지(2')의 배선단자(202)와 직접 접속되어 하부 패키지(1')와 상부 패키지(2')를 전기 접속시키는 구조이다. 이에 비해 도 3의 적층형 패키지는 솔더볼 스택 구조물(150)이 상부 패키지(2)의 배선단자(202)에 부착된 제2 솔더볼(230)에 부착되어 하부 패키지(1)와 상부 패키지(2)를 전기 접속시키는 구조이다. 4, unlike the embodiment of FIG. 3 described above, the solder ball TB formed on the uppermost one of the plurality of solder balls constituting the solder ball stack structure 250 is connected to the lower package 1 'Are directly connected to the wiring terminals 202 of the upper package 2' so as to electrically connect the lower package 1 'and the upper package 2'. 3, the solder ball stack structure 150 is attached to the second solder ball 230 attached to the wiring terminal 202 of the upper package 2 to form the lower package 1 and the upper package 2 Electrical connection.

이와 같이 하부 패키지의 몰딩부 위로 돌출된 솔더볼 스택 구조물 상에 상부 패키지의 배선단자를 직접 접속시켜 하부 패키지와 상부 패키지를 전기 접속시키는 경우 솔더볼 스택 구조물이 상부 패키지를 지지하는 기둥 역할을 하여 구조적으로 보다 안정적이며, 공정 과정을 간소화할 수 있다. Thus, when the wiring terminals of the upper package are directly connected to the solder ball stack structure protruding above the molding part of the lower package to electrically connect the lower package and the upper package, the solder ball stack structure acts as a column supporting the upper package, It is stable and can simplify the process.

전술한 구성을 갖는 본 발명에 따른 적층형 패키지의 제조방법에 대해 설명하면 다음과 같다. A method of manufacturing a stacked package according to the present invention having the above-described configuration will now be described.

도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 적층형 패키지 제조과정을 나타낸 도면이다.5A through 5E illustrate a process of fabricating a stacked package according to an embodiment of the present invention.

먼저, 도 5a에 도시된 바와 같이 제1 기판(100) 상에 제1 반도체 칩(110)이 부착된 구조를 준비한다. First, as shown in FIG. 5A, a structure in which a first semiconductor chip 110 is attached on a first substrate 100 is prepared.

상기 제1 기판(100) 상에는 배선패턴(101, 102) 및 접속단자(104)가 구비되어 있고, 도시하지는 않았으나 상하면의 배선패턴(101, 102)을 전기적으로 연결하는 비아 콘택이 구비될 수 있다.The first substrate 100 is provided with wiring patterns 101 and 102 and connection terminals 104 and a via contact for electrically connecting the wiring patterns 101 and 102 on the upper and lower surfaces .

또한, 본 실시예에서 제1 반도체 칩(110)은 플립칩(Flipchip Attach) 구조로 제1 기판(100)과 전기접속되어 있으나, 와이어 본딩에 의해 접속된 구조도 가능함은 물론이다.In this embodiment, the first semiconductor chip 110 is electrically connected to the first substrate 100 in a flip chip structure, but it is also possible to connect the first semiconductor chip 110 by wire bonding.

다음으로, 도 5b에 도시된 바와 같이 제1 기판(100) 상면의 접속단자(104) 상에 솔더볼을 적층하여 솔더볼 스택 구조물(150)을 형성한다. 여기서, 솔더볼 스택 구조물(150)은 솔더볼이 수직 방향으로 복수 개 접속된 것으로, 레이저 솔더 제팅 시스템(Laser Solder Jetting System)과 같은 레이저를 이용한 장비나 그 밖의 가열(heat) 장비를 이용하여 솔더볼에 열을 가하면서 적층하여 하부의 솔더볼과 접속되도록 한다. Next, as shown in FIG. 5B, a solder ball stack structure 150 is formed by laminating solder balls on the connection terminals 104 on the upper surface of the first substrate 100. Here, the solder ball stack structure 150 includes a plurality of solder balls connected in a vertical direction. The solder ball stack structure 150 may be formed of a plurality of solder balls, such as a laser solder jetting system, And is connected to the lower solder ball.

상기 솔더볼 스택 구조물(150)의 높이는 이후 몰딩 공정에 의한 몰딩부 형성시 솔더볼 스택 구조물(150)의 최상단에 적층된 탑솔더볼(TB)의 상면이 몰딩부 상면으로 노출될 수 있도록 조정한다. The height of the solder ball stack structure 150 is adjusted so that the upper surface of the top solder ball TB stacked on the top of the solder ball stack structure 150 is exposed to the upper surface of the molding part when the molding part is formed by a molding process.

다음으로, 도 5c에 도시된 바와 같이 솔더볼 스택 구조물(150)을 포함해서 제1 반도체 칩(110)을 몰딩하도록 MUC(Molded Under Fill) 방식 또는 일반적인 트랜스퍼(Transfer)/압축(Compress) 몰딩 방식을 이용하여 제1 기판(100) 상면에 몰딩부(120)를 형성한다. Next, as shown in FIG. 5C, a MUC (Molded Under Fill) method or a general transfer / compression molding method is used to mold the first semiconductor chip 110 including the solder ball stack structure 150 The molding part 120 is formed on the upper surface of the first substrate 100.

다음으로, 도 5d에 도시된 바와 같이 제2 솔더볼(230)이 실장된 상부 패키지(2)를 하부 패키지(1) 상에 적층한다. 이때, 상기 상부 패키지의 제2 솔더볼(230)을 솔더볼 스택 구조물(150) 상에 정렬 부착하여 제1 패키지(1)와 제2 패키지(2)를 전기 접속시킨다. Next, as shown in FIG. 5D, the upper package 2 on which the second solder ball 230 is mounted is laminated on the lower package 1. Then, as shown in FIG. At this time, the second solder balls 230 of the upper package are aligned and attached on the solder ball stack structure 150 to electrically connect the first package 1 and the second package 2.

상기 상부 패키지(2)는 제2 기판(200) 상에 탑재된 제2 반도체 칩(210)과 제2 몰딩부(220)를 포함하며, 제2 기판(200) 상에는 제2 배선패턴(201, 202)이 구비되어 있고, 제2 솔더볼(230)은 제2 배선패턴(202)에 접속되어 있다. The upper package 2 includes a second semiconductor chip 210 and a second molding part 220 mounted on the second substrate 200. The second wiring pattern 201, 202, and the second solder ball 230 is connected to the second wiring pattern 202.

또한, 도시하지는 않았으나 상기 제2 기판(200)에는 상하면의 배선패턴(201, 202)을 전기적으로 연결하는 비아 콘택이 구비될 수 있다.Although not shown, the second substrate 200 may be provided with via contacts for electrically connecting the upper and lower wiring patterns 201 and 202 to each other.

상기 제2 반도체 칩(210)은 와이어 본딩(Wire Bonding) 구조(212)로 제2 기판(200)과 전기접속되어 있으며, 플립칩 본딩에 의한 접속 구조도 가능함은 물론이다.The second semiconductor chip 210 is electrically connected to the second substrate 200 by a wire bonding structure 212, and a connection structure by flip chip bonding is also possible.

다음으로, 도 5e에 도시된 바와 같이 하부 패키지(1)의 배면에 형성된 배선패턴(102)에 제1 솔더볼(130)을 형성한다. Next, as shown in FIG. 5E, a first solder ball 130 is formed on the wiring pattern 102 formed on the back surface of the lower package 1.

전술한 바와 같이, 본 실시예에 따르면 하부 패키지의 제1 기판 상에 솔더볼을 적층하여 솔더볼 스택 구조물을 형성한 다음 그 위에 상부 패키지의 솔더볼을 정렬 부착하여 하부 패키지와 상부 패키지를 적층함으로써 종래 TMV(Through Mold Via) 방식의 적층형 패키지에 구비되었던 비아홀 형성에 따른 문제점을 방지할 수 있다. 즉, 비아홀 식각에 따른 EMC 잔류물을 유발시키지 않고, 비아홀의 종횡비(aspect ratio)가 달라져 몰딩부가 무너지거나 구조적으로 약해지는 문제를 방지할 수 있으며, 레이저 드릴링 장비 설치에 따른 비용을 절감할 수 있다.As described above, according to this embodiment, the solder balls are stacked on the first substrate of the lower package to form the solder ball stack structure, and then the solder balls of the upper package are aligned thereon to stack the lower package and the upper package, Through Mold Via) type stacked packages, it is possible to prevent problems due to the formation of via holes. That is, it is possible to prevent the problem that the molding portion collapses or the structure is weakened due to the varying aspect ratio of the via hole without inducing EMC residues due to the etching of the via hole, and the cost for installing the laser drilling equipment can be reduced .

또한, 본 실시예에서 솔더볼 스택 구조물은 하부 패키지의 제1 기판 상에 형성된 접속단자 위에 직접 솔더볼을 실장하여 솔더볼 스택 구조물을 형성함으로써 위치 정확도를 향상시킬 수 있다. Also, in this embodiment, the solder ball stack structure can improve the position accuracy by mounting the solder balls directly on the connection terminals formed on the first substrate of the lower package to form the solder ball stack structure.

또한, 본 실시예에서 솔더볼 스택 구조물은 레이저 솔더 제팅 시스템(Laser Solder Jetting System)과 같은 레이저를 이용한 장비나 그 밖의 가열(heat) 장비를 이용하여 솔더볼에 열을 가하면서 적층함으로써 리플로우(reflow) 공정을 생략할 수 있어 열팽창 계수 차이로 인한 워페이지(warpage)를 최소화할 수 있다. In this embodiment, the solder ball stack structure is reflowed by laminating the solder balls while applying heat to the solder balls using a laser-based equipment such as a laser solder jetting system or other heat equipment, The process can be omitted and the warpage due to the difference in thermal expansion coefficient can be minimized.

도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 적층형 패키지 제조과정을 나타낸 도면이다.6A to 6D illustrate a process of manufacturing a stacked package according to another embodiment of the present invention.

먼저, 도 6a에 도시된 바와 같이 제1 기판(100) 상에 제1 반도체 칩(110)이 부착된 구조를 준비한다. First, as shown in FIG. 6A, a structure in which a first semiconductor chip 110 is attached on a first substrate 100 is prepared.

상기 제1 기판(100) 상에는 배선패턴(101, 102) 및 접속단자(104)가 구비되어 있고, 도시하지는 않았으나 상하면의 배선패턴(101, 102)을 전기적으로 연결하는 비아 콘택이 구비될 수 있다.The first substrate 100 is provided with wiring patterns 101 and 102 and connection terminals 104 and a via contact for electrically connecting the wiring patterns 101 and 102 on the upper and lower surfaces .

또한, 본 실시예에서 제1 반도체 칩(110)은 플립칩(Flipchip Attach) 구조로 제1 기판(100)과 전기접속되어 있으나, 와이어 본딩에 의해 접속된 구조도 가능함은 물론이다.In this embodiment, the first semiconductor chip 110 is electrically connected to the first substrate 100 in a flip chip structure, but it is also possible to connect the first semiconductor chip 110 by wire bonding.

다음으로, 도 6b에 도시된 바와 같이 제1 기판(100) 상면의 접속단자(104) 상에 솔더볼을 적층하여 솔더볼 스택 구조물(250)을 형성한다. 여기서, 솔더볼 스택 구조물(250)은 솔더볼이 수직 방향으로 복수 개 접속된 것으로, 레이저 솔더 제팅 시스템(Laser Solder Jetting System)과 같은 레이저를 이용한 장비나 그 밖의 가열(heat) 장비를 이용하여 솔더볼에 열을 가하면서 적층하여 하부의 솔더볼과 접속되도록 한다. Next, as shown in FIG. 6B, a solder ball stack structure 250 is formed by laminating solder balls on the connection terminals 104 on the upper surface of the first substrate 100. Here, the solder ball stack structure 250 includes a plurality of solder balls connected in a vertical direction. The solder ball stack structure 250 may be formed of a plurality of solder balls, such as a laser solder jetting system, And is connected to the lower solder ball.

상기 솔더볼 스택 구조물(250)의 높이는 이후 몰딩 공정에 의한 몰딩부 형성시 솔더볼 스택 구조물(250)의 최상단에 적층된 탑솔더볼(TB)이 몰딩부 위로 돌출될 수 있도록 조정하며, 몰딩부 위로 돌출되는 솔더볼 스택 구조물(250)의 높이를 조정하여 적층형 패키지의 전체 높이를 조정할 수 있다. The height of the solder ball stack structure 250 is adjusted so that the top solder ball TB stacked on the top of the solder ball stack structure 250 may protrude above the molding part when the molding part is formed by a molding process, The height of the solder ball stack structure 250 can be adjusted to adjust the overall height of the stacked package.

다음으로, 도 6c에 도시된 바와 같이 솔더볼 스택 구조물(250)을 포함해서 제1 반도체 칩(110)을 몰딩하도록 MUC(Molded Under Fill) 방식 또는 일반적인 Transfer/Compress 몰딩 방식을 이용하여 제1 기판(100) 상면에 몰딩부(220)를 형성한다. 이때, 솔더볼 스택 구조물(250)의 최상단에 적층된 솔더볼(TB)이 몰딩부 위로 돌출되며, 금형에 눌리지 않도록 솔도볼 스택 구조물(250)을 보호해줌으로써 몰딩 공정 후 탑솔더볼이 노출되도록 한다. Next, as shown in FIG. 6C, the first semiconductor chip 110 including the solder ball stack structure 250 is patterned by using a MUC (Molded Under Fill) method or a general transfer / The molding part 220 is formed on the upper surface of the mold 100. At this time, solder balls (TB) stacked on the uppermost part of the solder ball stack structure 250 are protruded on the molding part, and the brush protects the ball stack structure 250 so as not to be pressed on the mold, thereby exposing the top solder ball after the molding process.

다음으로, 도 6d에 도시된 바와 같이 상부 패키지(2)를 하부 패키지(1) 상에 적층한다. 이때, 상부 패키지(2)는 제2 기판(200) 상에 탑재된 제2 반도체 칩(210)과 제2 몰딩부(220)를 포함하며, 제2 기판(200) 상에는 제2 배선패턴(201, 202)이 구비되어 있고, 상부 패키지(2)의 제2 배선패턴(202)과 솔더볼 스택 구조물(250)을 정렬하여 상호 접속시킨다.Next, the upper package 2 is stacked on the lower package 1 as shown in Fig. 6D. The upper package 2 includes a second semiconductor chip 210 and a second molding part 220 mounted on a second substrate 200 and a second wiring pattern 201 And the second wiring pattern 202 of the upper package 2 and the solder ball stack structure 250 are aligned and interconnected.

또한, 도시하지는 않았으나 제2 기판(200) 상에는 상하면의 배선패턴(201, 202)을 전기적으로 연결하는 비아 콘택이 구비될 수 있다.Although not shown, a via contact for electrically connecting the upper and lower wiring patterns 201 and 202 may be provided on the second substrate 200.

상기 제2 반도체 칩(210)은 와이어 본딩(Wire Bonding) 구조(212)로 제2 기판(200)과 전기접속되어 있으며, 플립칩 본딩에 의한 접속 구조도 가능함은 물론이다.The second semiconductor chip 210 is electrically connected to the second substrate 200 by a wire bonding structure 212, and a connection structure by flip chip bonding is also possible.

다음으로, 도 6e에 도시된 바와 같이 하부 패키지(1)의 배면에 형성된 배선패턴(102)에 제1 솔더볼(130)을 형성한다.Next, as shown in FIG. 6E, a first solder ball 130 is formed on the wiring pattern 102 formed on the back surface of the lower package 1.

전술한 바와 같이, 본 실시예에 따르면 하부 패키지의 제1 기판 상에 솔더볼을 적층하여 솔더볼 스택 구조물을 형성한 다음 그 위에 상부 패키지의 솔더볼을 정렬 부착하여 하부 패키지와 상부 패키지를 적층함으로써 종래 TMV(Through Mold Via) 방식의 적층형 패키지에 구비되었던 비아홀 형성에 따른 문제점을 방지할 수 있다. 즉, 비아홀 식각에 따른 EMC 잔류물을 유발시키지 않고, 비아홀의 종횡비(aspect ratio)가 달라져 몰딩부가 무너지거나 구조적으로 약해지는 문제를 방지할 수 있으며, 레이저 드릴링 장비 설치에 따른 비용을 절감할 수 있다.As described above, according to this embodiment, the solder balls are stacked on the first substrate of the lower package to form the solder ball stack structure, and then the solder balls of the upper package are aligned thereon to stack the lower package and the upper package, Through Mold Via) type stacked packages, it is possible to prevent problems due to the formation of via holes. That is, it is possible to prevent the problem that the molding portion is collapsed or structurally weakened by changing the aspect ratio of the via hole without inducing EMC residues due to the etching of the via hole, and the cost for installing the laser drilling equipment can be reduced .

또한, 본 실시예에서 솔더볼 스택 구조물은 하부 패키지의 제1 기판 상에 형성된 접속단자 위에 직접 솔더볼을 실장하여 솔더볼 스택 구조물을 형성함으로써 위치 정확도를 향상시킬 수 있다. Also, in this embodiment, the solder ball stack structure can improve the position accuracy by mounting the solder balls directly on the connection terminals formed on the first substrate of the lower package to form the solder ball stack structure.

또한, 본 실시예에서 솔더볼 스택 구조물은 레이저 솔더 제팅 시스템(Laser Solder Jetting System)과 같은 레이저를 이용한 장비나 그 밖의 가열(heat) 장비를 이용하여 솔더볼에 열을 가하면서 적층함으로써 리플로우(reflow) 공정을 생략할 수 있어 열팽창 계수 차이로 인한 워페이지(warpage)를 최소화할 수 있다. In this embodiment, the solder ball stack structure is reflowed by laminating the solder balls while applying heat to the solder balls using a laser-based equipment such as a laser solder jetting system or other heat equipment, The process can be omitted and the warpage due to the difference in thermal expansion coefficient can be minimized.

한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities.

따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
Accordingly, the scope of the present invention should be construed as being limited to the embodiments described, and it is intended that the scope of the present invention encompasses not only the following claims, but also equivalents thereto.

100, 200 : 기판 101, 102, 201, 202 : 배선패턴
104 : 접속단자 110, 210 : 반도체 칩
120, 220 : 몰딩부 130, 230 : 솔더볼
150, 250 : 솔더볼 스택 구조물100, 200: substrates 101, 102, 201, 202: wiring patterns
104: connection terminal 110, 210: semiconductor chip
120, 220: molding part 130, 230: solder ball
150, 250: Solder ball stack structure

Claims (13)

제1 배선패턴 및 접속단자를 구비하는 제1 기판과, 상기 제1 기판 위에 탑재된 제1 반도체 칩과, 상기 제1 반도체 칩을 몰딩하도록 상기 제1 기판 상에 형성된 제1 몰딩부를 포함하는 하부 패키지와;
제2 배선패턴을 구비하는 제2 기판과, 상기 제2 기판 위에 탑재된 제2 반도체 칩과, 상기 제2 반도체 칩을 몰딩하도록 상기 제2 기판 상에 형성된 제2 몰딩부를 포함하며, 상기 하부 패키지 상에 적층되는 상부 패키지: 및
복수의 솔더볼이 적층된 구조로서 상기 제1 몰딩부에 관통형성되어 상기 접속단자와 상기 제2 배선패턴을 전기 접속하는 솔더볼 스택 구조물을 포함하는 것을 특징으로 하는 적층형 패키지.
A first semiconductor chip mounted on the first substrate and a first molding part formed on the first substrate to mold the first semiconductor chip, A package;
A second semiconductor chip mounted on the second substrate; and a second molding part formed on the second substrate to mold the second semiconductor chip, wherein the second package includes the second package, An upper package stacked on:
And a solder ball stack structure formed in a structure in which a plurality of solder balls are stacked, the solder ball stack structure being formed in the first molding part to electrically connect the connection terminal and the second wiring pattern.
제 1 항에 있어서, 상기 솔더볼 스택 구조물과 상기 제2 배선패턴 사이에 접속된 솔더볼을 더 포함하는 것을 특징으로 하는 적층형 패키지.
The stacked package according to claim 1, further comprising a solder ball connected between the solder ball stack structure and the second wiring pattern.
제 2 항에 있어서, 상기 솔더볼 스택 구조물은
상기 복수의 솔더볼 중 최상단에 형성되는 솔더볼의 상면이 상기 제1 몰딩부 위로 노출되도록 상기 제1 몰딩부와 동일 높이를 갖도록 형성되는 것을 특징으로 하는 적층형 패키지.
The method of claim 2, wherein the solder ball stack structure
Wherein a top surface of a solder ball formed on a top end of the plurality of solder balls is formed to have the same height as that of the first molding part so as to be exposed on the first molding part.
제 1 항에 있어서, 상기 솔더볼 스택 구조물은
상기 제1 몰딩부 위로 돌출 형성되는 것을 특징으로 하는 적층형 패키지.
The method of claim 1, wherein the solder ball stack structure
And the first molding part is protruded above the first molding part.
제 1 항에 있어서, 상기 제1 반도체 칩은
플립칩 본딩 또는 와이어 본딩 구조로 상기 제1 기판에 탑재되는 것을 특징으로 하는 적층형 패키지 제조방법.
The semiconductor device according to claim 1, wherein the first semiconductor chip
Flip chip bonding or wire bonding structure on the first substrate.
제 1 항에 있어서, 상기 제2 반도체 칩은
플립칩 본딩 또는 와이어 본딩 구조로 상기 제2 기판에 탑재되는 것을 특징으로 하는 적층형 패키지 제조방법.
The semiconductor device according to claim 1, wherein the second semiconductor chip
Flip chip bonding or a wire bonding structure is mounted on the second substrate.
(a) 제1 배선패턴 및 접속단자를 구비하는 제1 기판 상에 제1 반도체 칩이 탑재된 하부 패키지 및 제2 배선패턴을 구비하는 제2 기판 상에 제2 반도체과 몰딩부를 구비하는 상부 패키지 각각을 마련하는 과정과;
(b) 상기 하부 패키지의 상기 접속단자 상에 복수의 솔더볼을 차례로 적층하여 솔더볼 스택 구조물을 형성하는 과정과;
(c) 상기 솔더볼 스택 구조물의 최상단에 적층된 탑솔더볼(TB)의 적어도 일부가 노출되도록 상기 제1 기판 상에 몰딩부를 형성하는 과정과;
(d) 상기 탑솔더볼과 상기 제2 배선패턴이 전기 접속되도록 상기 하부 패키지를 상기 상부 패키지 상에 적층하는 과정을 포함하는 것을 특징으로 하는 적층형 패키지 제조방법.
(a) a lower package on which a first semiconductor chip is mounted on a first substrate having a first wiring pattern and connection terminals, and an upper package having a second semiconductor and a molding part on a second substrate having a second wiring pattern ;
(b) forming a solder ball stack structure by sequentially laminating a plurality of solder balls on the connection terminals of the lower package;
(c) forming a molding part on the first substrate such that at least a part of the top solder ball (TB) stacked on the top of the solder ball stack structure is exposed;
(d) laminating the lower package on the upper package so that the top solder ball and the second wiring pattern are electrically connected to each other.
제 7 항에 있어서, 상기 (b)과정은
레이저 또는 가열장비를 이용하여 솔더볼에 열을 가하면서 적층하여 하부의 솔더볼과 접속되도록 함으로써 이루어지는 것을 특징으로 하는 적층형 패키지 제조방법.
8. The method of claim 7, wherein the step (b)
Laminating the solder balls while applying heat to the solder balls using a laser or a heating device, and connecting the solder balls to the solder balls.
제 8 항에 있어서, 상기 (b)과정은
솔더 제팅 시스템(Laser Solder Jetting System)을 이용하여 이루어지는 것을 특징으로 하는 적층형 패키지 제조방법.
9. The method of claim 8, wherein step (b)
Wherein the step of forming the package is performed using a laser solder jetting system.
제 8 항에 있어서, 상기 (c)과정은
MUC(Molded Under Fill) 방식, 트랜스퍼(Transfer) 몰딩 방식, 압착(Compression) 몰딩 방식 중 어느 하나에 의해 이루어지는 것을 특징으로 하는 적층형 패키지 제조방법.
9. The method of claim 8, wherein step (c)
A mold-in-fill (MUC) method, a transfer molding method, and a compression molding method.
(a) 제1 배선패턴 및 접속단자를 구비하는 제1 기판 상에 제1 반도체 칩이 탑재된 하부 패키지; 및 제2 배선패턴을 구비하는 제2 기판 상에 제2 반도체과 몰딩부를 구비하고 상기 제2 기판의 저면에서 상기 제2 배선패턴과 접속하는 솔더볼을 구비하는 상부 패키지 각각을 마련하는 과정과;
(b) 상기 하부 패키지의 상기 접속단자 상에 복수의 솔더볼을 차례로 적층하여 솔더볼 스택 구조물을 형성하는 과정과;
(c) 상기 솔더볼 스택 구조물의 최상단에 적층된 탑솔더볼(TB)의 적어도 일부가 노출되도록 상기 제1 기판 상에 몰딩부를 형성하는 과정과;
(d) 상기 탑솔더볼과 상기 솔더볼이 전기 접속되도록 상기 하부 패키지를 상기 상부 패키지 상에 적층하는 과정을 포함하는 것을 특징으로 하는 적층형 패키지 제조방법.
(a) a lower package on which a first semiconductor chip is mounted on a first substrate having a first wiring pattern and a connection terminal; And a solder ball having a second semiconductor and a molding part on a second substrate having a second wiring pattern and connected to the second wiring pattern on the bottom surface of the second substrate;
(b) forming a solder ball stack structure by sequentially laminating a plurality of solder balls on the connection terminals of the lower package;
(c) forming a molding part on the first substrate such that at least a part of the top solder ball (TB) stacked on the top of the solder ball stack structure is exposed;
(d) stacking the lower package on the upper package so that the top solder ball and the solder ball are electrically connected to each other.
제 11 항에 있어서, 상기 (b)과정은
레이저 또는 가열장비를 이용하여 솔더볼에 열을 가하면서 적층하여 하부의 솔더볼과 접속되도록 함으로써 이루어지는 것을 특징으로 하는 적층형 패키지 제조방법.
12. The method of claim 11, wherein step (b)
Laminating the solder balls while applying heat to the solder balls using a laser or a heating device, and connecting the solder balls to the solder balls.
제 12 항에 있어서, 상기 (b)과정은
솔더 제팅 시스템(Laser Solder Jetting System)을 이용하여 이루어지는 것을 특징으로 하는 적층형 패키지 제조방법. 13. The method of claim 12, wherein step (b)
Wherein the step of forming the package is performed using a laser solder jetting system.
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