KR100680698B1 - 플라즈마 디스플레이 패널의 구동장치 및 그 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동에 필요한 전원 수를 줄여 비용을 저감시킬 수 있는 플라즈마 디스플레이 패널의 구동장치 및 그 구동방법에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 셋업전압, 스캔 기준전압을 패널 커패시터의 스캔전극에 공급함과 아울러 정극성의 제 1 전압을 상기 패널 커패시터의 스캔전극 및 서스테인전극에 교번적으로 공급하며, 부극성의 제 2 전압이 상기 패널 커패시터의 스캔전극에 공급되도록 제어하는 스캔 구동부; 및 상기 패널 커패시터의 스캔전극 및 서스테인전극에 상기 제 2 전압을 교번적으로 공급함과 아울러 상기 제 1 전압이 상기 패널 커패시터의 서스테인전극에 공급되도록 제어하는 서스테인 구동부를 포함한다.

Description

플라즈마 디스플레이 패널의 구동장치 및 그 구동방법{APPARATUS AND METHOD OF DRIVING PLASMA DISPLAY PANEL}
도 1은 플라즈마 디스플레이 패널에서 256 계조를 구현하기 위한 8 비트 디폴트 코드의 서브필드 패턴을 나타내는 도면이다.
도 2는 통상적인 플라즈마 디스플레이 패널의 구동파형을 나타내는 도면이다.
도 3은 통상적인 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면이다.
도 5는 도 4에 도시된 구동장치에 의해 생성되는 구동파형을 나타내는 도면이다.
도 6은 도 5에 도시된 구동파형을 형성하기 위한 스위치들의 온/오프 타이밍을 나타내는 도면이다.
도 7 내지 도 17은 도 6에 도시된 스위치들의 온/오프 타이밍에 따른 전류패스를 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 52 : 스캔 구동부 4, 54 : 서스테인 구동부
6 : 서스테인펄스 공급부 8, 58 : 셋업전압 공급부
10 : 셋다운전압 공급제어부 12 : 스캔서스테인전압 공급부
14, 64 : 스캔 기준전압 공급부 16, 66 : 스캔 IC
18, 28, 68, 78 : 에너지 회수/공급부 20, 24 : 서스테인전압 공급부
22, 26, 72, 74 : 기저전압 공급부 60 : 셋다운전압 공급제어부
62 : 스캔전압 공급제어부 70 : 제 1 전압 공급부
76 : 제 2 전압 공급부 80 : 제 1 전압 공급제어부
82 : 제 2 전압 공급제어부
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 플라즈마 디스플레이 패널의 구동에 필요한 전원 수를 줄여 비용을 저감시킬 수 있는 플라즈마 디스플레이 패널의 구동장치 및 그 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel; 이하 "PDP"라 함)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선을 이용하여 형광체를 여기 발광시킴으로써 화상을 표시한다. 이러한, PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1은 플라즈마 디스플레이 패널에서 256 계조를 구현하기 위한 8 비트 디폴트 코드의 서브필드 패턴을 나타내는 도면이다.
도 1을 참조하면, PDP는 화상의 계조를 구현하기 위해 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동한다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간, 스캔라인을 선택하고 선택된 스캔라인에서 방전셀을 선택하기 위한 어드레스기간 및 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 리셋기간(RP), 어드레스기간(AP) 및 서스테인기간(SP)으로 나누어진다. 이때, 각 서브필드의 리셋기간(RP)과 어드레스기간(AP)은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 2는 종래의 PDP 구동파형을 나타내는 도면이다.
도 2를 참조하면, 서브필드(SF) 각각은 전화면의 방전셀들을 초기화하기 위한 리셋기간(RP), 방전셀을 선택하기 위한 어드레스기간(AP) 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인기간(SP)을 포함한다.
리셋기간(RP)에 있어서, 셋업기간(SU)에는 모든 스캔전극들(Y)에 상승 램프 파형(PR)이 동시에 인가된다. 이 상승 램프파형(PR)에 의해 전화면의 셀들 내에는 미약한 방전(셋업방전)이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간(SD)에는 상승 램프파형(PR)이 인가된 후, 상승 램프파형(PR)의 피크전압보다 낮은 정극성(+)의 서스테인전압(Vs)에서 부극성의 스캔전압(-Vy)까지 소정의 기울기로 하강하는 하강 램프파형(NR)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(NR)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시켜 전화면의 셀들 내에 어드레스방전에 필요한 벽전하를 균일하게 잔류시킨다.
어드레스기간(AP)에는 부극성(-)의 스캔펄스(SCNP)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들에 정극성(+)의 데이터펄스(DP)가 인가된다. 이 스캔펄스(SCNP)와 데이터펄스(DP)의 전압차와 리셋기간(RP)에 생성된 벽전압이 더해지면서 데이터펄스(DP)가 인가되는 셀 내에는 어드레스방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간(SD)과 어드레스기간(AP) 동안에 서스테인전극들(Z)에는 정극성(+)의 서스테인전압(Vs)이 인가된다.
서스테인기간(SP)에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(SUSP)가 인가된다. 그러면, 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(SUSP)가 더해지면서 매 서스테인펄스(SUSP)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어난다. 여기서, 서스테인펄스들(SUSP)은 서스테인전압(Vs)과 동일한 전압값을 갖는다.
도 3은 종래의 PDP 구동장치를 나타내는 도면이다.
도 3을 참조하면, 종래의 PDP 구동장치는 스캔전극(Y) 및 서스테인전극(Z)을 가지는 패널 커패시터(Cp), 스캔전극(Y)을 구동하기 위한 스캔 구동부(2) 및 서스테인전극(Z)을 구동하기 위한 서스테인 구동부(4)를 포함한다.
패널 커패시터(Cp)는 PDP의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 패널 커패시터(Cp)는 서로 반대 극성을 가지는 서스테인전압에 의해 서스테인 방전을 발생한다.
스캔 구동부(2)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 타이밍 제어신호에 응답하여 리셋기간(RP) 동안 도 2와 같은 리셋펄스(PR, NR)를 스캔전극들(Y1 내지 Yn)에 공급한다. 또한, 스캔 구동부(2)는 어드레스기간(AP) 동안 스캔 기준전압(Vsc)을 스캔전극들(Y1 내지 Yn)에 공급함과 아울러 부극성의 스캔전압(-Vy) 값을 갖는 스캔펄스(SCNP)를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급한다. 그리고, 스캔 구동부(2)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 타이밍 제어신호에 응답하여 서스테인기간(SP) 동안 서스테인전압레벨(Vs) 및 기저전압레벨(GND)을 갖는 서스테인펄스(SUSP)를 스캔전극들(Y1 내지 Yn)에 공급한다. 이를 위해, 스캔 구동부(2)는 서스테인펄스 공급부(6), 셋업전압 공급부(8), 셋다운전압 공급제어부(10), 스캔서스테인전압 공급부(12), 스캔 기준전압 공급부(14), 스캔 집적회로(Intergrated Circuit; 이하 "IC" 라 함)(16), 제 5 스위치(SW5) 및 제 7 스위치(SW7)를 포함한다.
서스테인펄스 공급부(6)는 서스테인전압레벨(Vs) 및 기저전압레벨(GND)을 갖 는 서스테인펄스(SUSP)를 서스테인기간(SP) 동안 스캔전극들(Y1 내지 Yn)에 공급하기 위해 서스테인전압(Vs) 및 기저전압(GND)을 발생한다. 또한, 서스테인펄스 공급부(6)는 서스테인기간(SP) 동안 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 스캔전극들(Y1 내지 Yn)에 공급한다. 이를 위해, 서스테인펄스 공급부(6)는 제 1 에너지 회수/공급부(18), 제 1 서스테인전압 공급부(20) 및 제 1 기저전압 공급부(22)를 포함한다. 이러한, 서스테인펄스 공급부(6)는 에너지 회수회로로 사용된다.
제 1 에너지 회수/공급부(18)는 서스테인기간(SP) 동안 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)에 공급한다. 이러한, 제 1 에너지 회수/공급부(18)는 회수된 에너지를 저장하기 위한 소스 커패시터(Cs), 소스 커패시터(Cs)와 제 1 서스테인전압 공급부(20) 및 제 1 기저전압 공급부(22) 사이의 제 2 노드(N2) 사이에 접속된 인덕터(L), 소스 커패시터(Cs)에 저장된 에너지를 패널 커패시터(Cp)에 공급하기 위한 전류패스를 형성하기 위해 소스 커패시터(Cs)와 인덕터(L) 사이에 직렬로 접속된 제 1 스위치(SW1) 및 제 1 다이오드(D1), 패널 커패시터(Cp)로부터 방전에 기여하지 않은 무효전력의 에너지를 회수하기 위한 전류패스를 형성하기 위해 제 1 다이오드(D1)와 인덕터(L) 사이의 제 1 노드(N1)와 소스 커패시터(Cs) 사이에 직렬로 접속된 제 2 다이오드(D2) 및 제 2 스위치(SW2)를 포함한다.
제 1 서스테인전압 공급부(20)는 리셋기간(RP) 중 셋업기간(SU) 동안 패널 커패시터(Cp)의 스캔전극(Y)에 서스테인전압(Vs)을 공급함과 아울러 서스테인기간 (SP) 동안 서스테인전압레벨(Vs)을 갖는 서스테인펄스(SUSP)를 스캔전극(Y)에 공급한다. 이러한, 제 1 서스테인전압 공급부(20)는 서스테인전압원(Vs), 서스테인전압원(Vs)과 제 2 노드(N2) 사이에 접속된 제 3 스위치(SW3)를 포함한다.
제 1 기저전압 공급부(22)는 서스테인기간(SP) 동안 기저전압레벨(GND)을 갖는 서스테인펄스(SUSP)를 스캔전극(Y)에 공급한다. 이러한, 제 1 기저전압 공급부(22)는 기저전압원(GND) 및 기저전압원(GND)과 제 2 노드(N2) 사이에 접속된 제 4 스위치(SW4)를 포함한다.
셋업전압 공급부(8)는 리셋기간(RP) 중 셋업기간(SU) 동안 도 2에 도시된 바와 같은 상승 램프파형(PR)이 스캔전극(Y)에 공급되도록 소정의 기울기를 갖는 셋업전압(Vsetup)을 스캔전극(Y)에 공급한다. 이러한, 셋업전압 공급부(8)는 셋업전압원(Vsetup), 셋업전압원(Vsetup)과 제 5 스위치(SW5) 및 제 7 스위치(SW7) 사이의 제 3 노드(N3) 사이에 접속된 제 6 스위치(SW6) 및 제 6 스위치(SW6)의 게이트단자에 접속된 제 1 가변저항(R1)을 포함한다.
셋다운전압 공급제어부(10)는 리셋기간(RP) 중 셋다운기간(SD) 동안 도 2에 도시된 바와 같은 하강 램프파형(NR)이 스캔전극(Y)에 공급되도록 소정의 기울기를 갖는 셋다운전압(-Vy)을 스캔전극(Y)에 공급한다. 이러한, 셋다운전압 공급제어부(10)는 스캔전압원(-Vy)과 제 7 스위치(SW7) 및 스캔 기준전압 공급부(14) 사이의 제 4 노드(N4) 사이에 접속된 제 8 스위치(SW8) 및 제 8 스위치(SW8)의 게이트단자에 접속된 제 2 가변저항(R2)을 포함한다.
스캔서스테인전압 공급부(12)는 어드레스기간(AP) 중 도 2와 같은 스캔전압 (-Vy)을 스캔전극(Y)에 공급한다. 이러한, 스캔서스테인전압 공급부(12)는 스캔전압원(-Vy), 스캔전압원(-Vy)과 제 4 노드(N4) 사이에 제 8 스위치(SW8)와 병렬로 접속된 제 9 스위치(SW9)를 포함한다.
스캔 기준전압 공급부(14)는 어드레스기간(AP) 동안 도 2와 같은 스캔 기준전압(Vsc)을 스캔전극(Y)에 공급한다. 이러한, 스캔 기준전압 공급부(14)는 스캔 기준전압원(Vsc), 스캔 기준전압원(Vsc)과 제 4 노드(N4) 사이에 직렬로 접속된 제 10 스위치(SW10) 및 제 11 스위치(SW11)를 포함한다.
스캔 IC(16)는 제 10 스위치(SW10) 및 제 11 스위치(SW11) 사이의 제 5 노드(N5)와 제 4 노드(N4) 사이에 푸쉬풀 형태로 접속되는 제 12 스위치(SW12) 및 제 13 스위치(SW13)를 포함한다. 여기서, 제 12 스위치(SW12)는 그 자신의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)을 제 5 노드(N5)에 접속시키고, 제 13 스위치(SW13)는 그 자신의 바디 다이오드를 경유하여 제 4 노드(N4)를 패널 커패시터(Cp)의 스캔전극(Y)에 접속시킨다.
서스테인 구동부(4)는 리셋기간(RP) 중 셋다운기간(SD)과 어드레스기간(AP) 동안 서스테인전극들(Z)에 서스테인전압(Vs)을 공급함과 아울러 서스테인기간(SP) 동안 서스테인전극들(Z)에 서스테인전압레벨(Vs) 및 기저전압레벨(GND)을 갖는 서스테인펄스(SUSP)를 스캔 구동부(2)와 교번적으로 서스테인전극들(Z)에 공급한다. 이러한, 서스테인 구동부(4)는 서스테인기간(SP) 동안 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 스캔전극들(Y1 내지 Yn)에 공급한다. 이러한, 서스테인 구동부(4)는 제 2 에너지 회수/공급부(28), 제 2 서스테인전압 공급부(24) 및 제 2 기저전압 공급부(26)를 포함한다. 이러한, 서스테인펄스 공급부(4)는 에너지 회수회로로 사용된다.
제 2 에너지 회수/공급부(28)는 서스테인기간(SP) 동안 PDP에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)의 서스테인전극들(Z)에 공급한다. 이러한, 제 2 에너지 회수/공급부(28)는 회수된 에너지를 저장하기 위한 소스 커패시터(Cs), 소스 커패시터(Cs)와 제 2 서스테인전압 공급부(24) 및 제 2 기저전압 공급부(26) 사이의 제 7 노드(N7) 사이에 접속된 인덕터(L), 소스 커패시터(Cs)에 저장된 에너지를 패널 커패시터(Cp)에 공급하기 위한 전류패스를 형성하기 위해 소스 커패시터(Cs)와 인덕터(L) 사이에 직렬로 접속된 제 14 스위치(SW14) 및 제 3 다이오드(D3), 패널 커패시터(Cp)로부터 방전에 기여하지 않은 무효전력의 에너지를 회수하기 위한 전류패스를 형성하기 위해 제 3 다이오드(D3)와 인덕터(L) 사이의 제 6 노드(N6)와 소스 커패시터(Cs) 사이에 직렬로 접속된 제 4 다이오드(D4) 및 제 15 스위치(SW15)를 포함한다.
제 2 서스테인전압 공급부(24)는 리셋기간(RP) 중 셋다운기간(SD)과 어드레스기간(AP) 동안 패널 커패시터(Cp)의 서스테인전극들(Z)에 서스테인전압(Vs)을 공급함과 아울러 서스테인기간(SP) 동안 서스테인전압레벨(Vs)을 갖는 서스테인펄스(SUSP)를 서스테인전극들(Z)에 공급한다. 이러한, 제 2 서스테인전압 공급부(24)는 서스테인전압원(Vs), 서스테인전압원(Vs)과 제 7 노드(N7) 사이에 접속된 제 16 스위치(SW16)를 포함한다.
제 2 기저전압 공급부(26)는 서스테인기간(SP) 동안 기저전압레벨(GND)을 갖는 서스테인펄스(SUSP)를 서스테인전극들(Z) 공급한다. 이러한, 제 2 기저전압 공급부(26)는 기저전압원(GND) 및 기저전압원(GND)과 제 7 노드(N7) 사이에 접속된 제 17 스위치(SW17)를 포함한다.
이와 같은 종래의 PDP 구동장치는 도 2와 같은 구동파형을 이용하여 PDP를 구동하기 위해서 셋업전압(Vsetup), 서스테인전압(Vs), 기저전압(GND), 스캔 기준전압(Vsc), 데이터전압(Va) 및 스캔전압(-Vy) 등의 전압레벨을 갖는 다수의 DC 전원을 필요로 하게 된다. 이때, 서스테인전압(Vs), 기저전압(GND) 및 데이터전압(Va)은 전원보드(도시하지 않음)로부터 공급받고, 이외의 부수전원들 즉, 셋업전압(Vsetup), 스캔전압(-Vy), 스캔 기준전압(Vsc) 등은 서스테인전압(Vs)을 각 전원의 레벨에 맞도록 DC-DC 변환하여 사용한다. 이에 따라, 각 전원의 레벨을 변환시키기 위한 DC-DC 변환회로를 필요로 하게 되므로 PDP 구동장치의 비용이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 플라즈마 디스플레이 패널의 구동에 필요한 전원 수를 줄여 비용을 저감시킬 수 있는 플라즈마 디스플레이 패널의 구동장치 및 그 구동방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 셋업전압, 스캔 기준전압을 패널 커패시터의 스캔전극에 공급함과 아울러 정극성의 제 1 전압을 상기 패널 커패시터의 스캔전극 및 서스테인전극에 교번적으로 공급하며, 부극성의 제 2 전압이 상기 패널 커패시터의 스캔전극에 공급되도록 제어하는 스캔 구동부; 및 상기 패널 커패시터의 스캔전극 및 서스테인전극에 상기 제 2 전압을 교번적으로 공급함과 아울러 상기 제 1 전압이 상기 패널 커패시터의 서스테인전극에 공급되도록 제어하는 서스테인 구동부를 포함한다.
상기 제 1 전압과 제 2 전압은 서스테인전압 만큼의 전압차를 갖는 것을 특징으로 한다.
상기 제 1 전압은 기저전압과 정극성의 서스테인전압 사이의 전압 값을 갖고, 상기 제 2 전압은 기저전압과 부극성의 서스테인전압 사이의 전압 값을 갖는 것을 특징으로 한다.
상기 제 1 전압은 1/2 서스테인전압이고, 상기 제 2 전압은 -1/2 서스테인전압인 것을 특징으로 한다.
상기 스캔 구동부는 상기 패널 커패시터의 스캔전극 및 서스테인전극에 상기 제 1 전압을 공급하기 위한 제 1 전압원; 상기 제 1 전압원과 상기 플라즈마 디스플레이 패널의 스캔전극 사이의 제 1 노드와 상기 서스테인 구동부 사이에 접속되어 상기 서스테인 구동부로부터 공급되는 제 2 전압이 상기 패널 커패시터의 스캔전극에 공급되도록 제어하는 스캔전압 공급제어부; 및 상기 제 1 노드와 상기 서스테인 구동부 사이에 상기 스캔전압 공급제어부와 병렬로 접속되어 상기 제 2 전압 이 소정의 기울기를 갖도록 조절하고 상기 소정의 기울기를 갖는 제 2 전압이 상기 패널 커패시터의 스캔전극에 공급되도록 제어하는 셋다운전압 공급제어부를 포함한다.
상기 스캔전압 공급제어부는 상기 제 1 노드와 상기 서스테인 구동부 사이에 접속된 제 1 스위치를 포함한다.
상기 셋다운전압 공급제어부는 상기 제 1 노드와 상기 서스테인 구동부 사이에 상기 제 1 스위치와 병렬로 접속된 제 2 스위치; 및 상기 제 2 전압의 기울기를 조절하기 위해 상기 제 2 스위치의 게이트단자에 접속된 가변저항을 포함한다.
상기 서스테인 구동부는 상기 플라즈마 디스플레이 패널의 스캔전극 및 서스테인전극에 제 2 전압을 공급하기 위한 제 2 전압원; 상기 제 1 전압원과 상기 패널 커패시터의 서스테인전극 사이에 접속되어 상기 제 1 전압원으로의 제 1 전압이 상기 패널 커패시터의 서스테인전극에 공급되도록 제어하는 제 1 전압 공급제어부; 및 상기 제 2 전압원, 상기 셋다운전압 공급제어부 및 상기 스캔전압 공급제어부의 공통단자인 제 2 노드와 상기 패널 커패시터의 서스테인전극 사이에 접속되어 상기 제 2 전압이 상기 패널 커패시터의 서스테인전극에 공급되도록 제어하는 제 2 전압 공급제어부를 포함한다.
상기 제 1 전압 공급제어부는 상기 제 1 전압원과 상기 패널 커패시터의 서스테인전극 사이에 접속된 제 3 스위치를 포함한다.
상기 제 2 전압 공급제어부는 상기 제 1 노드와 상기 패널 커패시터의 서스테인전극 사이에 접속된 제 4 스위치를 포함한다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 리셋기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 리셋기간 중 셋업기간 동안 상기 플라즈마 디스플레이 패널의 스캔전극에 정극성의 제 1 전압에서 소정의 기울기로 상승하는 상승 램프파형을 공급함과 아울러 상기 패널 커패시터의 서스테인전극에 부극성의 제 2 전압을 공급하는 단계; 상기 리셋기간 중 셋다운기간 동안 상기 제 1 전압에서 소정의 기울기로 상기 제 2 전압까지 하강하는 하강 램프파형을 공급함과 아울러 상기 패널 커패시터의 서스테인전극에 상기 제 1 전압을 공급하는 단계; 상기 어드레스기간 동안 상기 패널 커패시터의 스캔전극에 제 2 전압레벨을 갖는 스캔펄스를 공급하는 단계; 상기 서스테인기간 동안 상기 패널 커패시터의 스캔전극에 제 1 전압레벨을 갖는 정극성 서스테인펄스와 제 2 전압레벨을 갖는 부극성 서스테인펄스를 순차적으로 공급함과 아울러 상기 패널 커패시터의 스캔전극과 교번적으로 상기 패널 커패시터의 서스테인전극에 부극성 서스테인펄스 및 정극성 서스테인펄스를 순차적으로 공급하는 단계를 포함한다.
상기 제 1 전압과 제 2 전압은 서스테인전압 만큼의 전압차를 갖는 것을 특징으로 한다.
상기 제 1 전압은 기저전압과 정극성의 서스테인전압 사이의 전압 값을 갖고, 상기 제 2 전압은 기저전압과 부극성의 서스테인전압 사이의 전압 값을 갖는 것을 특징으로 한다.
상기 제 1 전압은 1/2 서스테인전압이고, 상기 제 2 전압은 -1/2 서스테인전 압인 것을 특징으로 한다.
상기 목적 외에 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 17을 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동장치는 패널 커패시터(Cp)의 스캔전극(Y)을 구동하기 위한 스캔 구동부(52) 및 패널 커패시터(Cp)의 서스테인전극(Z)을 구동하기 위한 서스테인 구동부(54)를 포함한다.
패널 커패시터(Cp)는 플라즈마 디스플레이 패널의 스캔전극(Y)과 서스테인전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 패널 커패시터(Cp)는 스캔전극(Y) 및 서스테인전극(Z)에 공급된 서스테인펄스에 의해 서스테인 방전을 발생한다.
스캔 구동부(52)는 셋업전압(Vsetup), 기저전압(GND), 스캔 기준전압(Vsc) 및 정극성의 제 1 전압(Vs/2)을 패널 커패시터(Cp)의 스캔전극(Y)에 공급하고, 제 1 전압(Vs/2)을 패널 커패시터(Cp)의 서스테인전극(Z)에 공급하며, 부극성의 제 2 전압(-Vs/2)이 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 다시 말해, 스캔 구동부(52)는 리셋기간 중 셋업기간에 패널 커패시터(Cp)의 스캔전극(Y) 에 소정의 기울기로 정극성의 제 1 전압(Vs/2)에서 피크전압(Vs/2+Vsetup)까지 상승하는 상승 램프파형을 공급함과 아울러 어드레스기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 스캔 기준전압(Vsc)을 공급한다. 또한, 스캔 구동부(52)는 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 제 1 전압레벨(Vs/2) 및 기저전압레벨(GND)을 갖는 서스테인펄스(SUSP)를 공급하고, 서스테인전극(Z)에 제 1 전압(Vs/2)을 공급한다. 그리고, 스캔 구동부(52)는 정극성의 제 1 전압(Vs/2)에서 부극성의 제 2 전압(-Vs/2)까지 소정의 기울기로 하강하는 하강 램프파형이 리셋기간 중 셋다운기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어함과 아울러 어드레스기간 동안 제 2 전압레벨(-Vs/2)을 갖는 스캔펄스가 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 여기서, 제 1 전압(Vs/2)과 제 2 전압(-Vs/2)은 서스테인전압(Vs) 만큼의 전압차를 갖는다. 이때, 제 1 전압(Vs/2)은 기저전압(GND)과 정극성의 서스테인전압(Vs) 사이의 전압이 사용되고, 제 2 전압(-Vs/2)은 기저전압(GND)과 부극성의 서스테인전압(-Vs) 사이의 전압이 사용된다. 보다 자세히 말하면, 제 1 전압(Vs/2)은 1/2 서스테인전압(Vs/2)이 사용되고, 제 2 전압(-Vs/2)은 -1/2 서스테인전압(-Vs/2)이 사용된다. 이러한, 스캔 구동부(52)는 제 1 에너지 회수/공급부(68), 제 1 전압 공급부(70), 제 1 기저전압 공급부(72), 셋업전압 공급부(58), 셋다운전압 공급제어부(60), 스캔전압 공급제어부(62), 스캔 기준전압 공급부(64), 스캔 집적회로(Intergrated Circuit; 이하 "IC"라 함)(66), 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 포함한다.
제 1 에너지 회수/공급부(68)는 제 1 전압 공급부(70) 및 제 1 기저전압 공 급부(72) 사이의 제 1 노드(N1)에 접속되어 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지를 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급한다. 이때, 제 1 에너지 회수/공급부(68)는 제 1 전압(Vs/2)에 의해 패널 커패시터(Cp)에 저장된 에너지를 회수하고, 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급한다. 이러한, 제 1 에너지 회수/공급부(68)는 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)으로부터 회수된 에너지를 저장하기 위한 제 1 소스 커패시터(Cs1), 제 1 소스 커패시터(Cs1)와 제 1 노드(N1) 사이에 접속된 제 1 인덕터(L1), 제 1 소스 커패시터(Cs1)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급하기 위한 전류패스를 형성하도록 제 1 소스 커패시터(Cs1)와 제 1 인덕터(L1) 사이에 직렬로 접속된 제 3 스위치(SW3) 및 제 1 다이오드(D1), 패널 커패시터(Cp)에 저장된 에너지를 회수하기 위한 전류패스를 형성하도록 제 1 다이오드(D1)와 제 1 인덕터(L1) 사이의 제 2 노드(N2)와 제 1 소스 커패시터(Cs1) 사이에 접속된 제 2 다이오드(D2) 및 제 4 스위치(SW4)를 포함한다. 여기서, 제 3 스위치(SW3) 및 제 1 다이오드(D1)와 제 2 다이오드(D2) 및 제 4 스위치(SW4)는 제 1 소스 커패시터(Cs1)와 제 1 인덕터(L1) 사이에 병렬로 접속된다.
제 1 소스 커패시터(Cs1)는 제 1 전압(Vs/2)에 의해 패널 커패시터(Cp)에 충전된 에너지를 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 재공급한다.
제 1 인덕터(L1)는 패널 커패시터(Cp)로부터 공급되는 에너지를 저장함과 아 울러 패널 커패서터(Cp)와의 LC 공진에 의해 저장된 에너지를 패널 커패시터(Cp)에 공급한다.
제 3 스위치(SW3)는 제 1 소스 커패시터(Cs1)와 제 2 노드(N2) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 3 스위칭 제어신호에 응답하여 제 1 소스 커패시터(Cs1)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급되도록 전류패스를 형성한다.
제 1 다이오드(D1)는 제 3 스위치(SW3)와 제 2 노드(N2) 사이에 접속되어 제 1 소스 커패시터(Cs1)에 충전된 에너지가 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급될 때 패널 커패시터(Cp)로부터의 역전류를 방지한다.
제 4 스위치(SW4)는 제 2 노드(N2)와 제 1 소스 커패시터(Cs1) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 4 스위칭 제어신호에 응답하여 패널 커패시터(Cp)에 저장된 에너지가 제 1 소스 커패시터(Cs1)로 회수되도록 전류패스를 형성한다.
제 2 다이오드(D2)는 제 2 노드(N2)와 제 4 스위치(SW4) 사이에 접속되어 패널 커패시터(Cp)에 저장된 에너지가 제 1 소스 커패시터(Cs1)로 회수될 때 제 1 소스 커패시터(Cs1)로부터의 역전류를 방지한다.
제 1 전압 공급부(70)는 제 1 노드(N1)에 접속되어 리셋기간 중 셋업기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 제 1 전압(Vs/2)을 공급함과 아울러 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 제 1 전압(Vs/2)을 교번적으로 공급한다. 이러한, 제 1 전압 공급부(70)는 정극성의 제 1 전 압(Vs/2)을 공급하는 제 1 전압원(Vs/2)과 제 5 스위치(SW5)를 포함한다.
제 5 스위치(SW5)는 제 1 전압원(Vs/2)과 제 1 노드(N1) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 5 스위칭 제어신호에 응답하여 제 1 전압원(Vs/2)을 제 1 노드(N1)에 전기적으로 접속시킨다. 이로 인해, 리셋기간 중 셋업기간과 서스테인기간에 제 1 노드(N1)에는 제 1 전압원(Vs/2)으로부터 공급되는 제 1 전압(Vs/2)이 전달된다.
제 1 기저전압 공급부(72)는 제 1 노드(N1)에 접속되어 서스테인기간 동안 스캔전극(Y)에 기저전압(GND)을 공급한다. 이러한, 제 1 기저전압 공급부(72)는 기저전압원(GND) 및 제 6 스위치(SW6)를 포함한다.
제 6 스위치(SW6)는 제 1 노드(N1)와 기저전압원(GND) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 6 스위칭 제어신호에 응답하여 기저전압원(GND)을 제 1 노드(N1)에 전기적으로 접속시킨다. 이로 인해, 서스테인기간 동안 제 1 노드(N1)에는 기저전압(GND)이 전달된다.
이와 같은 제 1 에너지 회수/공급부(68), 제 1 전압 공급부(70) 및 제 1 기저전압 공급부(72)는 에너지 회수회로로 사용된다.
셋업전압 공급부(58)는 제 1 스위치(SW)와 제 2 스위치(SW2) 사이의 제 3 노드(N3)에 접속되어 리셋기간 중 셋업기간 동안 제 1 전압(Vs/2)에서 피크전압(Vs/2+Vsetup)까지 소정의 기울기로 상승하는 상승 램프파형을 공급한다. 이를 위해, 리셋기간 중 셋업기간에 제 3 노드(N3)에는 제 1 전압(Vs/2)이 공급된다. 이러한, 셋업전압 공급부(58)는 셋업전압원(Vsetup), 제 7 스위치(SW7) 및 제 1 가변저 항(R1)을 포함한다.
제 7 스위치(SW7)는 셋업전압원(Vsetup)과 제 3 노드(N3) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 7 스위칭 제어신호에 응답하여 셋업전압원((Vsetup)을 제 3 노드(N3)에 전기적으로 접속시킨다.
제 1 가변저항(R1)은 제 7 스위치(SW7)의 게이트단자에 접속되어 셋업전압원(Vsetup)로부터 공급되는 셋업전압(Vsetup)의 기울기를 조절한다. 이에 따라, 셋업전압원(Vsetup)으로부터 공급되는 셋업전압(Vsetup)은 소정의 기울기를 갖게 된다.
셋다운전압 공급제어부(60)는 제 2 스위치(SW2), 스캔 기준전압 공급부(64) 및 스캔 IC(66) 사이의 제 4 노드(N4)와 서스테인 구동부(54) 사이에 접속되어 리셋기간 중 셋다운기간 동안 제 2 전압(-Vs/2)까지 하강하는 셋다운전압이 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 다시 말해, 셋다운전압 공급제어부(60)는 서스테인 구동부(54)로부터 제 2 전압(-Vs/2)이 공급되면 제 1 전압(Vs/2)에서 제 2 전압(-Vs/2)까지 소정의 기울기로 하강하는 하강 램프파형이 리셋기간 중 셋다운기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 공급되도록 제어한다. 이러한, 셋다운전압 공급제어부(60)는 제 8 스위치(SW8) 및 제 2 가변저항(R2)을 포함한다.
제 8 스위치(SW8)는 제 4 노드(N4)와 서스테인 구동부(54) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 8 스위칭 제어신호에 응답하여 서스테인 구동부(54)로부터 공급되는 제 2 전압(-Vs/2)을 제 4 노드(N4)에 전달한다.
제 2 가변저항(R2)은 제 8 스위치(SW8)의 게이트단자에 접속되어 서스테인 구동부(54)로부터 공급되는 제 2 전압(-Vs/2)의 기울기를 제어한다. 이에 따라, 릿세기간 중 셋다운기간 동안 서스테인 구동부(54)로부터 공급되는 제 2 전압(-Vs/2)은 소정의 기울기를 갖게 된다. 즉, 리셋기간 중 셋다운기간 동안 제 4 노드(N4)에는 소정의 기울기를 갖는 제 2 전압(-Vs/2)이 공급된다.
스캔전압 공급제어부(62)는 제 4 노드(N4)와 서스테인 구동부(54) 사이에 접속되어 어드레스기간 동안 제 2 전압레벨(-Vs/2)을 갖는 스캔펄스를 패널 커패시터(Cp)의 스캔전극(Y)에 공급함과 아울러 서스테인기간 동안 제 2 전압(-Vs/2)을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다. 이러한, 스캔전압 공급제어부(62)는 제 9 스위치(SW9)를 포함한다.
제 9 스위치(SW9)는 제 4 노드(N4)와 서스테인 구동부(54) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 9 스위칭 제어신호에 응답하여 서스테인 구동부(54)로부터 공급되는 제 2 전압(-Vs)을 제 4 노드(N4)에 전달한다. 이로 인해, 어드레스기간 및 서스테인기간에 제 4 노드(N4)에는 제 2 전압(-Vs)이 전달된다.
스캔 기준전압 공급부(64)는 제 4 노드(N4)와 스캔 IC(66) 사이에 접속되어 어드레스기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 스캔 기준전압(Vsc)을 공급한다. 이러한, 스캔 기준전압 공급부(64)는 스캔 기준전압원(Vsc), 스캔 기준전압원(Vsc)과 제 4 노드(N4) 사이에 직렬로 접속된 제 10 스위치(SW10) 및 제 11 스위치(SW11)를 포함한다.
제 10 스위치(SW10)는 스캔 기준전압원(Vsc)과 스캔 IC(66) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 10 스위칭 제어신호에 응답하여 스캔 기준전압원(Vsc)을 제 11 스위치(SW11)와 스캔 IC(66) 사이의 제 5 노드(N5)에 전기적으로 접속시킨다. 이에 따라, 어드레스기간 동안 제 5 노드(N5)에는 스캔 기준전압(Vsc)이 공급된다.
제 11 스위치(SW11)는 제 5 노드(N5)와 제 4 노드(N4) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 11 스위칭 제어신호에 응답하여 제 5 노드(N5)와 제 4 노드(N4)를 전기적으로 접속시킨다. 이에 따라, 제 5 노드(N5)에 공급된 전압은 제 4 노드(N4)에 전달되고, 제 4 노드(N4)에 공급된 전압은 제 5 노드(N5)에 전달된다.
스캔 IC(66)는 제 5 노드(N5)와 제 4 노드(N4) 사이에 푸쉬풀 형태로 접속되는 제 12 스위치(SW12) 및 제 13 스위치(SW13)를 포함한다. 이때, 제 12 스위치(SW12)와 제 13 스위치(SW13) 사이의 출력단자는 패널 커패시터(Cp)의 스캔전극(Y)에 접속된다.
제 12 스위치(SW12)는 제 5 노드(N5)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 자신의 바디 다이오드(Body Diode)를 경유하여 제 5 노드(N5)에 공급된 전압을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다. 다시 말해, 제 12 스위치(SW12)는 자신의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)을 제 5 노드(N5)에 전기적으로 접속시킴으로써 제 5 노드(N5)에 공급된 전압을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다. 이때, 제 5 노드(N5)에는 부극성의 전압 이 공급된다. 이에 따라, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 5 노드(N5)에 공급된 부극성의 전압만큼 낮은 전압이 공급된다.
제 13 스위치(SW13)는 제 4 노드(N4)와 패널 커패시터(Cp)의 스캔전극(Y) 사이에 접속되어 자신의 바디 다이오드를 경유하여 제 4 노드(N4)에 공급된 전압을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다. 다시 말해, 제 13 스위치(SW13)는 자신의 바디 다이오드를 경유하여 제 4 노드(N4)를 패널 커패시터(Cp)의 스캔전극(Y)에 전기적으로 접속시킴으로써 제 4 노드(N4)에 공급된 전압을 패널 커패시터(Cp)의 스캔전극(Y)에 공급한다. 이때, 제 4 노드(N4)에는 정극성의 전압이 공급된다. 이에 따라, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 4 노드(N4)에 공급된 정극성의 전압만큼 높은 전압이 공급된다.
제 1 스위치(SW1)는 제 1 노드(N1)와 제 3 노드(N3) 사이에 접속되어 그 자신의 바디 다이오드를 경유하여 제 1 노드(N1)를 제 3 노드(N3)에 전기적으로 접속시킨다. 이에 따라, 제 1 에너지 회수/공급부(68), 제 1 전압 공급부(70) 및 제 1 기저전압 공급부(72)로부터 공급되는 전압이 제 1 스위치(SW1)의 바디 다이오드를 경유하여 제 1 노드(N1)에서 제 3 노드(N3)로 전달된다. 즉, 제 1 스위치(SW1)는 그 자신의 바디 다이오드를 이용하여 패널 커패시터(Cp)에 에너지를 공급하는 에너지 공급 경로를 형성한다. 또한, 제 1 스위치(SW1)는 타이밍 콘트롤로(도시하지 않음)로부터 공급되는 제 1 스위칭 제어신호에 응답하여 제 3 노드(N3)를 제 1 노드(N1)에 전기적으로 접속시킨다. 이에 따라, 패널 커패시터(Cp)에서 방전에 기여하지 않는 무효전력의 에너지가 제 3 노드(N3)에서 제 1 노드(N1)로 전달된다. 즉, 제 1 스위치(SW1)는 제 1 스위칭 제어신호에 응답하여 패널 커패시터(Cp)로부터의 에너지를 제 1 에너지 회수/공급부(68)에 전달하는 에너지 회수 경로를 형성한다.
제 2 스위치(SW2)는 제 3 노드(N3)와 제 4 노드(N4) 사이에 접속되어 그 자신의 바디 다이오드를 경유하여 제 4 노드(N4)를 제 3 노드(N3)에 전기적으로 접속시킨다. 이에 따라, 패널 커패시터(Cp)에서 방전에 기여하지 않는 무효전력의 에너지가 제 4 노드(N4)에서 제 3 노드(N3)로 전달된다. 즉, 제 2 스위치(SW2)는 그 자신의 바디 다이오드를 이용하여 패널 커패시터(Cp)로부터의 에너지를 제 1 에너지 회수/공급부(68)에 전달하는 에너지 회수 경로를 형성한다. 또한, 제 2 스위치(SW2)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 2 스위칭 제어신호에 응답하여 제 3 노드(N3)를 제 4 노드(N4)에 전기적으로 접속시킨다. 이에 따라, 제 3 노드(N3)에 공급된 전압이 제 4 노드(N4)에 전달된다. 즉, 제 2 스위치(SW2)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 2 스위칭 제어신호에 응답하여 패널 커패시터(Cp)에 에너지를 공급하는 에너지 공급 경로를 형성한다.
서스테인 구동부(54)는 서스테인기간 동안 패널 커패시터(Cp)의 서스테인전극(Z)에 제 2 전압(-Vs/2) 및 기저전압(GND)을 공급함과 아울러 스캔 구동부(52)로부터 공급되는 제 1 전압(Vs/2)이 패널 커패시터(Cp)의 서스테인전극(Z)에 공급되도록 제어한다. 또한, 서스테인 구동부(54)는 리셋기간 중 셋다운기간, 어드레스기간 및 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 제 2 전압(-Vs)을 공급한다. 이러한, 서스테인 구동부(54)는 제 2 에너지 회수/공급부(78), 제 2 전압 공급부(76), 제 2 기저전압 공급부(74), 제 1 전압 공급제어부(80) 및 제 2 전압 공급제어부(82)를 포함한다.
제 2 에너지 회수/공급부(78)는 제 2 전압 공급부(76) 및 제 2 기저전압 공급부(74) 사이의 제 6 노드(N6)에 접속되어 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지를 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급한다. 이때, 제 2 에너지 회수/공급부(78)는 제 2 전압(Vs/2)에 의해 패널 커패시터(Cp)에 저장된 에너지를 회수하고, 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급한다. 이러한, 제 2 에너지 회수/공급부(78)는 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)으로부터 회수된 에너지를 저장하기 위한 제 2 소스 커패시터(Cs2), 제 2 소스 커패시터(Cs2)와 제 6 노드(N6) 사이에 접속된 제 2 인덕터(L2), 제 2 소스 커패시터(Cs2)에 저장된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급하기 위한 전류패스를 형성하도록 제 2 소스 커패시터(Cs2)와 제 2 인덕터(L2) 사이에 직렬로 접속된 제 14 스위치(SW14) 및 제 3 다이오드(D3), 패널 커패시터(Cp)에 저장된 에너지를 회수하기 위한 전류패스를 형성하도록 제 3 다이오드(D3)와 제 2 인덕터(L2) 사이의 제 7 노드(N7)와 제 2 소스 커패시터(Cs2) 사이에 접속된 제 4 다이오드(D4) 및 제 15 스위치(SW15)를 포함한다. 여기서, 제 14 스위치(SW3) 및 제 3 다이오드(D3)와 제 4 다이오드(D4) 및 제 15 스위치(SW15)는 제 2 소스 커패시터(Cs2)와 제 2 인덕터(L2) 사이에 병렬로 접속된다. 또한, 제 2 소스 커패시터(Cs2)는 제 14 스위치(SW14) 및 제 15 스위치(SW15) 사이와 제 2 전압원(-Vs/2) 사이에 접속된다.
제 2 소스 커패시터(Cs2)는 제 2 전압(-Vs/2)에 의해 패널 커패시터(Cp)에 충전된 에너지를 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 재공급한다.
제 2 인덕터(L2)는 패널 커패시터(Cp)로부터 공급되는 에너지를 저장함과 아울러 패널 커패서터(Cp)와의 LC 공진에 의해 저장된 에너지를 패널 커패시터(Cp)에 공급한다.
제 14 스위치(SW14)는 제 2 소스 커패시터(Cs1)와 제 7 노드(N7) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 14 스위칭 제어신호에 응답하여 제 2 소스 커패시터(Cs2)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급되도록 전류패스를 형성한다.
제 3 다이오드(D3)는 제 14 스위치(SW14)와 제 7 노드(N7) 사이에 접속되어 제 2 소스 커패시터(Cs2)에 충전된 에너지가 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급될 때 패널 커패시터(Cp)로부터의 역전류를 방지한다.
제 15 스위치(SW15)는 제 7 노드(N7)와 제 2 소스 커패시터(Cs2) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 15 스위칭 제어신호에 응답하여 패널 커패시터(Cp)에 저장된 에너지가 제 2 소스 커패시터(Cs2)로 회수되도록 전류패스를 형성한다.
제 4 다이오드(D4)는 제 7 노드(N7)와 제 15 스위치(SW15) 사이에 접속되어 패널 커패시터(Cp)에 저장된 에너지가 제 2 소스 커패시터(Cs2)로 회수될 때 제 2 소스 커패시터(Cs2)로부터의 역전류를 방지한다.
제 2 전압 공급부(76)는 제 6 노드(N6)와 제 2 에너지 회수/공급부(78) 사이에 접속되어 리셋기간 중 셋다운기간, 어드레스기간 및 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y)에 제 2 전압(-Vs/2)을 공급함과 아울러 서스테인기간 동안 패널 커패시터(Cp)의 서스테인전극(Z)에 제 2 전압(-Vs/2)을 공급한다. 이때, 제 2 전압 공급부(76)는 서스테인기간 동안 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 제 2 전압(-Vs/2)을 교번적으로 공급한다. 이러한, 제 2 전압 공급부(76)는 부극성의 제 2 전압(-Vs/2)을 공급하는 제 2 전압원(-Vs/2)과 제 16 스위치(SW16)를 포함한다.
제 16 스위치(SW16)는 제 2 전압원(-Vs/2)과 제 6 노드(N6) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 16 스위칭 제어신호에 응답하여 제 2 전압원(-Vs/2)을 제 6 노드(N6)에 전기적으로 접속시킨다. 이로 인해, 리셋기간 중 셋다운기간, 어드레스기간 및 서스테인기간에 제 6 노드(N6)에는 제 2 전압원(-Vs/2)으로부터 공급되는 제 2 전압(-Vs/2)이 전달된다.
제 2 기저전압 공급부(74)는 제 6 노드(N6)에 접속되어 서스테인기간 동안 서스테인전극(Z)에 기저전압(GND)을 공급한다. 이러한, 제 2 기저전압 공급부(74)는 기저전압원(GND) 및 제 17 스위치(SW17)를 포함한다.
제 17 스위치(SW17)는 제 6 노드(N6)와 기저전압원(GND) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 17 스위칭 제어신호에 응답하여 기저전압원(GND)을 제 6 노드(N6)에 전기적으로 접속시킨다. 이로 인해, 서스테인기간 동안 제 6 노드(N6)에는 기저전압(GND)이 전달된다.
이와 같은 제 2 에너지 회수/공급부(78), 제 2 전압 공급부(76) 및 제 2 기저전압 공급부(74)는 에너지 회수회로로 사용된다.
제 1 전압 공급제어부(80)는 제 1 노드(N1)와 패널 커패시터(Cp)의 서스테인전극(Z) 사이에 접속되어 제 1 전압(Vs/2)이 패널 커패시터(Cp)의 서스테인전극(Z)에 공급되도록 제어한다. 이러한, 제 1 전압 공급제어부(80)는 제 18 스위치(SW18)를 포함한다.
제 18 스위치(SW18)는 제 1 노드(N1)와 패널 커패시터(Cp)의 서스테인전극(Z) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 18 스위칭 제어신호에 응답하여 제 1 전압 공급부(70)로부터 공급되는 제 1 전압(Vs/2)을 패널 커패시터(Cp)의 서스테인전극(Z)에 공급한다.
제 2 전압 공급제어부(82)는 제 6 노드(N6)와 패널 커패시터(Cp)의 서스테인전극(Z) 사이에 접속되어 제 2 전압(-Vs/2) 및 기저전압(GND)이 패널 커패시터(Cp)의 서스테인전극(Z)에 공급되도록 제어한다. 이러한, 제 2 전압 공급제어부(82)는 제 19 스위치(SW19)를 포함한다.
제 19 스위치(SW19)는 제 6 노드(N6)와 패널 커패시터(Cp)의 서스테인전극(Z) 사이에 접속되어 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 19 스위칭 제어신호에 응답하여 제 2 전압 공급부(76)로부터 공급되는 제 2 전압(-Vs/2) 및 제 2 기저전압 공급부(74)로부터 공급되는 기저전압(GND)을 패널 커패시터(Cp)의 서스테인전극(Z)에 공급한다. 또한, 제 19 스위치(SW19)는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 제 19 스위칭 제어신호에 응답하여 제 2 에너지 회수 /공급부(78)로부터 공급되는 에너지를 패널 커패시터(Cp)의 서스테인전극(Z)에 공급하기 위한 공급 경로를 형성함과 아울러 제 2 전압(-Vs/2)에 의해 패널 커패시터(Cp)에 저장된 에너지가 제 2 에너지 회수/공급부(78)에 공급되도록 회수 경로를 형성한다. 그리고, 제 19 스위치(SW19)는 리셋기간 중 셋다운기간과 어드레스기간 동안 제 2 전압 공급부(76)로부터 공급되는 제 2 전압(Vs)이 패널 커패시터(Cp)의 서스테인전극(Z)에 공급되는 것을 방지한다.
이와 같은 구성을 갖는 플라즈마 디스플레이 패널의 구동장치에서 각각의 스위치들(SW1 내지 SW19)은 바디 다이오드가 내장된 전계효과트랜지스터(Field Effect Transistor; FET)가 사용된다.
도 5는 도 4에 도시된 스위치들의 온/오프 타이밍에 따라 발생되는 구동파형을 나타내는 도면이고, 도 6은 도 5에 도시된 구동파형을 발생하기 위한 스위치들의 온/오프 타이밍을 나타내는 도면이며, 도 7 내지 도 17은 도 6에 도시된 온/오프 타이밍에 따라 형성되는 전류패스를 나타내는 도면이다.
도 5 내지 도 17를 참조하면, 리셋기간(RP) 중 셋업기간(SU)의 초기인 t1 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이(HIGH) 상태의 제 2 스위칭 제어신호, 제 5 스위칭 제어신호, 제 16 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 2 스위치(SW2), 제 5 스위치(SW5), 제 16 스위치(SW16) 및 제 19 스위치(SW19)가 턴-온 된다. 이에 따라, 도 7에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1), 제 1 스위치(SW1)의 바디 다이오드, 제 3 노드(N3), 제 2 스위치(SW2), 제 4 노드(N4) 및 제 13 스위치(SW13)의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 서스테인전극(Z), 제 19 스위치(SW19) 및 제 6 노드(N6)를 경유하여 제 2 전압원(-Vs/2)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 1 전압(Vs/2)이 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 2 전압(-1/2)이 공급된다.
리셋기간(RP) 중 셋업기간(SU)인 t2 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 5 스위칭 제어신호, 제 7 스위칭 제어신호, 제 16 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 2 스위치(SW2), 제 5 스위치(SW5), 제 16 스위치(SW16) 및 제 19 스위치(SW19)는 이전의 온 상태를 유지하고, 제 7 스위치(SW7)가 턴-온 된다. 이에 따라, 도 8에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1) 및 제 1 스위치(SW1)의 바디 다이오드를 경유하여 제 3 노드(N3)로 이어지는 제 1 전류패스, 셋업전압원(Vsetup), 제 7 스위치(SW7), 제 3 노드(N3), 제 2 스위치(SW2), 제 4 노드(N4) 및 제 13 스위치(SW13)의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 2 전류패스 및 패널 커패시터(Cp)의 서스테인전극(Z), 제 19 스위치(SW19) 및 제 6 노드(N6)를 경유하여 제 2 전압원(-Vs/2)으로 이어지는 제 3 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 1 전압(Vs/2)에서 피크전압(Vs/2+Vsetup)까지 소정의 기울기로 상승하는 상승 램프파형(PR)이 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 2 전압(-Vs/2)이 공급된다.
리셋기간(RP) 중 셋다운기간(SD)의 초기인 t3 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 5 스위칭 제어신호, 제 17 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 2 스위치(SW2), 제 5 스위치(SW5) 및 제 19 스위치(SW19)는 이전의 온 상태를 유지하고, 제 17 스위치(SW17)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우(LOW) 상태의 제 7 스우칭 제어신호 및 제 16 스위칭 제어신호에 따라 제 7 스위치(SW7) 및 제 16 스위치(SW16)는 턴-오프 된다. 이에 따라, 도 9에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1), 제 1 스위치(SW1)의 바디 다이오드, 제 3 노드(N3), 제 2 스위치(SW2), 제 4 노드(N4) 및 제 13 스위치(SW13)의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 서스테인전극(Z), 제 19 스위치(SW19) 및 제 6 노드(N6)를 경유하여 기저전압원(GND)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 1 전압(Vs/2)이 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 기저전압(GND)이 공급된다.
리셋기간(RP) 중 셋다운기간(SD)인 t4 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 5 스위칭 제어신호, 제 8 스위칭 제어신호, 제 11 스위칭 제어신호, 제 16 스위칭 제어신호 및 제 18 스위칭 제어신호에 따라, 제 5 스위치(SW5)는 이전의 온 상태를 유지하고, 제 8 스위치(SW8), 제 11 스위치(SW11), 제 16 스위치(SW16) 및 제 18 스위치(SW18)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 17 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 17 스위치(SW17) 및 제 19 스위치(SW19)는 턴-오프 된다. 이에 따라, 도 10에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1) 및 제 18 스위치(SW18)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 스캔전극(Y), 제 12 스위치(SW12)의 바디 다이오드, 제 5 노드(N5), 제 11 스위치(SW11), 제 4 노드(N4), 제 8 스위치(SW8) 및 제 6 노드(N6)를 경유하여 제 2 전압원(-Vs/2)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 1 전압(Vs/2)에서 제 2 전압(-Vs/2)까지 소정의 기울기로 하강하는 하강 램프파형(NR)이 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 1 전압(Vs/2)이 공급된다.
어드레스기간(AP) 중 t5 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 5 스위칭 제어신호, 제 10 스위칭 제어신호 및 제 18 스위칭 제어신호에 따라 제 5 스위치(SW5) 및 제 18 스위치(SW18)는 이전의 온 상태를 유지하고, 제 10 스위치(SW10)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 8 스위칭 제어신호, 제 11 스위칭 제어신호 및 제 16 스위칭 제어신호에 따라 제 8 스위치(SW8), 제 11 스위치(SW11) 및 제 16 스위치(SW16)는 턴-오프 된다. 이에 따라, 도 11에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1) 및 제 18 스위치(SW18)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 스캔전극(Y), 제 12 스위치(SW12)의 바디 다이오드, 제 5 노드(N5) 및 제 10 스 위치(SW10)를 경유하여 스캔 기준전압원(Vsc)으로 이어지는 제 2 전류패스가 형성된다. 이때, 스캔 기준전압원(Vsc)으로부터 공급되는 스캔 기준전압(Vsc)이 기저전압(GND) 이상의 전압값을 갖을 경우 제 2 전류패스는 스캔 기준전압원(Vsc), 제 10 스위치(SW10), 제 5 노드(N5), 제 11 스위치(SW11), 제 4 노드(N4) 및 제 13 스위치(SW13)의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지도록 형성된다. 이에 따라, 패널 커패시터(Cp)의 스캔전극(Y)에는 스캔 기준전압(Vsc)이 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 1 전압(Vs/2)이 공급된다.
어드레스기간(AP) 중 패널 커패시터(Cp)의 스캔전극(Y)에 스캔펄스(SCNP)가 공급되는 t6 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 5 스위칭 제어신호, 제 9 스위칭 제어신호, 제 11 스위칭 제어신호, 제 16 스위칭 제어신호 및 제 18 스위칭 제어신호에 따라 제 5 스위치(SW5) 및 제 18 스위치(SW18)는 이전의 온 상태를 유지하고, 제 11 스위치(SW11), 제 9 스위치(SW9) 및 제 16 스위치(SW16)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 10 스위칭 제어신호에 따라 제 10 스위치(SW10)는 턴-오프 된다. 이에 따라, 도 12에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1) 및 제 18 스위치(SW18)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 스캔전극(Y), 제 12 스위치(SW12)의 바디 다이오드, 제 5 노드(N5), 제 11 스위치(SW11), 제 4 노드(N4), 제 9 스위치(SW9), 제 6 노드(N6) 및 제 16 스위치(SW16)를 경유하여 제 2 전압원(-Vs/2)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 2 전압레벨(-Vs/2)을 갖는 스캔펄스(SCNP)가 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 1 전압(Vs/2)이 공급된다.
어드레스기간(AP) 중 t7 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 5 스위칭 제어신호, 제 10 스위칭 제어신호 및 제 18 스위칭 제어신호에 따라 제 5 스위치(SW5) 및 제 18 스위치(SW18)는 이전의 온 상태를 유지하고, 제 10 스위치(SW10)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 9 스위칭 제어신호, 제 11 스위칭 제어신호 및 제 16 스위칭 제어신호에 따라 제 9 스위치(SW9), 제 11 스위치(SW11) 및 제 16 스위치(SW16)는 턴-오프 된다. 이에 따라, 도 11에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1) 및 제 18 스위치(SW18)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 스캔전극(Y), 제 12 스위치(SW12)의 바디 다이오드, 제 5 노드(N5) 및 제 10 스위치(SW10)를 경유하여 스캔 기준전압원(Vsc)으로 이어지는 제 2 전류패스가 형성된다. 이때, 스캔 기준전압원(Vsc)으로부터 공급되는 스캔 기준전압(Vsc)이 기저전압(GND) 이상의 전압값을 갖을 경우 제 2 전류패스는 스캔 기준전압원(Vsc), 제 10 스위치(SW10), 제 5 노드(N5), 제 11 스위치(SW11), 제 4 노드(N4), 제 13 스위치(SW13)의 바디 다이오드 및 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지도록 형성된다. 이에 따라, t5 시점에서와 동일하게 패널 커패시터(Cp)의 스캔전극(Y)에는 스캔 기준전압(Vsc)이 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 1 전압(Vs/2)이 공급된다.
서스테인기간(SP)의 초기인 t8 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 6 스위칭 제어신호, 제 17 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 2 스위치(SW2), 제 6 스위치(SW6), 제 17 스위치(SW17) 및 제 19 스위치(SW19)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 5 스위칭 제어신호, 제 9 스위칭 제어신호, 제 11 스위칭 제어신호, 제 16 스위칭 제어신호 및 제 18 스위칭 제어신호에 따라 제 5 스위치(SW5), 제 9 스위치(SW9), 제 11 스위치(SW11), 제 16 스위치(SW16) 및 제 18 스위치(SW18)는 턴-오프 된다. 이에 따라, 도 13에 도시된 바와 같이 기저전압원(GND), 제 6 스위치(SW6), 제 1 노드(N1), 제 1 스위치(SW1)의 바디 다이오드, 제 3 노드(N3), 제 2 스위치(SW2), 제 4 노드(N4) 및 제 13 스위치(SW13)의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 1 전류패스와 기저전압원(GND), 제 17 스위치(SW17), 제 6 노드(N6) 및 제 19 스위치(SW19)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에는 기저전압(GND)이 공급된다.
서스테인기간(SP) 중 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)에 공급하는 t9 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 3 스위칭 제어신호, 제 15 스위칭 제어 신호 및 제 19 스위칭 제어신호에 따라 제 2 스위치(SW2) 및 제 19 스위치(SW19)는 이전의 온 상태를 유지하고, 제 3 스위치(SW3) 및 제 15 스위치(SW15)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 6 스위칭 제어신호 및 제 17 스위칭 제어신호에 따라 제 6 스위치(SW6) 및 제 17 스위치(SW17)는 턴-오프 된다. 이에 따라, 도 14에 도시된 바와 같이 제 1 소스 커패시터(Cs1), 제 3 스위치(SW3), 제 1 다이오드(D1), 제 1 인덕터(L1), 제 1 노드(N1), 제 1 스위치(SW1)의 바디 다이오드, 제 3 노드(N3), 제 2 스위치(SW2), 제 4 노드(N4) 및 제 13 스위치(SW13)의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 서스테인전극(Z), 제 19 스위치(SW19), 제 6 노드(N6), 제 2 인덕터(L2), 제 7 노드(N7), 제 4 다이오드(D4), 제 15 스위치(SW15) 및 제 2 소스 커패시터(Cs2)를 경유하여 제 2 전압원(-Vs/2)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 1 소스 커패시터(Cs1)에 저장된 에너지가 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)은 방전에 기여하지 않은 무효전력의 에너지를 제 2 소스 커패시터(Cs2)에 공급한다. 이에 따라, 제 1 소스 커패시터(Cs1)에 저장된 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에 공급되므로 패널 커패시터(Cp)의 스캔전극(Y)에는 기저전압(GND)에서 제 1 전압(Vs/2)으로 상승하는 전압이 공급된다. 또한, 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 패널 커패시터(Cp)의 서스테인전극(Z)에서 제 2 소스 커패시터(Cs2)로 회수되므로 패널 커패시터(Cp)의 서스테인전극(Z)에는 기저전압(GND)에서 제 2 전압(-Vs/2)으로 하강 하는 전압이 공급된다.
서스테인기간(SP) 중 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 서스테인펄스(SUSP)가 공급되는 t10 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 5 스위칭 제어신호, 제 16 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 2 스위치(SW2) 및 제 19 스위치(SW19)는 이전의 온 상태를 유지하고, 제 5 스위치(SW5) 및 제 16 스위치(SW16)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 3 스위칭 제어신호 및 제 15 스위칭 제어신호에 따라 제 3 스위치(SW3) 및 제 15 스위치(SW15)는 턴-오프 된다. 이에 따라, 도 7에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1), 제 1 스위치(SW1)의 바디 다이오드, 제 3 노드(N3), 제 2 스위치(SW2), 제 4 노드(N4) 및 제 13 스위치(SW13)의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 서스테인전극(Z), 제 19 스위치(SW19) 및 제 6 노드(N6)를 경유하여 제 2 전압원(-Vs/2)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 1 전압(Vs/2)이 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 2 전압(-1/2)이 공급된다. 여기서, t9 시점 및 t10 시점의 동작은 거의 동시에 발생된다. 즉, 도 5에서 서스테인기간(SP) 동안 패널 커패시터(Cp)의 스캔전극(Y)에 제 1 전압(Vs/2)이 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에 제 2 전압(-Vs/2)이 공급될 때 t9 시점의 동작 및 t10 시점의 동작이 발생된다.
서스테인기간(SP) 중 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)에 공급하는 t11 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 1 스위칭 제어신호, 제 4 스위칭 제어신호, 제 11 스위칭 제어신호, 제 14 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 9 스위치(SW9)는 이전의 온 상태를 유지하고, 제 1 스위치(SW1), 제 4 스위치(SW4) 및 제 11 스위치(SW11)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 2 스위칭 제어신호, 제 5 스위칭 제어신호 및 제 16 스위칭 제어신호에 따라 제 2 스위치(SW2), 제 5 스위치(SW5) 및 제 16 스위치(SW16)는 턴-오프 된다. 이에 따라, 도 15에 도시된 바와 같이 패널 커패시터(Cp)의 스캔전극(Y), 제 12 스위치(SW12)이 바디 다이오드, 제 5 노드(N5), 제 11 스위치(SW11), 제 4 노드(N4), 제 2 스위치(SW2)의 바디 다이오드, 제 3 노드(N3), 제 1 스위치(SW1), 제 1 노드(N1), 제 1 인덕터(L1), 제 2 노드(N2), 제 2 다이오드(D2), 제 4 스위치(SW4) 및 제 1 소스 커패시터(Cs1)를 경유하여 기저전압원(GND)으로 이어지는 제 1 전류패스와 제 2 전압원(-Vs/2), 제 2 소스 커패시터(Cs2), 제 14 스위치(SW14), 제 3 다이오드(D3), 제 2 인덕터(L2), 제 6 노드(N6) 및 제 19 스위치(SW19)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에서 제 1 소스 커패시터(Cs1)로 회수되므로 패널 커패시터(Cp)의 스캔전극(Y)에는 제 1 전압(Vs/2)에서 기저전압 (GND)로 하강하는 전압이 공급된다. 또한, 제 2 소스 커패시터(Cs2)에 저장된 에너지가 패널 커패시터(Cp)의 서스테인전극(Z)에 공급되므로 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 2 전압(-Vs/2)에서 기저전압(GND)으로 상승하는 전압이 공급된다.
서스테인기간(SP) 중 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 공급되는 서스테인펄스(SUSP)의 극성이 변하는 t12 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 2 스위칭 제어신호, 제 6 스위칭 제어신호, 제 17 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 19 스위치(SW19)는 이전의 온 상태를 유지하고, 제 2 스위치(SW2), 제 6 스위치(SW6) 및 제 17 스위치(SW17)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 1 스위칭 제어신호, 제 4 스위칭 제어신호, 제 11 스위칭 제어신호 및 제 14 스위칭 제어신호에 따라 제 1 스위치(SW1), 제 4 스위치(SW4), 제 11 스위치(SW11) 및 제 14 스위치(SW14)는 턴-오프 된다. 이에 따라, 도 13에 도시된 바와 같이 기저전압원(GND), 제 6 스위치(SW6), 제 1 노드(N1), 제 1 스위치(SW1)의 바디 다이오드, 제 3 노드(N3), 제 2 스위치(SW2), 제 4 노드(N4) 및 제 13 스위치(SW13)의 바디 다이오드를 경유하여 패널 커패시터(Cp)의 스캔전극(Y)으로 이어지는 제 1 전류패스와 기저전압원(GND), 제 17 스위치(SW17), 제 6 노드(N6) 및 제 19 스위치(SW19)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에는 기저전압(GND)이 공급된다.
서스테인기간(SP) 중 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)에 공급하는 t13 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 3 스위칭 제어신호, 제 9 스위칭 제어신호, 제 11 스위칭 제어신호, 제 15 스위칭 제어신호 및 제 18 스위칭 제어신호에 따라 제 3 스위치(SW3), 제 9 스위치(SW9), 제 11 스위치(SW11), 제 15 스위치(SW15) 및 제 18 스위치(SW18)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 2 스위칭 제어신호, 제 6 스위칭 제어신호, 제 17 스위칭 제어신호 및 제 19 스위칭 제어신호에 따라 제 2 스위치(SW2), 제 6 스위치(SW6), 제 17 스위치(SW17) 및 제 19 스위치(SW19)는 턴-오프 된다. 이에 따라, 도 16에 도시된 바와 같이 제 1 소스 커패시터(Cs1), 제 3 스위치(SW3), 제 1 다이오드(D1), 제 2 노드(N2), 제 1 인덕터(L1), 제 1 노드(N1) 및 제 18 스위치(SW18)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 스캔전극(Y), 제 12 스위치(SW12)의 바디 다이오드, 제 5 노드(N5), 제 11 스위치(SW11), 제 4 노드(N4), 제 9 스위치(SW9), 제 6 노드(N6), 제 2 인덕터(L2), 제 7 노드(N7), 제 4 다이오드(D4), 제 15 스위치(SW15) 및 제 2 소스 커패시터(Cs2)를 경유하여 제 2 전압원(-Vs/2)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 1 소스 커패시터(Cs1)에 저장된 에너지가 공급되고, 패널 커패시터(Cp)의 스캔전극(Y)은 방전에 기여하지 않은 무효전력의 에너지를 제 2 소스 커패시터(Cs2)에 공급한다. 이에 따라, 패널 커패시 터(Cp)의 서스테인전극(Z)에는 제 1 소스 커패시터(Cs1)로부터 공급되는 에너지로 인해 기저전압(GND)에서 제 1 전압(Vs/2)으로 상승하는 전압이 공급된다. 또한, 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지가 패널 커패시터(Cp)의 스캔전극(Y)에서 제 2 소스 커패시터(Cs2)로 회수되므로 패널 커패시터(Cp)의 스캔전극(Y)에는 기저전압(GND)에서 제 2 전압(-Vs/2)으로 하강하는 전압이 공급된다.
서스테인기간(SP) 중 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 서스테인펄스(SUSP)가 공급되는 t14 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 5 스위칭 제어신호, 제 9 스위칭 제어신호, 제 11 스위칭 제어신호, 제 16 스위칭 제어신호 및 제 18 스위칭 제어신호에 따라 제 9 스위치(SW9), 제 11 스위치(SW11) 및 제 18 스위치(SW18)는 이전의 온 상태를 유지하고, 제 5 스위치(SW5) 및 제 16 스위치(SW16)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 3 스위칭 제어신호 및 제 15 스위칭 제어신호에 따라 제 3 스위치(SW3) 및 제 15 스위치(SW15)는 턴-오프 된다. 이에 따라, 도 12에 도시된 바와 같이 제 1 전압원(Vs/2), 제 5 스위치(SW5), 제 1 노드(N1) 및 제 18 스위치(SW18)를 경유하여 패널 커패시터(Cp)의 서스테인전극(Z)으로 이어지는 제 1 전류패스와 패널 커패시터(Cp)의 스캔전극(Y), 제 12 스위치(SW12)의 바디 다이오드, 제 5 노드(N5), 제 11 스위치(SW11), 제 4 노드(N4), 제 9 스위치(SW9), 제 6 노드(N6) 및 제 16 스위치(SW16)를 경유하여 제 2 전압원(-Vs/2)으로 이어지는 제 2 전류패스가 형성된다. 이로 인해, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 2 전압레벨(-Vs/2)을 갖는 스캔펄스(SCNP)가 공급되고, 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 1 전압(Vs/2)이 공급된다.
서스테인기간(SP) 중 패널 커패시터(Cp)에서 방전에 기여하지 않은 무효전력의 에너지를 패널 커패시터(Cp)로부터 회수함과 아울러 회수된 에너지를 패널 커패시터(Cp)에 공급하는 t15 시점에서는 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 하이 상태의 제 4 스위칭 제어신호, 제 9 스위칭 제어신호, 제 11 스위칭 제어신호, 제 14 스위칭 제어신호 및 제 18 스위칭 제어신호에 따라 제 9 스위치(SW9), 11 스위치(SW11) 및 제 18 스위치(SW18)는 이전의 온상태를 유지하고, 제 4 스위치(SW4) 및 제 14 스위치(SW14)가 턴-온 된다. 또한, 타이밍 콘트롤러(도시하지 않음)로부터 공급되는 로우 상태의 제 5 스위칭 제어신호 및 제 16 스위칭 제어신호에 따라 제 5 스위치(SW5) 및 제 16 스위치(SW16)는 턴-오프 된다. 이에 따라, 도 17에 도시된 바와 같이 패널 커패시터(Cp)의 서스테인전극(Z), 제 18 스위치(SW18), 제 1 노드(N1), 제 1 인덕터(L1), 제 2 노드(N2), 제 2 다이오드(D2) 및 제 1 소스 커패시터(Cs1)를 경유하여 기저전압원(GND)으로 이어지는 제 1 전류패스와 제 2 전압원(-Vs/2), 제 2 소스 커패시터(Cs2), 제 14 스위치(SW14), 제 3 다이오드(D3), 제 7 노드(N7), 제 2 인덕터(L2), 제 6 노드(N6), 제 9 스위치(SW9), 제 4 노드(N4) 및 제 11 스위치(SW11)를 경유하여 제 5 노드(N5)로 이어지는 제 2 전류패스를 형성한다. 이로 인해, 패널 커패시터(Cp)의 서스테인전극(Z)은 방전에 기여하지 않은 무효전력의 에너지를 제 1 소스 커패시터(Cs1)에 공급하고, 패널 커패시터(Cp)의 스캔전극(Y)에는 제 2 소스 커패시터(Cs2)에 저장된 에너지가 공급된 다. 이에 따라, 패널 커패시터(Cp)의 서스테인전극(Z)에서 방전에 기여하지 않은 무효전력의 에너지가 제 1 소스 커패시터(Cs1)에 회수되므로 패널 커패시터(Cp)의 서스테인전극(Z)에는 제 1 전압(Vs/2)에서 기저전압(GND)으로 하강하는 전압이 공급된다. 또한, 패널 커패시터(Cp)의 스캔전극(Y)은 제 12 스위치(SW12)의 바디 다이오드를 통해 제 5 노드(N5)와 접속되어 제 5 노드(N5)에 공급된 에너지 즉, 제 2 소스 커패시터(Cs2)에 저장된 에너지를 공급받게 되므로 패널 커패시터(Cp)의 스캔전극(Y)에는 제 2 전압(-Vs/2) 에서 기저전압(GND)으로 상승하는 전압이 공급된다.
이때, t8 시점부터 t15 시점까지는 서스테인기간(SP) 동안 반복적으로 동작하여 패널 커패시터(Cp)의 스캔전극(Y) 및 서스테인전극(Z)에 서스테인펄스(SUSP)를 공급한다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치 및 구동방법은 플라즈마 디스플레이 패널의 구동에 필요한 전원의 수를 줄여 각 전원의 레벨을 변환시키기 위한 DC-DC 변환회로의 수를 줄임으로써 제조 비용을 저감시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (14)

  1. 셋업전압, 스캔 기준전압을 패널 커패시터의 스캔전극에 공급함과 아울러 정극성의 제 1 전압을 상기 패널 커패시터의 스캔전극 및 서스테인전극에 교번적으로 공급하며, 부극성의 제 2 전압이 상기 패널 커패시터의 스캔전극에 공급되도록 제어하는 스캔 구동부; 및
    상기 패널 커패시터의 스캔전극 및 서스테인전극에 상기 제 2 전압을 교번적으로 공급함과 아울러 상기 제 1 전압이 상기 패널 커패시터의 서스테인전극에 공급되도록 제어하는 서스테인 구동부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압과 제 2 전압은 서스테인전압 만큼의 전압차를 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  3. 제 2 항에 있어서,
    상기 제 1 전압은 기저전압과 정극성의 서스테인전압 사이의 전압 값을 갖고, 상기 제 2 전압은 기저전압과 부극성의 서스테인전압 사이의 전압 값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  4. 제 3 항에 있어서,
    상기 제 1 전압은 1/2 서스테인전압이고, 상기 제 2 전압은 -1/2 서스테인전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  5. 제 1 항에 있어서,
    상기 스캔 구동부는
    상기 패널 커패시터의 스캔전극 및 서스테인전극에 상기 제 1 전압을 공급하기 위한 제 1 전압원;
    상기 제 1 전압원과 상기 플라즈마 디스플레이 패널의 스캔전극 사이의 제 1 노드와 상기 서스테인 구동부 사이에 접속되어 상기 서스테인 구동부로부터 공급되는 제 2 전압이 상기 패널 커패시터의 스캔전극에 공급되도록 제어하는 스캔전압 공급제어부; 및
    상기 제 1 노드와 상기 서스테인 구동부 사이에 상기 스캔전압 공급제어부와 병렬로 접속되어 상기 제 2 전압이 소정의 기울기를 갖도록 조절하고 상기 소정의 기울기를 갖는 제 2 전압이 상기 패널 커패시터의 스캔전극에 공급되도록 제어하는 셋다운전압 공급제어부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 제 5 항에 있어서,
    상기 스캔전압 공급제어부는
    상기 제 1 노드와 상기 서스테인 구동부 사이에 접속된 제 1 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  7. 제 6 항에 있어서,
    상기 셋다운전압 공급제어부는
    상기 제 1 노드와 상기 서스테인 구동부 사이에 상기 제 1 스위치와 병렬로 접속된 제 2 스위치 및;
    상기 제 2 전압의 기울기를 조절하기 위해 상기 제 2 스위치의 게이트단자에 접속된 가변저항을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  8. 제 7 항에 있어서,
    상기 서스테인 구동부는
    상기 플라즈마 디스플레이 패널의 스캔전극 및 서스테인전극에 제 2 전압을 공급하기 위한 제 2 전압원;
    상기 제 1 전압원과 상기 패널 커패시터의 서스테인전극 사이에 접속되어 상기 제 1 전압원으로의 제 1 전압이 상기 패널 커패시터의 서스테인전극에 공급되도록 제어하는 제 1 전압 공급제어부; 및
    상기 제 2 전압원, 상기 셋다운전압 공급제어부 및 상기 스캔전압 공급제어부의 공통단자인 제 2 노드와 상기 패널 커패시터의 서스테인전극 사이에 접속되어 상기 제 2 전압이 상기 패널 커패시터의 서스테인전극에 공급되도록 제어하는 제 2 전압 공급제어부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  9. 제 8 항에 있어서,
    상기 제 1 전압 공급제어부는
    상기 제 1 전압원과 상기 패널 커패시터의 서스테인전극 사이에 접속된 제 3 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  10. 제 9 항에 있어서,
    상기 제 2 전압 공급제어부는
    상기 제 1 노드와 상기 패널 커패시터의 서스테인전극 사이에 접속된 제 4 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  11. 리셋기간, 어드레스기간 및 서스테인기간으로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 리셋기간 중 셋업기간 동안 상기 플라즈마 디스플레이 패널의 스캔전극에 정극성의 제 1 전압에서 소정의 기울기로 상승하는 상승 램프파형을 공급함과 아울러 상기 패널 커패시터의 서스테인전극에 부극성의 제 2 전압을 공급하는 단계;
    상기 리셋기간 중 셋다운기간 동안 상기 제 1 전압에서 소정의 기울기로 상기 제 2 전압까지 하강하는 하강 램프파형을 공급함과 아울러 상기 패널 커패시터의 서스테인전극에 상기 제 1 전압을 공급하는 단계;
    상기 어드레스기간 동안 상기 패널 커패시터의 스캔전극에 제 2 전압레벨을 갖는 스캔펄스를 공급하는 단계;
    상기 서스테인기간 동안 상기 패널 커패시터의 스캔전극에 제 1 전압레벨을 갖는 정극성 서스테인펄스와 제 2 전압레벨을 갖는 부극성 서스테인펄스를 순차적으로 공급함과 아울러 상기 패널 커패시터의 스캔전극과 교번적으로 상기 패널 커패시터의 서스테인전극에 부극성 서스테인펄스 및 정극성 서스테인펄스를 순차적으로 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 11 항에 있어서,
    상기 제 1 전압과 제 2 전압은 서스테인전압 만큼의 전압차를 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 12 항에 있어서,
    상기 제 1 전압은 기저전압과 정극성의 서스테인전압 사이의 전압 값을 갖고, 상기 제 2 전압은 기저전압과 부극성의 서스테인전압 사이의 전압 값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  14. 제 13 항에 있어서,
    상기 제 1 전압은 1/2 서스테인전압이고, 상기 제 2 전압은 -1/2 서스테인전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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KR20030027173A (ko) * 2001-09-14 2003-04-07 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치

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