KR100680444B1 - Method for manufacturing capacitor in semiconductor device - Google Patents

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Abstract

본 발명은 디램(DRAM) 제품의 충분한 정전 용량 확보를 위해 다결정 실리콘층의 결정 경계면에서 식각량이 많은 것을 이용하여 캐패시터 하부 전극의 표면적을 증가시키는 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 홀을 형성하는 단계; 상기 홀 내부에 불순물이 도핑된 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 표면의 결정 경계를 따라 습식각하여 울퉁 불퉁한 표면을 가진 캐패시터 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전층을 형성하는 단계; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, which increases the surface area of a capacitor lower electrode by using a large amount of etching at a crystal interface of a polycrystalline silicon layer to secure sufficient capacitance of a DRAM product. Forming an insulating layer; Etching the insulating layer to form a hole; Forming a polycrystalline silicon layer doped with impurities in the hole; Wet etching along a crystal boundary of the surface of the polycrystalline silicon layer to form a capacitor lower electrode having an uneven surface; Forming a dielectric layer on the lower electrode; Forming an upper electrode on the dielectric layer.

캐패시터, 다결정 실리콘, 결정 경계Capacitor, Polycrystalline Silicon, Crystal Boundary

Description

반도체 소자의 캐패시터 제조 방법{Method for manufacturing capacitor in semiconductor device}Method for manufacturing capacitor in semiconductor device

도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조방법의 공정 단면도1A to 1C are cross-sectional views of a method of manufacturing a capacitor of a semiconductor device of the prior art.

도 2a와 도 2b는 본 발명에 따른 다결정 실리콘층의 불순물 주입 및 식각 상태도2A and 2B are impurity implantation and etching states of the polycrystalline silicon layer according to the present invention.

도 3a내지 도 3c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도3A to 3C are cross-sectional views of a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 게이트 전극31 semiconductor substrate 32 gate electrode

33 : 패드 34 : 제 1 절연층33: pad 34: first insulating layer

35 : 비트라인 36 : 제 2 절연층35 bit line 36 second insulating layer

37 : 다결정 실리콘 플러그 38 : 제 3 절연층37 polycrystalline silicon plug 38 third insulating layer

39 : 제 4 절연층 40 : 감광층 패턴39: fourth insulating layer 40: photosensitive layer pattern

42 : 다결정 실리콘층 42 polycrystalline silicon layer

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 디램(DRAM) 제품의 충분한 정전 용량 확보를 위해 다결정 실리콘층의 결정 경계면에서 식각량이 많은 것을 이용하여 캐패시터 하부 전극의 표면적을 증가시키는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to increase the surface area of a capacitor lower electrode by using a large amount of etching at a crystal interface of a polysilicon layer in order to secure sufficient capacitance of a DRAM product. It relates to a capacitor manufacturing method.

반도체 소자가 집적화되면서 셀 사이즈가 줄어들고 제한된 캐패시터 영역에서 캐패시터 하부 전극의 필요한 표면적을 확보하기 위해 컵 형태(cup-type)의 캐패시터 하부 전극을 형성하고, 캐패시터 하부 전극상에 반구형 다결정 실리콘(hemishperical polycrytalline silicon)을 이용하여 표면적을 증가시켜 필요한 정전용량을 확보하였다. Integrating semiconductor devices reduces the cell size and forms cup-type capacitor bottom electrodes to secure the required surface area of the capacitor bottom electrode in a limited capacitor area, and hemispherical polycrytalline silicon is formed on the capacitor bottom electrode. ) Increased the surface area to obtain the required capacitance.

그러나 반구형 다결정 실리콘을 채용하는 경우, 반구형 다결정 실리콘의 과잉성장(over growing)에 의해 캐패시터와 캐패시터의 하부 전극 사이의 단락이 종종 발생하고 그로 인해 수율이 저하되는 문제점이 있었다. However, when employing hemispherical polycrystalline silicon, there is a problem that a short circuit between the capacitor and the lower electrode of the capacitor often occurs due to overgrowth of the hemispherical polycrystalline silicon, and thus yield is lowered.

이와 같은 문제를 해결하기 위해 제시되고 있는 것이 캐패시터의 하부 전극으로 사용되는 다결정실리콘층에 불순물을 주입하고 식각하여 울룽불퉁한 표면을 가진 다결정 실리콘층(rugged polysilicon layer)을 형성하는 방법이다. In order to solve this problem, a method of forming a rugged polysilicon layer having a rugged surface by implanting and etching impurities into a polysilicon layer used as a lower electrode of a capacitor.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조 방법에 관하여 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조방법의 공정 단면도이다. 1A to 1C are cross-sectional views of a capacitor manufacturing method of a semiconductor device of the prior art.                         

도 1a와 같이, 반도체 기판(1)상에 게이트 전극(2)과 패드(3)를 형성하고 게이트 전극(2)과 패드(3)상에 제 1 절연층(4)을 적층하고 비트라인(5)을 형성한다.As shown in FIG. 1A, a gate electrode 2 and a pad 3 are formed on a semiconductor substrate 1, and a first insulating layer 4 is stacked on the gate electrode 2 and the pad 3, and a bit line ( 5) form.

그 후 비트라인(5)와 제 1 절연층(4)상에 제 2 절연층(6)를 적층하고 제 2 절연층(6)를 식각하여 패드(3)과 연결되는 콘택홀을 형성하고 콘택홀 내에 다결정 실리콘을 충진하여 다결정 실리콘 플러그(7)을 형성하는 공정을 진행한 후 제 2 절연층(6)과 다결정 실리콘 플러그(7)상에 질화층(8)를 형성하고 질화층(8)상에 산화층(9)을 적층한다.Thereafter, a second insulating layer 6 is stacked on the bit line 5 and the first insulating layer 4, and the second insulating layer 6 is etched to form a contact hole connected to the pad 3, and to make contact. After filling the hole with polycrystalline silicon to form the polycrystalline silicon plug 7, the nitride layer 8 is formed on the second insulating layer 6 and the polycrystalline silicon plug 7, and the nitride layer 8 is formed. The oxide layer 9 is laminated on it.

그리고 산화층(9)상에 감광층을 도포하고 캐패시터 하부 전극 영역의 감광층을 노광하고 현상하여 감광층 패턴(10)을 형성한다. Then, a photosensitive layer is coated on the oxide layer 9, and the photosensitive layer of the capacitor lower electrode region is exposed and developed to form the photosensitive layer pattern 10.

도 1b와 같이, 감광층 패턴(10)을 마스크로 하여 다결정 실리콘 플러그(7)와 대응되는 질화층(8) 및 산화층(9)을 식각하여 캐패시터의 하부 전극이 형성되는 홀(11)을 형성하고, 홀(11)를 포함한 산화층(9)상에 비정질 실리콘층(12)를 형성한 후 캐패시터의 하부전극이 형성되는 홀(11)과 대응되는 비정질 실리콘층(12)상에 SOG(spin on glass)층(도면에 도시되지 않음)을 형성하고, 산화층(9)와 SOG층을 마스크로 하여 비정질 실리콘층(12)을 식각한 후 SOG층과 산화층(9)을 제거하여 최종적으로 컵 형태의 비정질 실리콘층(12)을 잔류시킨다. As shown in FIG. 1B, the photoresist layer pattern 10 is used as a mask to etch the nitride layer 8 and the oxide layer 9 corresponding to the polycrystalline silicon plug 7 to form holes 11 in which the lower electrode of the capacitor is formed. After the amorphous silicon layer 12 is formed on the oxide layer 9 including the holes 11, spin on SOG is formed on the amorphous silicon layer 12 corresponding to the hole 11 in which the lower electrode of the capacitor is formed. a glass layer (not shown), the amorphous silicon layer 12 is etched using the oxide layer 9 and the SOG layer as a mask, and then the SOG layer and the oxide layer 9 are removed to finally form a cup. The amorphous silicon layer 12 is left.

도 1c와 같이, 비정질 실리콘층(12)상에 반구형 다결정 실리콘층(hemishperical polycrytalline silicon)(13)를 형성한다.As shown in FIG. 1C, a hemispherical polycrytalline silicon 13 is formed on the amorphous silicon layer 12.

그리고 반구형 다결정 실리콘층(13)상에 유전층(도면에 도시되지 않음)과 유전층상에 캐패시터 상부전극(도면에 도시되지 않음)를 형성한다. A dielectric layer (not shown) is formed on the hemispherical polycrystalline silicon layer 13 and a capacitor upper electrode (not shown) is formed on the dielectric layer.                         

도면에는 도시되지 않았지만 반구형 다결정 실리콘층(13)의 과도 성장(over growing)에 의해 캐패시터와 캐패시터의 하부 전극 사이의 단락이 종종 발생하고 그로 인해 수율이 저하되는 문제점이 있었다.Although not shown in the drawings, a short circuit between the capacitor and the lower electrode of the capacitor is often caused by overgrowing of the hemispherical polycrystalline silicon layer 13, thereby resulting in a decrease in yield.

이와 같은 종래 기술의 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.Such a manufacturing method of a semiconductor device of the prior art has the following problems.

반구형 다결정 실리콘층(hemishperical polycrytalline silicon)을 사용하여 캐패시터 하부전극의 표면적을 증가시켜 필요한 정전 용량을 확보하는 장점이 있으나, 셀 사이즈가 감소함에 따라 캐패시터의 하부 전극의 사이의 간격도 좁아지고 공정 마진(margin)의 확보가 어렵게 되었다.The hemispherical polycrytalline silicon layer is used to increase the surface area of the capacitor lower electrode to secure the required capacitance, but as the cell size decreases, the spacing between the lower electrodes of the capacitor becomes smaller and process margin ( It is difficult to secure margins.

따라서 비정질 실리콘층상에 반구형 다결정 실리콘층이 과도 성장(over growing)되는 경우 캐패시터와 캐패시터의 하부 전극 사이의 단락이 발생하고 그로 인해 수율이 저하되는 문제점이 있었다. Therefore, when the hemispherical polycrystalline silicon layer overgrows on the amorphous silicon layer, there is a problem in that a short circuit occurs between the capacitor and the lower electrode of the capacitor, resulting in a decrease in yield.

본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 제조 방법의 문제를 해결하기 위한 것으로 캐패시터의 하부 전극으로 사용되는 다결정 실리콘층에 불순물을 주입하고 확산시키면 다결정 실리콘층의 결정(grain) 내부보다 결정 경계(grain boundary)에 불순물의 농도가 더 높고 식각량이 많아지는 것을 이용하여 울룽불퉁한 표면을 가진 다결정 실리콘층(rugged polysilicon layer)을 형성하여 캐패시터 하부 전극의 표면적을 증가시키면서 반구형 다결정 실리콘에서와 같은 과도성장에 의한 단락의 위험이 없는 반도체 소자의 캐패시터 제조 방법을 제공하 는 데 그 목적이 있다.The present invention is to solve the problem of the conventional method of manufacturing a capacitor of a semiconductor device, and when impurities are injected and diffused into the polycrystalline silicon layer used as the lower electrode of the capacitor, the crystal boundary of the polycrystalline silicon layer is larger than the grain inside. Higher concentrations of impurities in the grain boundary and more etching amount are used to form a rugged polysilicon layer with a rugged surface, increasing the surface area of the capacitor lower electrode and over-growth as in hemispherical polycrystalline silicon. It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor device without the risk of short circuit.

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 홀을 형성하는 단계; 상기 홀 내부에 불순물이 도핑된 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 표면의 결정 경계를 따라 습식각하여 울퉁 불퉁한 표면을 가진 캐패시터 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전층을 형성하는 단계; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. Capacitor manufacturing method of a semiconductor device according to the present invention for achieving the above object comprises the steps of forming an insulating layer on a semiconductor substrate; Etching the insulating layer to form a hole; Forming a polycrystalline silicon layer doped with impurities in the hole; Wet etching along a crystal boundary of the surface of the polycrystalline silicon layer to form a capacitor lower electrode having an uneven surface; Forming a dielectric layer on the lower electrode; And forming an upper electrode on the dielectric layer.

본 발명은 반구형 다결정 실리콘층을 형성하지 않으면서 울퉁불퉁한 표면을 가진 다결정실리콘층(rugged polysilicon layer)을 형성하여 반구형 다결정 실리콘에서와 같은 과도성장에 의한 단락의 위험없이 캐패시터 하부 전극의 표면적을 증가시켜 필요한 정전용량을 확보하는 것을 특징으로 한다.The present invention forms a rugged polysilicon layer having an uneven surface without forming a hemispherical polycrystalline silicon layer to increase the surface area of the capacitor lower electrode without the risk of short circuit due to overgrowth as in hemispherical polycrystalline silicon. It is characterized by securing the required capacitance.

이하 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a와 도 2b는 본 발명에 따른 다결정 실리콘층의 불순물 주입 및 식각 상태도이다. 2A and 2B are diagrams illustrating impurity implantation and etching of the polycrystalline silicon layer according to the present invention.

일반적으로 다결정 실리콘층은 에너지 상태가 결정(grain) 내부보다 결정 경계(grain boundary)에서 훨씬 불안정한 상태로 존재한다. 이러한 다결정 실리콘층에 불순물을 주입하면 에너지 상태가 높은 곳으로 안정화시키려는 경향이 있어 불 순물이 결정 경계에 모이게 된다. In general, polycrystalline silicon layers exist in a state where the energy state is much more unstable at the grain boundary than in the grain. Injecting impurities into the polycrystalline silicon layer tends to stabilize the high energy state, and impurities are collected at the crystal boundary.

다결정 실리콘층을 원소 주기율표상의 5가 원소인 비소(arsenic)나 인(phosphorus)을 주입하면서 성장시키면, 도 2a와 같이 결정 경계에 불순물의 농도가 훨씬 높게 된다.When the polycrystalline silicon layer is grown while injecting arsenic or phosphorus, which is a pentavalent element on the periodic table of the elements, the concentration of impurities at the crystal boundary becomes much higher as shown in FIG.

이렇게 형성된 다결정 실리콘층을 화학 용액을 이용하여 식각하면 반구형 다결정 실리콘층을 사용하지 않고 울퉁불퉁한 표면을 가진 다결정실리콘층(rugged polysilicon layer)을 형성할 수 있다. The polycrystalline silicon layer thus formed may be etched using a chemical solution to form a rugged polysilicon layer having an uneven surface without using a hemispherical polycrystalline silicon layer.

도 3a내지 도 3c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도 3a와 같이, 반도체 기판(31)상에 게이트 전극(32)과 패드(33)를 형성하고 게이트 전극(32)과 패드(33)상에 제 1 절연층(34)을 적층하고 비트라인(35)을 형성한다.As shown in FIG. 3A, the gate electrode 32 and the pad 33 are formed on the semiconductor substrate 31, and the first insulating layer 34 is stacked on the gate electrode 32 and the pad 33. 35).

그 후 비트라인(35)와 제 1 절연층(34)상에 제 2 절연층(36)를 적층하고 제 2 절연층(36)를 식각하여 패드(33)과 연결되는 콘택홀을 형성하고 콘택홀 내에 다결정 실리콘을 충진하여 다결정 실리콘 플러그(37)을 형성하는 공정을 진행한 후 제 2 절연층(36)과 다결정 실리콘 플러그(37)상에 제 3 절연층(38)를 형성하고 제 3 절연층(38)상에 제 4 절연층(39)을 적층한다.Thereafter, a second insulating layer 36 is stacked on the bit line 35 and the first insulating layer 34, and the second insulating layer 36 is etched to form a contact hole connected to the pad 33. After filling the hole with polycrystalline silicon to form the polycrystalline silicon plug 37, a third insulating layer 38 is formed on the second insulating layer 36 and the polycrystalline silicon plug 37, and the third insulating layer is formed. The fourth insulating layer 39 is laminated on the layer 38.

그리고 제 4 절연층(39)상에 감광층을 도포하고 캐패시터 하부 전극 영역의 감광층을 노광하고 현상하여 감광층 패턴(40)을 형성한다.The photosensitive layer is coated on the fourth insulating layer 39, and the photosensitive layer of the lower electrode region of the capacitor is exposed and developed to form the photosensitive layer pattern 40.

여기서 제 1 절연층(34), 제 2 절연층(36), 그리고 제 4 절연층(39)은 산화 층으로 형성하고, 제 3 절연층(38)은 질화층으로 형성한다. The first insulating layer 34, the second insulating layer 36, and the fourth insulating layer 39 are formed of an oxide layer, and the third insulating layer 38 is formed of a nitride layer.

도 3b와 같이, 감광층 패턴(40)을 마스크로 하여 다결정 실리콘 플러그(37)와 대응되는 제 3 절연층(38) 및 제 4 절연층(39)을 식각하여 캐패시터의 하부전극이 형성되는 홀(41)을 형성하고, 홀(41)를 포함한 제 4 절연층(39)상에 다결정 실리콘층(42)을 형성한다. As shown in FIG. 3B, a hole in which the lower electrode of the capacitor is formed by etching the third insulating layer 38 and the fourth insulating layer 39 corresponding to the polycrystalline silicon plug 37 using the photosensitive layer pattern 40 as a mask. 41 is formed, and a polycrystalline silicon layer 42 is formed on the fourth insulating layer 39 including the holes 41.

여기서 다결정 실리콘층(42)은 비소(arsenic)이나 인(phosphorus)중 하나의 불순물을 도핑시키면서 증착시키는 방법(in-situ deposition)을 사용하거나, 다결정 실리콘층(42)을 형성하고 이온주입을 통하여 도핑시키는 방법이 있다. The polycrystalline silicon layer 42 may be formed by in-situ deposition while doping an impurity of either arsenic or phosphorus, or the polycrystalline silicon layer 42 may be formed by ion implantation. There is a method of doping.

그리고 다결정 실리콘층(42)을 형성한 후 캐패시터의 하부전극이 형성되는 홀(41)과 대응되는 다결정 실리콘층(42)상에 SOG(spin on glass)층(도면에 도시되지 않음)을 형성하고 제 4 절연층(39)와 SOG층을 마스크로 하여 다결정 실리콘층(42)을 식각한 후 SOG층과 제 4 절연층(39)을 제거하여 최종적으로 컵 형태의 다결정 실리콘층(42)을 잔류시킨다. After the polycrystalline silicon layer 42 is formed, a spin on glass (SOG) layer (not shown) is formed on the polycrystalline silicon layer 42 corresponding to the hole 41 where the lower electrode of the capacitor is formed. After etching the polycrystalline silicon layer 42 using the fourth insulating layer 39 and the SOG layer as a mask, the SOG layer and the fourth insulating layer 39 are removed to finally retain the cup-shaped polycrystalline silicon layer 42. Let's do it.

도 3c와 같이, 다결정 실리콘층(42)의 표면을 화학 용액으로 습식각하면 다결정 실리콘층의 결정 내부에서 보다 결정 경계에서 불순물의 농도가 훨씬 높아 결정 경계의 식각량이 많아 지게 되어 울퉁불퉁한 표면을 가진 다결정실리콘층(rugged polysilicon layer)(43)이 형성된다.As shown in FIG. 3C, when the surface of the polycrystalline silicon layer 42 is wet-etched with a chemical solution, the concentration of impurities at the crystal boundary is much higher than the inside of the crystal of the polycrystalline silicon layer, thereby increasing the amount of etching of the crystal boundary and having an uneven surface. A rugged polysilicon layer 43 is formed.

울퉁불퉁한 표면을 가진 다결정실리콘층(43)상에 유전층(도면에 도시되지 않음)과 유전층상에 캐패시터 상부전극(도면에 도시되지 않음)를 형성한다.A dielectric layer (not shown) is formed on the polycrystalline silicon layer 43 having an uneven surface and a capacitor upper electrode (not shown) is formed on the dielectric layer.

이와 같은 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 다음과 같은 효과가 있다. Such a capacitor manufacturing method of a semiconductor device according to the present invention has the following effects.

본 발명은 반구형 다결정 실리콘층으로 캐패시터의 하부 전극을 사용하여 반구형 다결정 실리콘층의 과도 성장에 의해 인접한 캐패시터의 하부 전극과의 사이의 단락을 방지하면서 울퉁불퉁한 표면을 가진 다결정실리콘층(rugged polysilicon layer)을 형성하여 캐패시터 하부 전극의 표면적을 증가시켜 필요한 정전용량을 확보하는 효과가 있다. The present invention is a hemispherical polycrystalline silicon layer using a lower electrode of a capacitor to prevent a short circuit between the lower electrode of an adjacent capacitor by overgrowth of the hemispherical polycrystalline silicon layer and having a rugged polysilicon layer having an uneven surface. By increasing the surface area of the capacitor lower electrode has the effect of securing the required capacitance.

또한 인접한 캐패시터의 하부 전극과의 사이의 단락의 위험이 적어 공정 마진 확보에도 유리하고 수율을 증가시킬 수 있다.

In addition, there is less risk of short circuit between the lower electrode and the adjacent capacitor, which is advantageous to secure process margin and increase the yield.

Claims (5)

반도체 기판상에 절연층을 형성하는 단계;Forming an insulating layer on the semiconductor substrate; 상기 절연층을 식각하여 홀을 형성하는 단계;Etching the insulating layer to form a hole; 상기 홀 내부에 불순물이 도핑된 다결정 실리콘층을 형성하는 단계;Forming a polycrystalline silicon layer doped with impurities in the hole; 상기 다결정 실리콘층 표면의 결정 경계를 따라 습식각하여 울퉁 불퉁한 표면을 가진 캐패시터 하부 전극을 형성하는 단계;Wet etching along a crystal boundary of the surface of the polycrystalline silicon layer to form a capacitor lower electrode having an uneven surface; 상기 하부 전극상에 유전층을 형성하는 단계;Forming a dielectric layer on the lower electrode; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And forming an upper electrode on the dielectric layer. 제 1 항에 있어서, 상기 불순물은 비소 또는 인 중 하나을 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법. The method of claim 1, wherein the impurity is selected from arsenic or phosphorus. 제 1 항에 있어서, 상기 다결정 실리콘층은 불순물을 도핑시키면서 증착시키는 방법을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법The method of claim 1, wherein the polycrystalline silicon layer is deposited using doping impurities. 제 1 항에 있어서, 상기 다결정 실리콘층을 형성하고 이온주입을 통하여 불순물을 도핑시키는 방법을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법. The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein a method of forming the polycrystalline silicon layer and doping impurities through ion implantation is used. 제 1 항에 있어서, 상기 절연층은 산화층으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.2. The method of claim 1, wherein the insulating layer is formed of an oxide layer.
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KR19990039101A (en) * 1997-11-10 1999-06-05 윤종용 Manufacturing Method of Semiconductor Device Capacitor with Metal Silicide Film
KR20000042849A (en) * 1998-12-28 2000-07-15 김영환 Forming method of dram capacitor

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