KR100678315B1 - Semiconductor devices with high degree of integrity - Google Patents
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Abstract
본 발명은 고집적 반도체 소자에 관한 것으로, 보다 자세하게는 아날로그와 디지털 소자가 혼재하는 반도체 소자의 트랜지스터를 고밀도화할 수 있는 고집적 반도체 소자에 관한 것이다.The present invention relates to a highly integrated semiconductor device, and more particularly, to a highly integrated semiconductor device capable of densifying a transistor of a semiconductor device in which analog and digital devices are mixed.
본 발명의 상기 목적은 아날로그와 디지털 소자가 혼재하는 반도체 소자에 있어서, SRAM 게이트와 상기 SRAM 게이트 위의 플로팅 게이트 절연막; 및 상기 플로팅 게이트 절연막 위에 존재하고, 상기 SRAM 게이트와 일부 영역만 중첩되는 플로팅 게이트를 포함하는 것을 특징으로 하는 고집적 반도체 소자에 의해 달성된다.An object of the present invention is to provide a semiconductor device in which analog and digital devices are mixed, comprising: an SRAM gate and a floating gate insulating film on the SRAM gate; And a floating gate present on the floating gate insulating layer and overlapping only the partial region with the SRAM gate.
따라서, 본 발명의 고집적 반도체 소자는 필요한 부분만 플로팅 게이트를 형성함으로써 반도체 소자의 집적도를 획기적으로 증가시킬 수 있는 효과가 있다.Therefore, the highly integrated semiconductor device of the present invention has the effect of dramatically increasing the degree of integration of the semiconductor device by forming only the necessary portion of the floating gate.
아날로그 디지털 혼재, 트랜지스터, 집적도, 플로팅 게이트Analog-Digital Mixed, Transistor, Integrated, Floating Gate
Description
도 1은 종래의 반도체 소자의 평면도.1 is a plan view of a conventional semiconductor device.
도 2는 도 1의 A-A' 단면도.2 is a cross-sectional view taken along line AA ′ of FIG. 1.
도 3은 본 발명에 의한 반도체 소자의 평면도.3 is a plan view of a semiconductor device according to the present invention;
도 4는 도 3의 B-B' 단면도.4 is a cross-sectional view taken along line BB ′ of FIG. 3.
본 발명은 고집적 반도체 소자에 관한 것으로, 보다 자세하게는 아날로그와 디지털 소자가 혼재하는 반도체 소자의 트랜지스터를 고밀도화할 수 있는 고집적 반도체 소자에 관한 것이다.The present invention relates to a highly integrated semiconductor device, and more particularly, to a highly integrated semiconductor device capable of densifying a transistor of a semiconductor device in which analog and digital devices are mixed.
반도체 소자의 집적도가 증가함에 따라 칩 사이즈 및 회로 선폭이 갈수록 작아지고 있으며 집적도 향상을 위한 다층 구조의 배선이 일반화되고 있다.As the degree of integration of semiconductor devices increases, chip sizes and circuit line widths become smaller and smaller, and multilayer wiring for improving the degree of integration has become common.
반도체 소자의 집적도가 향상됨에 따라 반도체 소자의 RC(Resistance- Capacitance) 지연(delay time)이 증가하고 있으며, 이러한 RC 지연을 감소시키기 위해서는 금속 배선의 전기 전도도는 커야 하고 절연막의 유전 상수(dielectric constant)가 작아야 한다.As the integration density of semiconductor devices is improved, the resistance-capacitance (RC) delay time of semiconductor devices is increasing.In order to reduce the RC delay, the electrical conductivity of metal wiring must be large and the dielectric constant of the insulating film must be increased. Should be small.
따라서 배선 재료로 알루미늄(Al)보다 전기 저항이 작은 구리(Cu)로의 전환이 이루어지고 있으며, 유전 상수가 3~4 정도로 작은 FSG(Fluorinated Silica Glass)를 배선간 절연(IMD: InterMetal Dielectric)막으로 사용하여 RC 지연을 감소시키고 있다. Therefore, the wiring material is converted to copper (Cu), which has a lower electrical resistance than aluminum (Al) .FSG (Fluorinated Silica Glass) having a dielectric constant of about 3 to 4 is used as an intermetal dielectric (IMD) film. To reduce the RC delay.
즉, 집적도 향상에 따라 배선 재료와 배선간 절연막 등 RC 지연 문제를 해결하고자 하는 많은 노력이 진행되고 있으나, 반도체 소자의 구조적인 측면에서 접근하여 집적도를 향상시키고자 하는 노력은 미미한 실정이다.In other words, many efforts have been made to solve the RC delay problem such as the wiring material and the insulating film between the wires as the degree of integration is improved. However, efforts to improve the degree of integration by approaching the structural aspect of the semiconductor device have been insignificant.
일반적으로 반도체 소자는 로직부와 메모리부로 나뉘며 상기 로직부는 아날로그 신호를 처리하는 소자와 디지털 신호를 처리하는 소자가 존재한다.In general, a semiconductor device is divided into a logic unit and a memory unit. The logic unit includes an element that processes an analog signal and an element that processes a digital signal.
도 1은 종래의 아날로그와 디지털 신호를 처리하는 소자가 혼재하는 임베디드 신호 처리 소자(embeded mixed signal device)의 평면도이고, 도 2는 도 1의 A-A' 단면도이다.FIG. 1 is a plan view of an embedded mixed signal device in which a conventional analog and digital signal processing device is mixed, and FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.
도 1에 도시된 바와 같이, 종래의 반도체 소자는 기판(100) 위에 소정의 공정을 거쳐 소자 분리막, 게이트 산화막, 소스/드레인(도시하지 않음) 등을 형성한 후 SRAM(Static Random Access Memory) 게이트(101a), 플로팅(floating) 게이트 절연막(101b) 및 플로팅 게이트(101c)를 형성한다. 이후, 상기 전기적 신호를 입, 출력하기 위해 소스/드레인과 플로팅 게이트(101c)에 각각 콘택(103, 105)을 형성하여 상부의 금속 배선(107)과 연결한다.As shown in FIG. 1, a conventional semiconductor device has a predetermined process on a
상기와 같이 아날로그와 디지털 신호를 처리하는 소자가 혼재하는 임베디드 신호 처리 소자는 SRAM 게이트, 플로팅 게이트 절연막 및 플로팅 게이트가 일체형(101)으로 형성되어 있기 때문에 집적도를 향상시키는 데 한계가 있다.As described above, the embedded signal processing device in which the devices for processing analog and digital signals are mixed has a limitation in improving the integration degree because the SRAM gate, the floating gate insulating film, and the floating gate are formed in one
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트를 SRAM 게이트와 수직 교차하며 상기 SRAM 게이트의 일부 영역에만 중첩되도록 형성함으로써 반도체 소자의 집적도를 획기적으로 증가시킬 수 있는 고집적 반도체 소자를 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above problems of the prior art, by forming a floating gate perpendicularly crosses the SRAM gate and overlaps only a portion of the SRAM gate, a high integration that can significantly increase the integration degree of the semiconductor device It is an object of the present invention to provide a semiconductor device.
본 발명의 상기 목적은 아날로그와 디지털 소자가 혼재하는 반도체 소자에 있어서, SRAM 게이트; 상기 SRAM 게이트 위의 플로팅 게이트 절연막; 및 상기 플로팅 게이트 절연막 위에 존재하고, 상기 SRAM 게이트와 일부 영역만 중첩되는 플로팅 게이트를 포함하는 것을 특징으로 하는 고집적 반도체 소자에 의해 달성된다.The object of the present invention is to provide a semiconductor device in which analog and digital devices are mixed, comprising: an SRAM gate; A floating gate insulating layer on the SRAM gate; And a floating gate present on the floating gate insulating layer and overlapping only the partial region with the SRAM gate.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 3은 본 발명에 의한 아날로그와 디지털 신호를 처리하는 소자가 혼재하는 임베디드 신호 처리 소자의 평면도이고 도 4는 도 3의 B-B' 단면도이다.3 is a plan view of an embedded signal processing device in which devices for processing analog and digital signals are mixed according to the present invention, and FIG. 4 is a cross-sectional view taken along line BB ′ of FIG. 3.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 반도체 소자는 기판(200) 위에 소정의 공정을 거쳐 소자 분리막, 게이트 산화막, 소스/드레인(도시하지 않음) 및 SRAM 게이트(201)를 형성한다. 상기 SRAM 게이트(201)의 위에 플로팅 게이트(202)를 형성하되 SRAM 게이트(201)가 존재하는 모든 영역에 플로팅 게이트를 형성하지 않고 일부의 영역(도 3의 210)만 중첩되도록 한다.As shown in FIGS. 3 and 4, the semiconductor device of the present invention forms a device isolation film, a gate oxide film, a source / drain (not shown), and an
상기 SRAM 게이트(201)와 플로팅 게이트(202)는 폴리 실리콘으로 형성할 수 있으며 상기 폴리 실리콘에 상부면에 실리사이드(silicide)를 형성하거나 실리사이드와 금속을 동시에 형성하여 면저항을 낮추는 것도 가능하다.The SRAM
상기 실리사이드로는 코발트 실리사이드(CoSi2), 티타늄 실리사이드(TiSi2), 니켈 실리사이드(NiSi2), 텅스텐 실리사이드(WSi2), 백금 실리사이드(PtSi) 및 탄탈륨 실리사이드(TaSi2) 등을 사용할 수 있다.Cobalt silicide (CoSi 2 ), titanium silicide (TiSi 2 ), nickel silicide (NiSi 2 ), tungsten silicide (WSi 2 ), platinum silicide (PtSi) and tantalum silicide (TaSi 2 ) may be used as the silicide.
상기 SRAM 게이트(201)와 플로팅 게이트(202) 사이에는 플로팅 게이트 절연막(도시하지 않음)이 존재하며, 상기 플로팅 게이트 절연막은 플로팅 게이트(202)가 존재하는 모든 영역(도 3의 210)에 존재할 수도 있고, 플로팅 게이트(202)와 SRAM 게이트(201)가 중첩하는 영역에만 존재할 수도 있다. 또한, 층간절연막을 플로팅 게이트 절연막으로 사용하는 것도 가능하다.A floating gate insulating film (not shown) exists between the SRAM
상기 플로팅 게이트 절연막으로는 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 탄탈륨 산화막(Ta2O5), 알루미나(Al2O 3), 하프늄 산화막(HfO2), PZT(lead zirconate titanate), PLZT(lead lantanum zirconate titanate), BaTiO3 등의 단층막 또는 다층막을 사용할 수 있다.The floating gate insulating layer may be a silicon oxide layer (SiO 2 ), a silicon nitride layer (Si 3 N 4 ), a tantalum oxide layer (Ta 2 O 5 ), an alumina (Al 2 O 3 ), a hafnium oxide layer (HfO 2 ), or lead zirconate (PZT). A monolayer film or a multilayer film such as titanate), PLZT (lead lantanum zirconate titanate), or BaTiO 3 may be used.
상기 SRAM 게이트의 소스/드레인과 플로팅 게이트(202)에 전기적 신호를 입, 출력하기 위해 콘택(203, 205)을 형성하여 상부의 금속 배선(207)과 연결한다.In order to input and output electrical signals to the source / drain and the
상술한 바와 같이 SRAM 게이트의 상부면을 전부 플로팅 게이트로 형성하지 않고 필요한 부분만 플로팅 게이트로 형성함으로써 아날로그와 디지털 신호를 처리하는 소자가 혼재하는 임베디드 신호 처리 소자의 트랜지스터 집적도를 향상시킬 수 있다.As described above, instead of forming the entire upper surface of the SRAM gate as the floating gate, only the necessary portion is formed as the floating gate, thereby improving the transistor density of the embedded signal processing device in which the devices for processing analog and digital signals are mixed.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 고집적 반도체 소자는 SRAM 게이트 위의 필요한 부분만 플로팅 게이트를 형성함으로써 반도체 소자의 집적도를 획기적으로 증가시킬 수 있는 효과가 있다.Therefore, the highly integrated semiconductor device of the present invention has an effect of significantly increasing the integration degree of the semiconductor device by forming a floating gate only on a necessary portion on the SRAM gate.
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| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111220 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |