KR100677073B1 - Apparatus for digital timing recovery - Google Patents

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Abstract

본 발명은 디지털 타이밍 복원 장치에 관한 것으로, 중앙장치로부터 전송되어온 기준 타이밍 위상 정보로부터 가입자 장치에서 기준 클럭을 발생하고, 발생된 기준 클럭을 분주하여 가입자 장치의 위상 정보로 출력하는 디지털 타이밍 복원 장치에 있어서, 중앙장치로부터 전송되어온 기준 타이밍 위상 정보와 가입자 장치의 위상 정보간 위상차를 구하는 비교기; 위상차를 평탄화하는 루프 필터; 루프 필터에서 출력되는 위상차를 소정 주파수에 따라 누적하는 위상 누적기; 위상 누적기의 출력에 정현함수값을 취하는 정현함수값 발생기; 정현함수값 발생기의 출력값을 판별하여 그 결과에 따라 기준 클럭을 출력하는 리미터; 및 리미터의 출력을 분주하여 가입자 장치의 위상 정보로 출력하는 분주기를 포함함을 특징으로한다.The present invention relates to a digital timing recovery apparatus. The present invention relates to a digital timing recovery apparatus that generates a reference clock at a subscriber device from reference timing phase information transmitted from a central device, divides the generated reference clock, and outputs it as phase information of the subscriber device. A comparator comprising: a comparator for obtaining a phase difference between reference timing phase information transmitted from a central apparatus and phase information of a subscriber apparatus; A loop filter for smoothing the phase difference; A phase accumulator for accumulating the phase difference output from the loop filter according to a predetermined frequency; A sine function generator which takes a sine function value at the output of the phase accumulator; A limiter for determining an output value of the sine function value generator and outputting a reference clock according to the result; And a divider for dividing the output of the limiter and outputting the phase information of the subscriber device.

본 발명에 따르면, 위상 누적의 결과에 해당하는 정현함수값을 발생시켜서 기준 클럭을 발생함으로써 DPLL의 동작 주파수를 상대적으로 낮게 할 수 있다.According to the present invention, the operating frequency of the DPLL can be relatively low by generating a reference clock by generating a sine function value corresponding to the result of phase accumulation.

Description

디지털 타이밍 복원 장치{Apparatus for digital timing recovery}Apparatus for digital timing recovery

도 1은 종래의 타이밍 복원 장치에 대한 블록도이다.1 is a block diagram of a conventional timing recovery apparatus.

도 2는 도 1의 클럭 발생기에서 발생된 클럭과 위상누적기 출력의 오버플로우 파형을 도시한 것이다.FIG. 2 illustrates an overflow waveform of a clock and a phase accumulator output generated by the clock generator of FIG. 1.

도 3은 도 1의 클럭 발생기에서 발생된 클럭과 오실로스코프로 본 출력 파형을 도시한 것이다.FIG. 3 illustrates the clock generated by the clock generator of FIG. 1 and an output waveform viewed in an oscilloscope.

도 4는 본 발명에 따른 디지털 타이밍 복원 장치에 대한 블록도이다.4 is a block diagram of a digital timing recovery apparatus according to the present invention.

도 5는 도 4의 클럭 발생기에서 발생된 클럭과 LPF와 제1리미터의 출력파형을 도시한 것이다.FIG. 5 is a diagram illustrating a clock generated by the clock generator of FIG. 4, output waveforms of the LPF and the first limiter.

도 6은 도 5의 파형을 오실로스코프로 본 파형이다.FIG. 6 is a waveform view of the waveform of FIG. 5 as an oscilloscope. FIG.

본 발명은 디지털 타이밍 복원 장치에 관한 것으로, 특히 통신 네트웍 시스템에서 타이밍 위상 지터(timing phase jitter)가 적은 디지털 타이밍 복원 장치에 관한 것이다.The present invention relates to a digital timing recovery apparatus, and more particularly, to a digital timing recovery apparatus with low timing phase jitter in a communication network system.

일반적으로 통신 네트웍 시스템은 중앙장치(head end)와 가입자 장치와의 동 기가 필요할 때 정확한 시간 동기를 위하여 중앙장치와 가입자 장치간의 기준 클럭을 동기시키는 방법을 사용한다.In general, a communication network system uses a method of synchronizing a reference clock between a central device and a subscriber device for accurate time synchronization when the head end and the subscriber device need synchronization.

종래의 동기화 장치에서는 디지털 위상 동기 루프(DPLL, Digital Phase Locked Loop)를 사용하는데, DPLL을 사용하여 기준 클럭을 복원하였을 경우 타이밍 위상 지터(timing phase jitter)가 매우 큰 클럭이 발생된다. In a conventional synchronization device, a digital phase locked loop (DPLL) is used. When the reference clock is restored using the DPLL, a clock having a very large timing phase jitter is generated.

도 1은 종래의 타이밍 복원 장치에 대한 블록도이다. 도 1에 따른 타이밍 복원 장치는 비교기(100), 루프 필터(loop filter, 110), 위상 누적기(120) 및 n-비트 카운터(130)로 구성된다.1 is a block diagram of a conventional timing recovery apparatus. The timing recovery apparatus of FIG. 1 includes a comparator 100, a loop filter 110, a phase accumulator 120, and an n-bit counter 130.

비교기(100)는 중앙장치로부터 전송되어온 기준 타이밍 위상 정보와 n-비트 카운터(130)에서 분주된 값을 비교하여 그 위상차를 출력한다. 루프 필터(110)는 비교기(100)에서 출력된 위상차를 평탄화한다. 위상 누적기(120)는 루프 필터(110)에서 출력되는 값을 누적하고, 누적된 값이 오버플로우(overflow)되면 위상 누적기(120)의 동작 주파수의 주기동안 펄스형태로 출력된다. 이 펄스는 가입자 장치에서 복원된 기준 클럭신호가 된다. n-비트 카운터(130)는 위상 누적기(120)에서 발생된 펄스를 분주함으로써 가입자 장치의 타이밍 위상 정보를 발생시켜서 비교기(100)로 출력한다.The comparator 100 compares the reference timing phase information transmitted from the central apparatus with the value divided by the n-bit counter 130 and outputs the phase difference. The loop filter 110 flattens the phase difference output from the comparator 100. The phase accumulator 120 accumulates the value output from the loop filter 110, and when the accumulated value overflows, the phase accumulator 120 outputs a pulse during the period of the operating frequency of the phase accumulator 120. This pulse becomes the reference clock signal recovered at the subscriber device. The n-bit counter 130 divides the pulse generated by the phase accumulator 120 to generate timing phase information of the subscriber device and outputs the timing phase information to the comparator 100.

루프 필터(110)는 제1곱셈기(111), 제2곱셈기(112), 제1가산기(113), 리미터(limiter, 114), 제1지연기(115) 및 제2가산기(116)를 구비한다.The loop filter 110 includes a first multiplier 111, a second multiplier 112, a first adder 113, a limiter 114, a first delay unit 115, and a second adder 116. do.

제1 및 제2곱셈기(111, 112)는 각각 비교기(100)의 출력값에 소정 상수 αp, αi를 곱한다. 제1가산기(113)는 제2곱셈기(112)의 출력과 제1지연기(115)의 출력을 가산하고, 리미터(114)는 제1가산기(113)의 출력이 소정 값이상이면 펄스를 출력하여 제2가산기(116)로 출력한다. 제1지연기(115)는 리미터(113)의 출력을 지연하여 제1가산기(113)로 출력한다. 제2가산기(116)는 제1곱셈기(111)의 출력과 리미터(114)의 출력을 가산하여, 평탄화된 위상차를 출력한다. The first and second multipliers 111 and 112 multiply the output values of the comparator 100 by predetermined constants α p and α i , respectively. The first adder 113 adds the output of the second multiplier 112 and the output of the first delay unit 115, and the limiter 114 outputs a pulse when the output of the first adder 113 is equal to or greater than a predetermined value. To the second adder 116. The first delay unit 115 delays the output of the limiter 113 and outputs the delayed output to the first adder 113. The second adder 116 adds the output of the first multiplier 111 and the output of the limiter 114 to output the flattened phase difference.

위상 누적기(120)는 제3가산기(121), 제2지연기(123) 및 클럭 발생기(124)를 구비한다.The phase accumulator 120 includes a third adder 121, a second delay unit 123, and a clock generator 124.

제3가산기(121)는 루프 필터(110)에서 출력된 값과 제2지연기(123)의 출력값을 가산한다. 가산된 값에 오버플로우가 빌생하면 펄스를 출력하고, 제2지연기(123)는 제3가산기(121)에서 출력된 펄스를 클럭 발생기(124)에서 발생되는 클럭의 주기만큼 지연한다. The third adder 121 adds the value output from the loop filter 110 and the output value of the second delay unit 123. When the overflow occurs in the added value, a pulse is output, and the second delay unit 123 delays the pulse output from the third adder 121 by the clock period generated by the clock generator 124.

도 2는 클럭 발생기(124)에서 발생된 클럭과 위상누적기(120) 출력의 오버플로우 파형을 도시한 것이다. 위상누적기(120)의 출력 파형에서 점선은 위상 지터를 나타낸다. 도 3은 클럭 발생기(124)에서 발생된 클럭과 오실로스코프(oscilloscope)로 본 출력 파형을 도시한 것이다. 점선은 타이밍 위상 지터를 나타낸 것이다.2 illustrates overflow waveforms of the clock generated by the clock generator 124 and the output of the phase accumulator 120. The dotted line in the output waveform of phase accumulator 120 represents phase jitter. 3 illustrates an output waveform viewed from a clock generated by the clock generator 124 and an oscilloscope. Dotted lines represent timing phase jitter.

도시된 바에 따르면, 타이밍 위상 지터는 출력 펄스의 한 클럭 전후에서 클럭의 폭에 해당하는 시간동안 일어난다.As shown, the timing phase jitter occurs for a time corresponding to the width of the clock before and after one clock of the output pulse.

이러한 종래 기술을 사용하여 타이밍 위상 지터가 매우 작은 클럭을 발생시키기 위해서는 DPLL의 동작 클럭 주파수가 타이밍 위상 지터보다 더 작은 주파수의 클럭을 사용해야만 한다. 예를 들어, 타이밍 위상 지터가 ±5nsec이하의 기준 클럭을 발생시키기 위해서는 최소 200MHz이상의 DPLL 동작 주파수 클럭이 필요하다.Using this prior art to generate a clock with a very small timing phase jitter, the clock frequency of the DPLL must use a clock of a frequency less than the timing phase jitter. For example, a DPLL operating frequency clock of at least 200 MHz is required to generate a reference clock with timing phase jitter of ± 5 nsec or less.

이를 보다 상세히 설명하면, 상술한 타이밍 복원 장치에서는 위상 누적기(120)의 출력에서 오버플로우가 일어날 때 기준 클럭을 발생하기 때문에 위상 누적기(120)를 동작시키는 동작 주파수만큼의 타이밍 위상 지터가 발생한다. 따라서, 복원된 기준 클럭 주파수를 이용하여 이 신호에 동기된 다른 주파수를 발생시키는 DPLL회로의 기준 주파수로 사용하기에는 부적합하다.In more detail, in the above-described timing restoration apparatus, since the reference clock is generated when an overflow occurs at the output of the phase accumulator 120, timing phase jitter is generated as much as an operating frequency for operating the phase accumulator 120. do. Therefore, it is not suitable for use as a reference frequency of a DPLL circuit that uses the recovered reference clock frequency to generate another frequency synchronized with this signal.

또한, 타이밍 위상 지터를 작게하기위해서는 위상 누적기(120)의 동작 주파수를 높게해야하므로 회로가 복잡해지고, 높은 주파수를 발생시키는 발진기 등이 부가적으로 필요하게된다.In addition, in order to reduce the timing phase jitter, the operating frequency of the phase accumulator 120 needs to be high, resulting in a complicated circuit and an additional oscillator for generating a high frequency.

본 발명이 이루고자하는 기술적 과제는 위상 누적기의 출력을 정현(sine)함수로 연산하여 기준 클럭을 발생하는 디지털 타이밍 복원 장치를 제공하는데 있다. An object of the present invention is to provide a digital timing recovery apparatus for generating a reference clock by calculating the output of the phase accumulator with a sine function.

상기 기술적 과제를 이루기위한 본 발명은 중앙장치로부터 전송되어온 기준 타이밍 위상 정보로부터 가입자 장치에서 기준 클럭을 발생하고, 발생된 기준 클럭을 분주하여 상기 가입자 장치의 위상 정보로 출력하는 디지털 타이밍 복원 장치에 있어서, 상기 중앙장치로부터 전송되어온 기준 타이밍 위상 정보와 상기 가입자 장치의 위상 정보간 위상차를 구하는 비교기; 상기 위상차를 평탄화하는 루프 필터; 상기 루프 필터에서 출력되는 위상차를 소정 주파수에 따라 누적하는 위상 누적기; 상기 위상 누적기의 출력에 정현함수값을 취하는 정현함수값 발생기; 상기 정현함수값 발생기의 출력값을 판별하여 그 결과에 따라 기준 클럭을 출력하는 리미터; 및 상기 리미터의 출력을 분주하여 상기 가입자 장치의 위상 정보로 출력하는 분주기를 포함함을 특징으로한다.The present invention for achieving the technical problem in the digital timing recovery apparatus for generating a reference clock in the subscriber device from the reference timing phase information transmitted from the central unit, and divides the generated reference clock to output the phase information of the subscriber device; A comparator for obtaining a phase difference between reference timing phase information transmitted from the central apparatus and phase information of the subscriber apparatus; A loop filter to flatten the phase difference; A phase accumulator for accumulating the phase difference output from the loop filter according to a predetermined frequency; A sine function generator that takes a sine function value at the output of the phase accumulator; A limiter for determining an output value of the sine function value generator and outputting a reference clock according to the result; And a divider for dividing the output of the limiter and outputting the phase information of the subscriber device.

이하에서 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 디지털 타이밍 복원 장치에 대한 블록도이다. 도 4에 따른 장치는 비교기(400), 루프 필터(410), n-비트 카운터(430), 위상 누적기(440), 정현함수값 발생기(445), 디지털-아날로그 변환기(DAC, 446), 저역통과필터(LPF, 450) 및 제1리미터(460)를 포함한다.4 is a block diagram of a digital timing recovery apparatus according to the present invention. The apparatus according to FIG. 4 includes a comparator 400, a loop filter 410, an n-bit counter 430, a phase accumulator 440, a sine function generator 445, a digital-to-analog converter (DAC) 446, And a low pass filter (LPF) 450 and a first limiter 460.

비교기(400)는 중앙장치로부터 전송되어온 기준 타이밍 위상 정보와 n-비트 카운터(430)에서 분주된 값을 비교하여 그 위상차를 출력한다. 루프 필터(410)는 비교기(400)에서 출력된 위상차를 평탄화한다. 위상 누적기(440)는 루프 필터(410)에서 출력되는 값을 누적하고, 정현함수값 발생기(445)는 누적된 값에 정현함수를 취하여 출력하며, DAC(446)는 정현함수값을 아날로그 정현파 파형으로 출력한다. 즉, 누적된 값의 오버플로우는 사용하지않고 누적한 결과에 정현함수를 취하여 출력한다.The comparator 400 compares the reference timing phase information transmitted from the central apparatus with the value divided by the n-bit counter 430 and outputs the phase difference. The loop filter 410 flattens the phase difference output from the comparator 400. The phase accumulator 440 accumulates the values output from the loop filter 410, and the sine function generator 445 takes a sine function on the accumulated values and outputs the sine function, and the DAC 446 outputs the sine function analog sine wave. Output as a waveform. That is, the overflow of the accumulated value is not used, and the sine function is output to the accumulated result.

LPF(450)는 출력된 아날로그 정현함수값을 필터링하여 평탄하게한다. 제1리미터(460)는 LPF(450)의 출력이 소정 값보다 큰가 작은가를 판별하여 구형파 클럭을 출력한다. n-비트 카운터(430)는 제1리미터(460)에서 발생된 펄스를 분주함으로 써 가입자 장치의 타이밍 위상 정보를 발생시켜서 비교기(400)로 출력한다.The LPF 450 filters and smoothes the output analog sine function value. The first limiter 460 determines whether the output of the LPF 450 is larger or smaller than a predetermined value and outputs a square wave clock. The n-bit counter 430 divides the pulse generated by the first limiter 460 to generate timing phase information of the subscriber device and outputs the timing phase information of the subscriber device to the comparator 400.

루프 필터(410)는 제1 및 제2곱셈기(411, 412), 제1가산기(413), 제2리미터(414), 제1지연기(415) 및 제2가산기(416)를 구비한다.The loop filter 410 includes first and second multipliers 411 and 412, a first adder 413, a second limiter 414, a first delay unit 415, and a second adder 416.

제1 및 제2곱셈기(411, 412)는 비교기(400)에서 출력되는 위상차에 상수 αp, αi를 곱한다. 제1가산기(413)는 제2곱셈기(412)의 출력을 제1지연기(415)의 출력과 더한다. 제2리미터(414)는 제1가산기(413)의 출력 레벨을 제한한다. 제1지연기(415)는 제2리미터(414)의 출력을 지연하여 상기 제1가산기(413)로 출력한다. 제2가산기(416)는 제2리미터(414)의 출력과 제1곱셈기(411)의 출력을 가산함으로써 현재의 위상차와 과거 위상차로부터 평탄화된 위상차를 출력한다.The first and second multipliers 411 and 412 multiply the phase difference output from the comparator 400 by the constants α p and α i . The first adder 413 adds the output of the second multiplier 412 to the output of the first delay 415. The second limiter 414 limits the output level of the first adder 413. The first delay unit 415 delays the output of the second limiter 414 and outputs the delayed output to the first adder 413. The second adder 416 adds the output of the second limiter 414 and the output of the first multiplier 411 to output the flattened phase difference from the current phase difference and the past phase difference.

위상 누적기(440)는 제3가산기(441), 제2지연기(443) 및 클럭 발생기(444)를 구비한다. Phase accumulator 440 includes a third adder 441, a second delayer 443, and a clock generator 444.

제3가산기(441)는 루프 필터(410)에서 출력되는 위상차를 제2지연기(443)의 출력과 가산한다. 제2지연기(443)는 제3가산기(441)의 출력을 클럭 발생기(444)에서 발생되는 클럭의 주기만큼 지연하여 다시 제3가산기(441)로 출력한다. 클럭 발생기(444)는 위상 누적기(440)의 동작 주파수에 따른 클럭을 발생한다. 정현함수값 발생기(445)는 제3가산기(441)에서 출력되는 값에 대해 정현함수값을 취한다. 이 때 정현함수값 발생기(445)는 제3가산기(441)에서 출력될 수 있는 값들에 대한 정현함수값을 출력하는 룩업테이블(look-up table)을 저장하는 메모리임이 바람직하다. DAC(446)는 정현함수값 발생기(445)에서 출력되는 디지털 정현함수값을 아날로그 파형으로 변환한다.The third adder 441 adds the phase difference output from the loop filter 410 to the output of the second delay unit 443. The second delay unit 443 delays the output of the third adder 441 by the period of the clock generated by the clock generator 444 and outputs the result to the third adder 441. The clock generator 444 generates a clock according to the operating frequency of the phase accumulator 440. The sine function value generator 445 takes a sine function value with respect to the value output from the third adder 441. At this time, the sine function value generator 445 is preferably a memory for storing a look-up table for outputting sine function values for the values that can be output from the third adder 441. The DAC 446 converts the digital sine function value output from the sine function generator 445 into an analog waveform.

도 5는 클럭 발생기(444)에서 발생된 클럭과 LPF(450)와 제1리미터(460)의 출력파형을 도시한 것이다.5 illustrates the clock generated by the clock generator 444 and the output waveforms of the LPF 450 and the first limiter 460.

도 6은 도 5의 파형을 오실로스코프로 본 파형을 도시한 것으로, 도시된 파형은 가입자 장치의 타이밍 위상 정보가 된다. 점선은 타이밍 위상 지터를 나타낸 것으로, 종래의 경우보다 상대적으로 타이밍 위상 지터가 작음을 알 수 있다. FIG. 6 shows the waveform of the waveform of FIG. 5 as an oscilloscope, wherein the waveform shown is the timing phase information of the subscriber device. The dotted line shows the timing phase jitter, and it can be seen that the timing phase jitter is relatively smaller than the conventional case.

본 발명에 따르면, 위상 누적의 결과에 대해 정현함수값을 발생하여 기준 클럭을 발생함으로써 DPLL의 동작 주파수를 상대적으로 낮게 할 수 있다. 위상 누적기의 동작 주파수를 기준 클럭의 3~4배 정도로 낮게 할 수 있으며, 타이밍 위상 지터도 수 nsec 이하로 할 수 있다. 특히 위상 누적 결과에 정현함수를 취함으로써 위상 누적기의 동작 주파수가 기준 클럭의 정수배가 아닌 경우에도 기준 클럭을 복원할 수 있다.According to the present invention, the operating frequency of the DPLL can be relatively low by generating a sine function value for the result of phase accumulation and generating a reference clock. The operating frequency of the phase accumulator can be as low as three to four times the reference clock and timing phase jitter can be several nsec or less. In particular, by taking a sine function on the phase accumulation result, the reference clock can be restored even when the operating frequency of the phase accumulator is not an integer multiple of the reference clock.

Claims (4)

수신된 기준 타이밍 위상 정보로부터 기준 클럭을 발생하고, 발생된 기준 클럭을 분주하여 위상 정보로 출력하는 디지털 타이밍 복원 장치에 있어서,A digital timing recovery apparatus for generating a reference clock from received reference timing phase information, and dividing the generated reference clock to output phase information. 상기 기준 타이밍 위상 정보와 현재 위상 정보간 위상차를 구하는 비교기;A comparator for calculating a phase difference between the reference timing phase information and the current phase information; 상기 위상차를 평탄화하는 루프 필터;A loop filter to flatten the phase difference; 상기 루프 필터에서 출력되는 위상차를 소정 주파수에 따라 누적하는 위상 누적기; A phase accumulator for accumulating the phase difference output from the loop filter according to a predetermined frequency; 상기 위상 누적기의 출력에 정현함수값을 취하는 정현함수값 발생기;A sine function generator that takes a sine function value at the output of the phase accumulator; 상기 정현함수값 발생기의 출력값을 판별하여 그 결과에 따라 기준 클럭을 출력하는 리미터; 및A limiter for determining an output value of the sine function value generator and outputting a reference clock according to the result; And 상기 리미터의 출력을 분주하여 다음 위상 정보로 출력하는 분주기를 포함함을 특징으로하는 디지털 타이밍 복원 장치.And a divider for dividing an output of the limiter and outputting the output as the next phase information. 제1항에 있어서, 상기 정현함수값 발생기는 The sine function generator of claim 1, wherein 상기 위상 누적기의 출력값에 대응하는 정현함수값을 갖고 있는 룩업 테이블을 저장하는 메모리임을 특징으로하는 디지털 타이밍 복원 장치.And a memory configured to store a look-up table having a sine function value corresponding to the output value of the phase accumulator. 제2항에 있어서, 상기 정현함수값 발생기는The generator of claim 2, wherein the sine function generator 상기 메모리에서 출력되는 디지털값을 아날로그값으로 변환하는 디지털-아날로그 변환기를 더 구비함을 특징으로하는 디지털 타이밍 복원장치.And a digital-analog converter for converting the digital value output from the memory into an analog value. 제3항에 있어서, 상기 정현함수값 발생기는4. The generator of claim 3, wherein the sine function generator 상기 디지털-아날로그 변환기의 출력을 평탄화하는 저역통과필터를 더 구비함을 특징으로하는 디지털 타이밍 복원 장치.And a low pass filter for flattening the output of said digital-to-analog converter.
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* Cited by examiner, † Cited by third party
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US5554987A (en) * 1993-02-24 1996-09-10 Nec Corporation Direct digital synthesizer capable of reducing spurious noise components
KR0149126B1 (en) * 1995-12-06 1998-12-15 양승택 Mixed type frequency synthesizer

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