KR100672136B1 - 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한측정 신호 발생 장치 - Google Patents

반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한측정 신호 발생 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치에 관한 것으로, 본 발명에 따른 측정 신호 발생 장치는 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호들의 유효 구간만을 필터링하고, 그 필터링된 측정 신호들을 외부 테스트 장치에 출력하므로, 반도체 메모리 장치의 테스트 시간을 감소시킬 수 있다.
카운팅 신호, 내부 측정 신호, 출력 제어 신호, 출력 회로

Description

반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치{Apparatus for generating measurement signal for measuring self refresh period for semiconductor memory device}
도 1은 종래의 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치와, 셀프 리프레쉬 주기 발생기의 블록도이다.
도 2는 도 1에 도시된 측정 신호 발생 장치의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치와, 셀프 리프레쉬 주기 발생기의 개략적인 블록도이다.
도 4는 도 3에 도시된 주기 측정 회로, 제어 회로, 및 출력 회로를 좀 더 상세히 나타내는 도면이다.
도 5는 도 4에 도시된 지연 회로를 상세히 나타내는 도면이다.
도 6은 도 3 및 도 4에 도시된 측정 신호 발생 장치의 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 메모리 장치 110 : 커맨드 디코더
120 : 모드 레지스터 130 : 내부 회로
140 : 검출부 141 : 클럭 검출기
142 : 외부 전압 검출기 143 : 온도 검출기
144 : 내부 전압 검출기 150 : 출력부
151 : 테스트 모드 레지스터 152 : 테스트 모드 디코더
153 : 입출력 제어부 154 : 입출력 먹스 회로
155 : 데이터 출력 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치에 관한 것이다.
일반적으로, DRAM(dynamic random access memory)과 같은 반도체 메모리 장치는 1개의 트랜지스터와 1개의 캐패시터로 각각 구성되는 메모리 셀들을 구비한다. 이러한 구조의 메모리 셀들에는 누설 전류가 발생되기 때문에, 시간이 경과되면 누설 전류에 의해 메모리 셀들에 저장된 데이터들이 손실된다. 따라서, DRAM은 데이터를 보존하기 위해 주기적으로 리프레쉬 동작을 수행해야 한다. 이러한 리프레쉬 동작을 실행하기 위해, 반도체 메모리 장치는 리프레쉬 제어 장치를 포함한다. 리프레쉬 제어 장치는 외부에서 주기적으로 입력되는 리프레쉬 제어 신호, 또는 내부에 포함된 셀프 리프레쉬 주기 발생기로부터 수신되는 셀프 리프레쉬 주기 신호에 응답하여, 메모리 셀들의 리프레쉬 동작을 실행한다. 한편, 일련의 제조 공정들을 통하여 제조된 반도체 메모리 장치가 정상적으로 동작하는지의 여부를 판단하기 위해, 그 동작 성능을 검증하는 테스트 과정들이 수행된다. 상기 테스트 과정들 중에는 셀프 리프레쉬 주기 발생기가 셀프 리프레쉬 주기를 정상적으로 발생하는지의 여부를 판단하는 테스트 과정이 포함된다. 이를 위해, 반도체 메모리 장치는 셀프 리프레쉬 주기 발생기로부터 발생되는 셀프 리프레쉬 주기 신호에 기초하여, 셀프 리프레쉬 주기 측정을 위한 측정 신호들을 발생하고, 그 측정 신호들을 출력 핀들(예를 들면, 데이터 출력 핀들)을 통하여 외부의 테스트 장치에 출력하는 측정 신호 발생 장치를 포함한다.
도 1은 종래의 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치와, 셀프 리프레쉬 주기 발생기의 블록도이다. 도 1을 참고하면, 측정 신호 발생 장치(10)는 기준 주기 발생기(11)와 주기 측정 장치(12)를 포함한다. 상기 기준 주기 발생기(11)는 셀프 리프레쉬 주기 발생기(20)로부터 수신되는 셀프 리프레쉬 주기 신호(SRPS)에 기초하여, 제1 및 제2 기준 주기 신호들(RCLK1, RCLK2)을 발생한다. 상기 주기 측정 장치(12)는 외부 클럭 신호(UCLK)와 상기 제1 및 제2 기준 주기 신호들(RCLK1, RCLK2)에 기초하여, 측정 신호들(D1∼D4)을 발생한다. 외부의 테스트 장치(미도시)는 상기 측정 신호들(D1∼D4)을 주기 평가 테이블에 비교하여, 상기 셀프 리프레쉬 주기 신호(SRPS)의 에러 여부를 판단한다. 이때, 상기 외부의 테스트 장치는 상기 측정 신호들(D1∼D4)의 유효(valid) 구간에 대한 로직 값들만을 필요로 한다. 그러나 상기 측정 신호 발생 장치(10)는 도 2에 서 참조되는 것과 같이, 무효(invalid) 구간(A), 유효 구간(B), 및 리셋 구간(C)을 모두 포함하는 상기 측정 신호들(D1∼D4)을 연속적으로 발생한다. 따라서, 상기 외부의 테스트 장치가 상기 유효 구간(B)에서의 상기 측정 신호들(D1∼D4)의 로직 값들만을 산정한 후, 그 산정된 로직 값들을 주기 평가 테이블에 비교해야 하므로, 테스트 과정이 복잡해지고, 테스트 시간이 증가되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호들의 유효 구간만을 필터링하고, 그 필터링된 측정 신호들을 출력함으로써, 테스트 시간을 감소시키는 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치는, 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치에 있어서, 기준 주기 발생기, 제어 회로, 주기 측정 회로, 및 출력 회로를 포함한다. 기준 주기 발생기는 셀프 리프레쉬 주기 신호에 기초하여, 제1 및 제2 기준 주기 신호들을 발생한다. 제어 회로는 제1 및 제2 기준 주기 신호들에 응답하여, 입력 제어 신호, 출력 제어 신호, 및 리셋 신호를 발생한다. 바람직하게, 제어 회로는 제1 및 제2 기준 주기 신호에 응답하여 리셋 신호를 발생하고, 제2 기준 주기 신호에 응답하여 입력 제어 신호를 발생하는 제1 제어 로직 회로와, 제1 및 제2 기준 주기 신호에 응답하여, 출력 제어 신호를 발생하는 제2 제어 로직 회로를 포함한다.
주기 측정 회로는 제2 기준 주기 신호에 응답하여, 외부 클럭 신호를 수신하고, 외부 클럭 신호에 기초하여, 내부 측정 신호들을 발생한다. 출력 회로는 내부 측정 신호들을 수신하고, 출력 제어 신호에 응답하여, 내부 측정 신호들의 유효 구간만을 필터링하고, 그 필터링된 신호들을 측정 신호들로서 출력 패드들을 통하여 외부의 테스트 장치에 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치와, 셀프 리프레쉬 주기 발생기의 개략적인 블록도이다. 도 3을 참고하면, 측정 신호 발생 장치(100)는 기준 주기 발생기(110), 제어 회로(120), 주기 측정 회로(130), 및 출력 회로(140)를 포함한다. 상기 기준 주기 발생기(110)는 셀프 리프레쉬 주기 발생기(200)로부터 수신되는 셀프 리프레쉬 주기 신호(SRPS)에 기초하여, 제1 및 제2 기준 주기 신호들(REFCLK1, REFCLK2)을 발생한다. 상기 셀프 리프레쉬 주기 발생기(200)는 링 오실레이터(ring oscillator) 또는 온도 보상 셀프 리프레쉬(TCSR: Temperature Compensated Self Refresh) 주기 회로로 구현될 수 있다. 바람직하게, 상기 기준 주기 발생기(110)는 상기 제2 기준 주기 신호(REFCLK2)의 한 주기가 상기 제1 기준 주기 신호(REFCLK1)의 한 주기의 2배로 되도록, 상기 제1 및 제2 기준 주기 신호들(REFCLK1, REFCLK2)을 발생한다. 상기 제어 회로(120)는 상기 제1 및 제2 기준 주기 신호들(REFCLK1, REFCLK2)에 응답하여, 리셋 신호(RST), 입력 제어 신호(REFCLK2B), 출력 제어 신호(OCTL), 및 반전된 출력 제어 신호(OCTLB)를 발생한다. 상기 주기 측정 회로(130)는 상기 제2 기준 주기 신호(REFCLK2)에 응답하여, 외부 클럭 신호(EXCLK)를 수신하고, 상기 외부 클럭 신호(EXCLK)에 기초하여, 제1 내지 제4 내부 측정 신호들(RN1∼RN4)을 발생한다. 상기 출력 회로(140)는 상기 제1 내지 제4 내부 측정 신호들(RN1∼RN4)을 수신하고, 상기 출력 제어 신호(OCTL)와 상기 반전된 출력 제어 신호(OCTLB)에 응답하여, 상기 제1 내지 제4 내부 측정 신호들(RN1∼RN4)의 유효 구간만을 필터링하고, 그 필터링된 신호들을 측정 신호들(TD1∼TD4)로서 출력 패드들(101∼104)을 통하여 외부 테스트 장치(300)에 출력한다. 예를 들어, 상기 출력 패드들(101∼104)은 반도체 메모리 장치에 통상적으로 구비되는 데이터 신호 출력 패드들로 실행될 수 있다. 결과적으로, 상기 외부 테스트 장치(300)는 상기 측정 신호들(TD1∼TD4)의 로직 값들을 주기 평가 테이블의 데이터 값들에 비교함으로써, 상기 셀프 리프레쉬 주기 발생기(200)가 상기 셀프 리프레쉬 주기 신호(SRPS)를 정상적으로 발생하는지의 여부를 판단한다.
도 4는 도 3에 도시된 주기 측정 회로, 제어 회로, 및 출력 회로를 좀 더 상세히 나타내는 도면이다. 도 4를 참고하면, 제어 회로(120)는 제1 제어 로직 회로(121)와 제2 제어 로직 회로(122)를 포함한다. 상기 제1 제어 로직 회로(121)는 인버터들(161, 164, 165), NOR 게이트(162), 및 출력 로직 회로(163)를 포함한다. 상기 인버터(161)는 상기 제1 기준 주기 신호(REFCLK1)를 반전시킨다. 상기 NOR 게이트(162)는 상기 제2 기준 주기 신호(REFCLK2)와 상기 인버터(161)의 출력 신호에 응답하여, 제1 내부 로직 신호(L1)를 출력한다. 상기 출력 로직 회로(163)는 상기 제1 내부 로직 신호(L1)에 응답하여, 제2 내부 로직 신호(DL)를 출력한다. 상기 출력 로직 회로(163)는 도 5에 도시된 것과 같이, 지연 회로(181)와 NAND 게이트(182)를 포함한다. 상기 지연 회로(181)는 직렬 연결되는 인버터들(183∼185)을 포함한다. 상기 지연 회로(181)는 상기 제1 내부 로직 신호(L1)를 지연시키고, 반전된 제1 내부 로직 신호(L1B)를 출력한다. 상기 NAND 게이트(182)는 상기 제1 내부 로직 신호(L1)와 상기 반전된 제1 내부 로직 신호(L1B)에 응답하여, 상기 제2 내부 로직 신호(DL)를 출력한다. 좀 더 상세하게는, 상기 제1 내부 로직 신호(L1)가 로직 하이일 때, 상기 NAND 게이트(182)가 상기 제2 내부 로직 신호(DL)를 로우 펄스 신호로 출력한다. 상기 인버터(164)는 상기 제2 내부 로직 신호(DL)를 반전시키고, 그 반전된 신호를 리셋 신호(RST)로서 출력한다. 상기 인버터(165)는 상기 제2 기준 주기 신호(REFCLK2)를 반전시키고, 그 반전된 신호를 입력 제어 신호(REFCLK2B)로서 출력한다.
상기 제2 제어 로직 회로(122)는 NOR 게이트(171), 출력 로직 회로(172), 및 인버터(173)를 포함한다. 상기 NOR 게이트(171)는 상기 제1 및 제2 기준 주기 신호들(REFCLK1, REFCLK2)에 응답하여, 내부 로직 신호(L2)를 출력한다. 좀 더 상세하게는, 상기 제1 및 제2 기준 주기 신호들(REFCLK1, REFCLK2)이 모두 로직 로우일 때, 상기 내부 로직 신호(L2)를 로직 하이로 출력한다. 상기 출력 로직 회로(172)는 상기 내부 로직 신호(L2)에 응답하여, 출력 제어 신호(OCTL)를 출력한다. 상기 출력 로직 회로(172)의 구성 및 구체적인 동작은 도 5를 참고하여 상술한 상기 출력 로직 회로(163)와 입출력 신호들을 제외하고 실질적으로 동일하다. 따라서 설명 의 중복을 피하기 위하여, 상기 출력 로직 회로(172)의 구성 및 구체적인 동작 설명은 생략하기로 한다. 상기 인버터(173)는 상기 출력 제어 신호(OCTL)를 반전시키고, 반전된 출력 제어 신호(OCTLB)를 출력한다.
상기 주기 측정 회로(130)는 제1 내지 제4 카운터들(131∼134)과 제1 내지 제4 레지스터들(135∼138)을 포함한다. 여기에서, 상기 주기 측정 회로(130)에 포함되는 카운터들과 레지스터들의 수는 필요에 따라 증가되거나 또는 감소될 수 있다. 상기 제1 내지 제4 카운터들(131∼134)은 상기 제2 기준 주기 신호(REFCLK2)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 제2 기준 주기 신호(REFCLK2)가 인에이블될 때(즉, 로직 하이일 때), 상기 제1 내지 제4 카운터들(131∼134)이 인에이블된다. 상기 제1 내지 제4 카운터들(131∼134)은 인에이블될 때, 외부 클럭 신호(EXCLK)의 주기를 카운팅한다. 이를 좀 더 상세히 설명하면, 상기 제1 카운터(131)가 외부 클럭 신호(EXCLK)의 주기를 카운팅하고, 그 카운팅 결과로서, 제1 카운팅 신호(CN1)를 출력한다. 도 6을 참고하면, 상기 외부 클럭 신호(EXCLK)가 로직 하이에서 로우로 천이(transition)될 때마다, 상기 제1 카운터(131)가 상기 제1 카운팅 신호(CN1)를 토글(toggle)시킨다. 상기 제2 카운터(132)는 상기 제1 카운팅 신호(CN1)의 주기를 카운팅하고, 그 카운팅 결과로서, 제2 카운팅 신호(CN2)를 출력한다. 상기 제3 카운터(133)는 상기 제2 카운팅 신호(CN2)의 주기를 카운팅하고, 그 카운팅 결과로서, 제3 카운팅 신호(CN3)를 출력한다. 상기 제4 카운터(134)는 상기 제3 카운팅 신호(CN3)의 주기를 카운팅하고, 그 카운팅 결과로서, 제4 카운팅 신호(CN4)를 출력한다. 상기 제2 내지 제4 카운터들(132∼134) 은 상기 제1 카운터(131)와 유사하게 동작하여, 상기 제2 내지 제4 카운팅 신호들(CN2∼CN4)을 각각 토글시킨다.
상기 제1 내지 제4 레지스터들(135∼138)은 상기 제1 내지 제4 카운터들(131∼134) 각각에 하나씩 대응하게 연결된다. 상기 제1 내지 제4 레지스터들(135∼138)은 상기 제2 기준 주기 신호(REFCLK2)에 응답하여, 상기 제1 내지 제4 카운팅 신호들(CN1∼CN4)을 각각 연속적으로 수신하여 저장하고, 그 저장된 신호들을 제1 내지 제4 내부 측정 신호들(RN1∼RN4)로서 각각 출력한다. 또, 상기 제1 내지 제4 레지스터들(135∼138)은 상기 입력 제어 신호(REFCLK2B)에 응답하여, 상기 제1 내지 제4 카운팅 신호들(CN1∼CN4)의 수신 동작을 정지하고, 최후에 수신된 제1 내지 제4 카운팅 신호들에 대응하는 제1 내지 제4 내부 측정 신호들의 출력을 유지한다. 예를 들어, 상기 최후에 수신된 제1 내지 제4 카운팅 신호들(CN1∼CN4)의 로직 값이 '1010'일 때, 상기 제1 내지 제4 레지스터들(135∼138)은 상기 제1 내지 제4 내부 측정 신호들(RN1∼RN4)의 로직 값을 '1010'으로 연속적으로 출력한다. 상기 제1 내지 제4 레지스터들(135∼138)은 상기 리셋 신호(RST)에 응답하여 초기화된다. 상기 제1 내지 제4 레지스터들(135∼138)은 초기화될 때, 상기 제1 내지 제4 내부 측정 신호들(RN1∼RN4)을 모두 로직 로우로 출력한다.
상기 출력 회로(140)는 패스 회로들(141∼144)과 래치 회로들(145∼148)을 포함한다. 바람직하게, 상기 패스 회로들(141∼144) 각각은 전송 게이트로 구현될 수 있다. 이하, 상기 패스 회로들(141∼144)은 전송 게이트들로서 참조된다. 상기 전송 게이트들(141∼144)은 상기 출력 제어 신호(OCTL)와 상기 반전된 출력 제어 신호(OCTLB)에 응답하여, 턴 온(인에이블) 또는 오프(디세이블)된다. 좀 더 상세하게는, 상기 출력 제어 신호(OCTL)가 로직 로우일 때, 상기 전송 게이트들(141∼144)이 동시에 턴 온된다. 상기 전송 게이트들(141∼144)은 턴 온될 때, 상기 제1 내지 제4 내부 측정 신호들(RN1∼RN4)을 각각 수신하여 상기 래치 회로들(145∼148)에 각각 출력한다. 상기 래치 회로들(145∼148) 각각은 래치(149)와 인버터(150)를 포함하고, 상기 래치(149)는 인버터들(151, 152)을 포함한다. 상기 래치 회로들(145∼148)은 상기 전송 게이트들(141∼144)로부터 수신되는 상기 제1 내지 제4 내부 측정 신호들(RN1∼RN4)을 각각 래치하고, 그 래치된 신호들을 측정 신호들(TD1∼TD4)로서 각각 출력한다.
다음으로, 도 6을 참고하여, 상기 측정 신호 발생 장치(100)의 동작을 좀 더 상세히 설명한다. 도 6을 참고하면, 기준 주기 발생기(110)가 셀프 리프레쉬 주기 발생기(200)로부터 수신되는 셀프 리프레쉬 주기 신호(SRPS)에 기초하여, 제1 및 제2 기준 주기 신호들(REFCLK1, REFCLK2)을 발생한다. 상기 제2 기준 주기 신호(REFCLK2)가 로직 하이일 때, 상기 제1 내지 제4 카운터들(131∼134)이 인에이블되어, 외부 클럭 신호(EXCLK)의 주기를 카운팅하고, 제1 내지 제4 카운팅 신호들(CN1∼CN4)을 출력한다. 또, 상기 제2 기준 주기 신호(REFCLK2)가 로직 하이일 때, 상기 제1 내지 제4 레지스터들(135∼138)이 상기 제1 내지 제4 카운팅 신호들(CN1∼CN4)을 연속적으로 수신하여 저장하고, 그 저장된 신호들을 제1 내지 제4 내부 측정 신호들(RN1∼RN4)로서 각각 출력한다.
상기 제어 회로(120)의 제2 제어 로직 회로(122)는 상기 제1 및 제2 기준 주 기 신호들(REFCLK1, REFCLK2)이 동시에 로직 하이에서 로우로 천이하는 시점(M1)에서, 출력 제어 신호(OCTL)를 로직 로우로, 반전된 출력 신호(OCTLB)를 로직 하이로 각각 출력한다. 그 결과, 출력 회로(140)의 전송 게이트들(141∼144)이 상기 출력 제어 신호(OCTL)과 상기 반전된 출력 신호(OCTLB)에 응답하여, 동시에 턴 온되어, 상기 제1 내지 제4 내부 측정 신호들(RN1∼RN4)을 각각 수신하여 출력한다. 상기 출력 회로(140)의 래치 회로들(145∼148)이 상기 제1 내지 제4 내부 측정 신호들(RN1∼RN4)을 래치하고, 그 래치된 신호들을 측정 신호들(TD1∼TD4)로서 각각 출력한다. 한편, 상기 제2 기준 주기 신호(REFCLK2)가 로직 로우일 때, 상기 제1 내지 제4 카운터들(131∼134)이 디세이블되고, 상기 제1 내지 제4 레지스터들(135∼138)이 상기 제1 내지 제4 카운팅 신호들(CN1∼CN4)의 수신 동작을 정지한다.
이 후, 상기 제2 제어 로직 회로(122)는 상기 제1 기준 주기 신호(REFCLK1)가 로직 로우에서 하이로 천이하고, 상기 제2 기준 주기 신호(REFCLK2)는 로직 로우 상태로 유지되는 시점(M2)에서, 상기 출력 제어 신호(OCTL)를 로직 하이로, 상기 반전된 출력 신호(OCTLB)를 로직 로우로 각각 출력한다. 그 결과, 상기 전송 게이트들(141∼144)이 동시에 턴 오프된다. 또, 상기 제어 회로(120)의 제1 제어 로직 회로(121)는 상기 제1 기준 주기 신호(REFCLK1)의 라이징 에지(rising edge)와 상기 제2 기준 주기 신호(REFCLK2)의 폴링 에지(falling edge)에 동기하여, 리셋 신호(RST)를 발생한다. 상기 리셋 신호(RST)에 응답하여, 상기 주기 측정 회로(130)의 제1 내지 제4 레지스터들(135∼138)이 초기화된다. 이때, 상기 래치 회로들(145∼148)에는 유효 구간(F2)에서 래치된 신호들이 유지되므로, 상기 제1 내지 제4 레지스터들(135∼138)의 리셋 구간(F3)에서, 상기 래치 회로들(145∼148)이 상기 측정 신호들(TD1∼TD4)의 출력 동작을 유지한다. 이 후, 상기 측정 신호 발생 장치(100)는 상술한 동작 과정들을 반복적으로 실행하고, 차기의 유효 구간(미도시)에서 상기 래치 회로들(145∼148)에 의해 래치되는 신호들을 상기 측정 신호들(TD1∼TD4)로서 출력한다. 결국, 상기 측정 신호 발생 장치(100)는 무효 구간(F1)의 측정 신호들(TD1∼TD4)을 출력하지 않고, 유효 구간(F2)의 측정 신호들(TD1∼TD4)만을 출력하게 된다. 따라서 외부 테스트 장치(300)가 유효 구간(F2)의 측정 신호들(TD1∼TD4)만을 수신하므로, 상기 셀프 리프레쉬 주기 신호(SRPS)의 평가 시간이 감소될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 측정 신호 발생 장치가 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호들의 유효 구간만을 필터링하고, 그 필터링된 측정 신호들을 출력하므로, 반도체 메모리 장치의 테스트 시간이 감소될 수 있다.

Claims (8)

  1. 반도체 메모리 장치의 셀프 리프레쉬 주기 측정을 위한 측정 신호 발생 장치에 있어서,
    셀프 리프레쉬 주기 신호에 기초하여, 제1 및 제2 기준 주기 신호들을 발생하는 기준 주기 발생기;
    상기 제1 및 제2 기준 주기 신호들에 응답하여, 입력 제어 신호, 출력 제어 신호, 및 리셋 신호를 발생하는 제어 회로;
    상기 제2 기준 주기 신호에 응답하여, 외부 클럭 신호를 수신하고, 상기 외부 클럭 신호에 기초하여, 내부 측정 신호들을 발생하는 주기 측정 회로; 및
    상기 내부 측정 신호들을 수신하고, 상기 출력 제어 신호에 응답하여, 상기 내부 측정 신호들의 유효 구간만을 필터링하고, 그 필터링된 신호들을 측정 신호들로서 출력 패드들을 통하여 외부의 테스트 장치에 출력하는 출력 회로를 포함하고,
    상기 제어 회로는,
    상기 제1 및 제2 기준 주기 신호에 응답하여 상기 리셋 신호를 발생하고, 상기 제2 기준 주기 신호에 응답하여 상기 입력 제어 신호를 발생하는 제1 제어 로직 회로; 및
    상기 제1 및 제2 기준 주기 신호에 응답하여, 상기 출력 제어 신호를 발생하는 제2 제어 로직 회로를 포함하는 측정 신호 발생 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 제어 로직 회로는,
    상기 제1 기준 주기 신호를 반전시키는 제1 인버터;
    상기 제2 기준 주기 신호와 상기 제1 인버터의 출력 신호에 응답하여, 제1 내부 로직 신호를 출력하는 NOR 게이트;
    상기 제1 내부 로직 신호에 응답하여, 제2 내부 로직 신호를 출력하는 출력 로직 회로;
    상기 제2 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 리셋 신호로서 출력하는 제2 인버터; 및
    상기 제2 기준 주기 신호를 반전시키고, 그 반전된 신호를 상기 입력 제어 신호로서 출력하는 제3 인버터를 포함하는 측정 신호 발생 장치.
  5. 제1항에 있어서, 상기 제2 제어 로직 회로는,
    상기 제1 및 제2 기준 주기 신호들에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트;
    상기 내부 로직 신호에 응답하여, 상기 출력 제어 신호를 발생하는 출력 로직 회로; 및
    상기 출력 제어 신호를 반전시키고, 반전된 출력 제어 신호를 출력하는 인버터를 포함하는 측정 신호 발생 장치.
  6. 제1항에 있어서, 상기 주기 측정 회로는,
    상기 제2 기준 주기 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 외부 클럭 신호의 주기를 카운팅하고, 그 카운팅 결과로서, 카운팅 신호들을 각각 출력하는 복수의 카운터들; 및
    상기 복수의 카운터들 각각에 하나씩 대응하게 연결되고, 상기 제2 기준 주기 신호에 응답하여, 상기 카운팅 신호들을 각각 연속적으로 수신하여 저장하고, 그 저장된 신호들을 상기 내부 측정 신호들로서 각각 출력하는 복수의 레지스터들을 포함하는 측정 신호 발생 장치.
  7. 제6항에 있어서,
    상기 복수의 레지스터들은 상기 리셋 신호에 응답하여 초기화되고, 상기 입력 제어 신호에 응답하여, 상기 카운팅 신호들의 수신 동작을 정지하고, 최후에 수신된 카운팅 신호들에 대응하는 상기 내부 측정 신호들의 출력을 유지하는 측정 신호 발생 장치.
  8. 제1항에 있어서, 상기 출력 회로는,
    상기 출력 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 내부 측정 신호들을 각각 수신하여 출력하는 복수의 패스 회로들; 및
    상기 패스 회로들 각각에 하나씩 대응하게 연결되고, 상기 패스 회로들로부터 각각 수신되는 상기 내부 측정 신호들을 각각 래치하고, 그 래치된 신호들을 상기 측정 신호들로서 각각 출력하는 복수의 래치 회로들을 포함하는 측정 신호 발생 장치.
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