KR100668955B1 - Plasma etching apparatus and method of manufacturing semiconductor device using the same - Google Patents

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Abstract

본 발명의 목적은 층간절연막의 균일도에 관계없이 웨이퍼의 모든 부분에서 콘택홀들이 균일하게 오픈되도록 층간절연막을 식각할 수 있는 플라즈마 식각장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a plasma etching apparatus capable of etching an insulating interlayer so that contact holes are uniformly opened in all portions of the wafer regardless of the uniformity of the insulating interlayer.

본 발명에 따른 플라즈마 식각장치는 반응챔버; 반응챔버 내부로 반응가스를 공급하는 가스 공급부; 반응챔버의 하부에 배치되고 웨이퍼가 안착되는 웨이퍼 척; 웨이퍼 척 하부에 설치되어 웨이퍼 척을 회전시키는 회전모터; 및 반응챔버 내에 플라즈마를 발생시키는 플라즈마 생성부를 포함한다.Plasma etching apparatus according to the present invention comprises a reaction chamber; A gas supply unit supplying a reaction gas into the reaction chamber; A wafer chuck disposed under the reaction chamber and on which the wafer is seated; A rotation motor installed under the wafer chuck to rotate the wafer chuck; And a plasma generating unit generating plasma in the reaction chamber.

플라즈마, 식각장치, 콘택홀, 층간절연막, 균일도, 회전모터Plasma, Etching Device, Contact Hole, Insulation Film, Uniformity, Rotating Motor

Description

플라즈마 식각장치 및 이를 이용한 반도체 소자의 제조방법{Plasma etching apparatus and method of manufacturing semiconductor device using the same}Plasma etching apparatus and method of manufacturing semiconductor device using the same

도 1은 종래 반도체 소자의 콘택홀 형성 시 발생되는 문제를 나타낸 도면.1 is a view showing a problem occurring when forming a contact hole of a conventional semiconductor device.

도 2는 본 발명의 실시예에 따른 플라즈마 식각장치를 나타낸 단면도.2 is a cross-sectional view showing a plasma etching apparatus according to an embodiment of the present invention.

도 3a 내지 도 3c는 도 2의 플라즈마 식각장치를 이용한 반도체 소자의 콘택홀 형성방법을 설명하기 위한 단면도.3A to 3C are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device using the plasma etching apparatus of FIG. 2.

본 발명은 반도체 소자 제조 기술에 관한 것으로, 더욱 상세하게는 플라즈마 식각장치 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing technology, and more particularly to a plasma etching apparatus and a method of manufacturing a semiconductor device using the same.

일반적으로, 배선 기술은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호연결, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다.In general, the wiring technology refers to a technology for implementing the interconnection, power supply, and signal passage of transistors in an integrated circuit (IC).

최근에는 반도체 소자의 고집적화에 따라 디자인룰(design rule)이 감소하면서 배선을 다층으로 형성하고 있으며, 이에 따라 층간 배선들을 전기적으로 연결하기 위한 콘택 공정이 요구된다.Recently, due to the high integration of semiconductor devices, design rules are reduced and wirings are formed in multiple layers. Accordingly, a contact process for electrically connecting the interlayer wirings is required.

콘택 공정은 하부배선과 상부배선 사이를 절연하는 층간절연막을 식각하여 하부배선을 오픈시키는 콘택홀을 형성하고, 콘택홀에 도전물질을 매립하여 콘택 플러그를 형성하는 과정으로 이루어진다.The contact process includes forming a contact hole for opening a lower wiring by etching an interlayer insulating layer insulating the lower wiring and the upper wiring, and forming a contact plug by filling a conductive material in the contact hole.

한편, 웨이퍼의 중앙부과 가장자리부 모두에서 하부배선과 상부배선 사이의 콘택이 균일하게 이루어지기 위해서는 웨이퍼의 모든 부분에서 콘택홀들이 균일하게 오픈되어야 하고, 이를 위해서는 웨이퍼 내에서 층간절연막의 우수한 균일도를 확보하는 것이 중요하다.On the other hand, in order for the contact between the lower wiring and the upper wiring to be made uniform at both the center and the edge of the wafer, the contact holes must be opened uniformly in all parts of the wafer, and to this end, the excellent uniformity of the interlayer insulating film is ensured in the wafer. It is important to do.

그런데, 층간절연막은 컨덕턴스(conductance) 유지를 위해 통상적으로 10000 내지 12000Å의 두꺼운 두께로 증착되는데, 증착 장비의 특성 상 웨이퍼 내에서 5 내지 10% 정도의 균일도가 유지되고 그 차이가 400 내지 1200Å 정도에 달하여, 층간절연막 두께가 높은 웨이퍼의 중앙부와 두께가 낮은 가장자리부 사이에서는 1200Å 정도의 두께 차이를 가지게 된다.However, the interlayer insulating film is generally deposited with a thick thickness of 10000 to 12000 위해 to maintain conductance. The uniformity of 5 to 10% is maintained in the wafer due to the characteristics of the deposition equipment, and the difference is about 400 to 1200 Å. In other words, there is a thickness difference of about 1200 Å between the center portion of the wafer having a high interlayer insulating film thickness and the edge portion having a low thickness.

또한, 이러한 층간절연막을 화학기계연마(Chemical Mechanical Polishing; CMP)에 의해 평탄화하게 되면, 웨이퍼내의 균일도가 5 내지 15% 정도로 유지되고 그 차이가 300 내지 750Å 정도에 달하여, 웨이퍼의 중앙부와 웨이퍼의 가장자리부 사이에서 층간절연막이 약 2000Å 정도의 큰 두께 차이를 가지게 된다.In addition, when the interlayer insulating film is planarized by Chemical Mechanical Polishing (CMP), the uniformity in the wafer is maintained at about 5 to 15%, and the difference reaches about 300 to 750 ,, so that the center of the wafer and the edge of the wafer are The interlayer insulating film has a large thickness difference of about 2000 mV between the parts.

이러한 상태에서 마스크 공정 및 플라즈마를 이용한 식각 공정에 의해 콘택홀 형성을 위해 층간절연막을 식각하게 되면, 도 1과 같이, 층간절연막 두께가 낮은 웨이퍼의 가장자리부(b)에서는 콘택홀이 완전히 오픈되는 반면, 가장자리부(b)에 비해 약 2000Å 정도 두께가 높은 웨이퍼의 중앙부(a)에서는 콘택홀이 완전히 오픈되지 않아 콘택 불량이 야기되는 문제가 있다.In this state, when the interlayer insulating film is etched to form the contact hole by the mask process and the etching process using plasma, as shown in FIG. 1, the contact hole is completely opened at the edge portion b of the wafer having a low interlayer insulating film thickness. In the center portion (a) of the wafer, which is about 2000 mm thicker than the edge portion (b), a contact hole is not completely opened, resulting in a problem of contact failure.

또한, 이를 해결하기 위해 식각을 과도식각으로 수행하게 되면 웨이퍼의 중앙부(a)에서 콘택홀을 완전히 오픈시킬 수는 있으나, 가장자리부(b)에서는 하부배선이 손상되는 등의 문제가 발생하여, 결국 배선 불량 및 배선의 신뢰성 저하를 유발하게 된다.In addition, in order to solve this problem, the etching may be excessively etched, but the contact hole may be completely opened in the center portion (a) of the wafer, but the lower wiring may be damaged in the edge portion (b). This will cause poor wiring and poor reliability of the wiring.

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 층간절연막의 균일도에 관계없이 웨이퍼의 모든 부분에서 콘택홀들이 균일하게 오픈되도록 층간절연막을 식각할 수 있는 플라즈마 식각장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention solves the problems of the prior art as described above, and an object of the present invention is to plasma etch an interlayer dielectric so that contact holes are uniformly opened in all parts of the wafer regardless of the uniformity of the interlayer dielectric. To provide a device.

또한, 본 발명의 다른 목적은 상술한 플라즈마 식각장치를 이용하여 반도체 소자의 콘택홀을 형성하는 방법을 제공하는 것이다.In addition, another object of the present invention is to provide a method for forming a contact hole of a semiconductor device using the above-described plasma etching apparatus.

상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 식각장치는 반응챔버; 반응챔버 내부로 반응가스를 공급하는 가스 공급부; 반응챔버의 하부에 배치되고 웨이퍼가 안착되는 웨이퍼 척; 웨이퍼 척 하부에 설치되어 웨이퍼 척을 회전시키는 회전모터; 및 반응챔버 내에 플라즈마를 발생시키는 플라즈마 생성부를 포함한다.In order to achieve the object of the present invention as described above, the plasma etching apparatus according to the present invention comprises a reaction chamber; A gas supply unit supplying a reaction gas into the reaction chamber; A wafer chuck disposed under the reaction chamber and on which the wafer is seated; A rotation motor installed under the wafer chuck to rotate the wafer chuck; And a plasma generating unit generating plasma in the reaction chamber.

여기서, 회전모터는 반응챔버 내부에 발생된 플라즈마 균일도를 변화시킨다.Here, the rotating motor changes the plasma uniformity generated inside the reaction chamber.

상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법은 제 1 영역과 제 2 영역이 정의되고, 제 1 영역에서 제 2 영 역보다 두꺼운 두께로 층간절연막이 형성되어 있는 반도체 기판을 준비하는 단계; 제 2 영역의 층간절연막 두께를 타겟으로 층간절연막을 상술한 플라즈마 식각장치를 이용하여 제 1 식각하여, 제 1 영역에는 저부에 층간절연막이 잔존하는 제 1 콘택홀을 형성하고 제 2 영역에는 기판을 노출시키는 제 2 콘택홀을 형성하는 단계; 및 제 1 식각을 완료한 상태에서 플라즈마 식각장치의 플라즈마 균일도를 변화시켜 기판의 제 1 영역으로 플라즈마를 집중시켜 제 1 콘택홀 저부에 잔존하는 층간절연막만을 선택적으로 제거하여 제 1 콘택홀 저부의 기판을 노출시키는 단계를 포함한다.In order to achieve the object of the present invention as described above, in the method of manufacturing a semiconductor device according to the present invention, a first region and a second region are defined, and an interlayer insulating film is formed to a thickness thicker than the second region in the first region. Preparing a semiconductor substrate; The interlayer insulating film is first etched using the above-described plasma etching apparatus, targeting the interlayer insulating film thickness of the second region, thereby forming a first contact hole in which the interlayer insulating film remains at the bottom in the first region and a substrate in the second region. Forming a second contact hole to expose; And changing the plasma uniformity of the plasma etching apparatus in the state where the first etching is completed, thereby concentrating the plasma to the first region of the substrate, and selectively removing only the interlayer insulating film remaining on the bottom of the first contact hole, thereby removing the substrate from the bottom of the first contact hole. Exposing it.

여기서, 제 1 식각은 플라즈마 식각장치의 반응챔버 내부로 기판을 반입시키고 웨이퍼 척에 상기 기판을 안착시킨 후 가스 공급부를 통해 CF4, CHF3, Ar, O2 및 N2를 인가하고 플라즈마 생성부를 통해 반응챔버 내부에 플라즈마를 발생시켜 수행하고, 제 2 식각은 상기 제 1 식각을 완료한 상태에서 회전모터를 작동시켜 수행하는데, 이때 회전모터를 5 내지 50rpm으로 작동시킨다.Here, the first etching is carried in the substrate into the reaction chamber of the plasma etching apparatus, the substrate is placed on the wafer chuck and CF 4 , CHF 3 , Ar, O 2 and N 2 are applied through the gas supply unit and the plasma generating unit Plasma is generated in the reaction chamber through the second etching, and the second etching is performed by operating the rotating motor in a state where the first etching is completed, wherein the rotating motor is operated at 5 to 50 rpm.

또한, 제 2 식각을 완료한 상태에서 플라즈마 식각장치를 이용하여 과도식각을 더 수행할 수도 있다.In addition, the transient etching may be further performed using the plasma etching apparatus in a state where the second etching is completed.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

먼저, 도 2를 참조하여 본 발명의 실시예에 따른 플라즈마 식각장치를 설명한다.First, a plasma etching apparatus according to an embodiment of the present invention will be described with reference to FIG. 2.

도 2에 도시된 바와 같이, 플라즈마 식각장치(100)는 반응챔버(10)와, 반응챔버(10) 내부로 반응가스를 공급하는 가스 공급부(20)와, 반응챔버(10)의 하부에 배치되어 웨이퍼(W)가 안착되는 웨이퍼 척(30)과, 웨이퍼 척(30) 하부에 설치되어 웨이퍼 척(30)을 회전시키는 회전모터(40)와, 반응챔버(10) 내에 플라즈마를 발생하도록 애노드 전극(52), 캐소드 전극(56) 및 RF 전력 공급부(56)로 이루어진 플라즈마 생성부(50)를 포함한다.As shown in FIG. 2, the plasma etching apparatus 100 is disposed in the reaction chamber 10, a gas supply unit 20 supplying a reaction gas into the reaction chamber 10, and a lower portion of the reaction chamber 10. And a wafer chuck 30 on which the wafer W is seated, a rotary motor 40 installed below the wafer chuck 30 to rotate the wafer chuck 30, and an anode to generate plasma in the reaction chamber 10. The plasma generator 50 includes the electrode 52, the cathode electrode 56, and the RF power supply 56.

이러한 플라즈마 식각장치(100)는 반응챔버(10) 내의 웨이퍼 척(30)에 웨이퍼(W)가 안착되면, 진공 상태가 유지되고, 가스 공급부(20)를 통해 반응챔버(10) 내부로 반응 가스가 유입된 상태에서 플라즈마 생성부(40)에 강한 에너지가 인가되면 이로 인해 반응챔버(10) 내의 가스가 이온화되어 반응챔버(10) 내부의 모든 영역에 플라즈마가 생성되고, 이러한 플라즈마가 웨이퍼(W)에 도달하여 웨이퍼(W)에 형성된 막, 예컨대 층간절연막(미도시)을 식각하게 된다. In the plasma etching apparatus 100, when the wafer W is seated on the wafer chuck 30 in the reaction chamber 10, a vacuum state is maintained, and the reaction gas is introduced into the reaction chamber 10 through the gas supply unit 20. When strong energy is applied to the plasma generating unit 40 while the gas is introduced, this causes the gas in the reaction chamber 10 to be ionized to generate plasma in all regions within the reaction chamber 10, and the plasma is generated in the wafer (W). ), A film formed on the wafer W, for example, an interlayer insulating film (not shown), is etched.

이때, 회전모터(40)를 작동시켜 웨이퍼 척(30)을 회전시키게 되면, 웨이퍼 척(30)에 안착된 웨이퍼(W)의 원심력에 의해 웨이퍼(W)의 중앙으로 플라즈마가 집중되어 웨이퍼(W)의 가장자리부에 비해 웨이퍼(W)의 중앙부에서 플라즈마 균일도가 상대적으로 높아지게 되어, 웨이퍼(W)의 중앙부에 형성된 막이 가장자리부에 형성된 막에 비해 빠르게 식각된다.At this time, when rotating the wafer chuck 30 by operating the rotary motor 40, the plasma is concentrated in the center of the wafer (W) by the centrifugal force of the wafer (W) seated on the wafer chuck 30, the wafer (W) Plasma uniformity is relatively increased at the center portion of the wafer W as compared to the edge portion of the wafer W, so that the film formed at the center portion of the wafer W is etched faster than the film formed at the edge portion.

다음으로, 도 3a 내지 도 3c를 참조하여, 상술한 플라즈마 식각장치(100)를 이용한 반도체 소자의 콘택홀 형성방법을 설명한다.Next, a method of forming a contact hole in a semiconductor device using the plasma etching apparatus 100 described above will be described with reference to FIGS. 3A to 3C.

도 3a를 참조하면, 중앙부(A)와 가장자리부(B)가 정의되고 상부에 하부 배선 (211, 212)이 형성된 반도체 기판(200) 상에 하부배선(211, 212)를 덮도록 10000 내지 12000Å의 두꺼운 두께로 층간절연막(220)을 증착한다. Referring to FIG. 3A, the center portion A and the edge portion B are defined and the lower wirings 211 and 212 are covered on the semiconductor substrate 200 on which the lower wirings 211 and 212 are formed. The interlayer insulating film 220 is deposited to a thick thickness of.

이때, 증착 장비의 특성에 의해 층간절연막(220)이 기판(200)의 중앙부(A)에서는 H1, 예컨대 12000Å 정도의 두께로 형성되는 반면, 가장자리부(B)에서는 H1보다 낮은 H2, 예컨대 10000Å의 두께로 형성되어, 기판(200)의 중앙부(A)와 가장자리부(B) 사이에서 H3, 예컨대 2000Å 정도의 두께차이를 가지게 된다.At this time, due to the characteristics of the deposition equipment, the interlayer insulating film 220 is formed to have a thickness of about H1, for example, about 12000 μs at the center portion A of the substrate 200, while at the edge portion B, H2, for example, 10000 μs It is formed to have a thickness, and has a thickness difference of about H3, for example, about 2000 mm, between the center portion A and the edge portion B of the substrate 200.

또한, 층간절연막(220)은 BPSG막, USG막 또는 FSG막으로 이루어질 수 있다.In addition, the interlayer insulating film 220 may be formed of a BPSG film, a USG film, or an FSG film.

도 3b를 참조하면, 상술한 도 2의 플라즈마 식각장치(100)를 이용하여 가장자리부(B)의 층간절연막(220) 두께를 타겟으로 층간절연막(220)을 제 1 식각하여 콘택홀(231, 232)을 형성한다. Referring to FIG. 3B, the interlayer insulating layer 220 is first etched using the plasma etching apparatus 100 of FIG. 2 as a target to the thickness of the interlayer insulating layer 220 of the edge portion B to form a contact hole 231. 232).

이때, 기판(200)의 가장자리부(B)의 층간절연막(220) 두께를 타겟으로 하여 제 1 식각을 수행하기 때문에, 가장자리부(B)에서는 콘택홀(232)이 완전히 오픈되어 하부배선(212)이 노출되지만, 기판(200)의 중앙부(A)에서는 층간절연막(220)의 두께가 높아 콘택홀(231)이 완전히 오픈되지 않고 하부배선(211) 상부에 2000Å 두께로 층간절연막(220)이 잔존하게 된다.In this case, since the first etching is performed by targeting the thickness of the interlayer insulating layer 220 of the edge portion B of the substrate 200, the contact hole 232 is completely opened in the edge portion B so that the lower wiring 212 is formed. ) Is exposed, but the thickness of the interlayer insulating film 220 is high in the center portion A of the substrate 200, so that the contact hole 231 is not completely opened, and the interlayer insulating film 220 is formed to have a thickness of 2000 에 on the lower wiring 211. It remains.

바람직하게, 제 1 식각은 플라즈마 식각장치(100)의 반응챔버(10) 내부로 층간절연막(220)이 형성된 기판(200), 즉 웨이퍼(W)를 반입시키고 웨이퍼 척(30)에 웨이퍼(W)를 안착시킨 후, RF 전력 공급부(56)를 통해 1000W 및 1170W의 전력을 인가하고 반응챔버(10)의 온도를 약 15℃로 유지한 상태에서 가스 공급부(20)를 통해 반응챔버(10) 내부로 CF4, CHF3, Ar, O2 및 N2를 인가하여 반응챔버(10) 내부에 플라즈마를 발생시켜 수행한다.Preferably, the first etching is carried into the substrate 200 having the interlayer insulating film 220 formed therein, that is, the wafer W, into the reaction chamber 10 of the plasma etching apparatus 100, and the wafer W to the wafer chuck 30. ), And the reaction chamber 10 through the gas supply unit 20 while applying the power of 1000W and 1170W through the RF power supply unit 56 and maintaining the temperature of the reaction chamber 10 at about 15 ℃. CF 4 , CHF 3 , Ar, O 2 and N 2 are applied to the inside to generate a plasma in the reaction chamber 10.

또한, 제 1 식각은 5000Å/min의 식각속도(etch rate)로 120초 동안 수행하며, CF4, CHF3, Ar, O2 및 N2의 유량은 각각 3.5, 4.5, 286, 3 및 20sccm으로 조절한다.In addition, the first etching is performed for 120 seconds at an etching rate of 5000 kW / min, and the flow rates of CF 4 , CHF 3 , Ar, O 2 and N 2 are 3.5, 4.5, 286, 3 and 20 sccm, respectively. Adjust.

도 3c를 참조하면, 제 1 식각을 완료된 상태에서 플라즈마 식각장치(100)의 회전모터(40)를 작동시켜 웨이퍼 척(30)에 안착된 웨이퍼(W)를 5 내지 50rpm으로 회전시키면서 층간절연막(220)을 약 30초 동안 제 2 식각한다. 그러면, 웨이퍼(W)의 원심력에 의해 웨이퍼(W)의 중앙부(A)로 플라즈마가 집중되어 중앙부(A)에서는 제 1 식각 시의 식각속도가 유지되어 하부배선(211) 위의 층간절연막(220)만이 선택적으로 제거되어 콘택홀(231)이 완전히 오픈되고, 웨이퍼(W)의 가장자리부(B)에서는 플라즈마 균일도가 거의 제로(O)가 되어 식각이 이루어지지 않게 되어 가장자리부(B)의 하부배선(212) 손상이 발생되지 않는다. Referring to FIG. 3C, while the first etching is completed, the rotating motor 40 of the plasma etching apparatus 100 is operated to rotate the wafer W seated on the wafer chuck 30 at 5 to 50 rpm, and to maintain an interlayer insulating film ( 220) is etched a second time for about 30 seconds. Then, the plasma is concentrated in the center portion A of the wafer W by the centrifugal force of the wafer W. In the center portion A, the etching rate during the first etching is maintained, so that the interlayer insulating film 220 on the lower wiring 211 is maintained. ) Is selectively removed, the contact hole 231 is completely opened, the plasma uniformity is almost zero (O) in the edge portion (B) of the wafer (W) so that no etching occurs, the lower portion of the edge portion (B) Damage to the wiring 212 does not occur.

제 2 식각을 완료한 후에는 회전모터(40)의 작동을 중지시키고 상기 제 1 식각과 동일한 조건 하에서 60초 동안 과도식각을 수행하여 콘택홀(231, 232) 내부로 노출된 하부배선(211, 212) 표면에 발생된 식각 잔류물 등을 완전히 제거한다.After the second etching is completed, the operation of the rotary motor 40 is stopped and the transient etching is performed for 60 seconds under the same condition as the first etching to expose the lower wiring 211, which is exposed into the contact holes 231 and 232. 212) Completely remove the etching residue on the surface.

상술한 바와 같이, 본 발명은 플라즈마 식각장치의 웨이퍼 척 하부에 회전모터를 장착하여 필요에 따라 웨이퍼를 회전시킴으로써 웨이퍼의 중앙부로 플라즈마 를 집중시킬 수 있다.As described above, the present invention can concentrate the plasma to the center portion of the wafer by mounting a rotary motor in the lower portion of the wafer chuck of the plasma etching apparatus to rotate the wafer as needed.

이에 따라, 층간절연막의 균일도에 관계없이 하부배선 손상을 방지하면서 웨이퍼의 모든 부분에서 콘택홀들을 균일하게 오픈시킬 수 있다.Accordingly, regardless of the uniformity of the interlayer insulating film, the contact holes can be uniformly opened in all portions of the wafer while preventing damage to the lower wiring.

그 결과, 배선 불량 및 배선의 신뢰성 저하 등을 효과적으로 방지할 수 있으므로, 소자의 특성 및 신뢰성을 개선할 수 있다.As a result, the wiring defect and the lowering of the reliability of the wiring can be effectively prevented, so that the characteristics and reliability of the device can be improved.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.

Claims (8)

삭제delete 삭제delete 제 1 영역과 제 2 영역이 정의되고, 상기 제 1 영역에서 상기 제 2 영역보다 두꺼운 두께로 층간절연막이 형성되어 있는 반도체 기판을 준비하는 단계;Preparing a semiconductor substrate having a first region and a second region defined therein, wherein an interlayer insulating film is formed in the first region with a thickness greater than that of the second region; 상기 제 2 영역의 층간절연막 두께를 타겟으로 상기 층간절연막을 플라즈마 식각장치를 이용하여 제 1 식각하여, 상기 제 1 영역에는 저부에 상기 층간절연막이 잔존하는 제 1 콘택홀을 형성하고 상기 제 2 영역에는 상기 기판을 노출시키는 제 2 콘택홀을 형성하는 단계; 및 The interlayer dielectric layer is first etched using a plasma etching apparatus to target the interlayer dielectric layer thickness of the second region, and a first contact hole in which the interlayer dielectric layer remains is formed in a bottom portion of the first region. Forming a second contact hole exposing the substrate; And 상기 제 1 식각을 완료한 상태에서 상기 플라즈마 식각장치의 플라즈마 균일도를 변화시켜 상기 기판의 제 1 영역으로 플라즈마를 집중시켜 상기 제 1 콘택홀 저부에 잔존하는 층간절연막만을 선택적으로 제거하는 제2 식각을 실시하여 상기 제 1 콘택홀 저부의 기판을 노출시키는 단계를 포함하는 반도체 소자의 제조방법.In the state where the first etching is completed, the plasma uniformity of the plasma etching apparatus is changed to concentrate the plasma in the first region of the substrate to selectively remove only the interlayer insulating layer remaining on the bottom of the first contact hole. And exposing a substrate of the bottom of the first contact hole. 제 3 항에 있어서, The method of claim 3, wherein 상기 플라즈마 식각장치는 The plasma etching apparatus 반응챔버;Reaction chamber; 상기 반응챔버 내부로 반응가스를 공급하는 가스 공급부;A gas supply unit supplying a reaction gas into the reaction chamber; 상기 반응챔버의 하부에 배치되고 웨이퍼가 안착되는 웨이퍼 척;A wafer chuck disposed below the reaction chamber and in which a wafer is seated; 상기 웨이퍼 척 하부에 설치되어 상기 웨이퍼 척을 회전시키는 회전모터; 및 A rotation motor installed under the wafer chuck to rotate the wafer chuck; And 상기 반응챔버 내에 플라즈마를 발생시키는 플라즈마 생성부를 포함하는 반도체 소자의 제조방법.And a plasma generation unit generating plasma in the reaction chamber. 제 4 항에 있어서, The method of claim 4, wherein 상기 제 1 식각은 상기 플라즈마 식각장치의 상기 반응챔버 내부로 상기 기판을 반입시키고 상기 웨이퍼 척에 상기 기판을 안착시킨 후 상기 가스 공급부를 통해 CF4, CHF3, Ar, O2 및 N2를 인가하고 상기 플라즈마 생성부를 통해 상기 반응챔버 내부에 플라즈마를 발생시켜 수행하는 반도체 소자의 제조방법.The first etching is carried in the substrate into the reaction chamber of the plasma etching apparatus, seating the substrate on the wafer chuck and applying CF 4 , CHF 3 , Ar, O 2 and N 2 through the gas supply unit. And generating a plasma in the reaction chamber through the plasma generating unit. 제 5 항에 있어서, The method of claim 5, 상기 제 2 식각은 상기 제 1 식각을 완료한 상태에서 상기 회전모터를 작동시켜 수행하는 반도체 소자의 제조방법.The second etching is performed by operating the rotary motor in a state in which the first etching is completed manufacturing method of a semiconductor device. 제 6 항에 있어서, The method of claim 6, 상기 제 2 식각은 상기 회전모터를 5 내지 50rpm으로 작동시켜 수행하는 반도체 소자의 제조방법.The second etching is performed by operating the rotating motor at 5 to 50rpm. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서, The method according to any one of claims 4 to 7, 상기 제 2 식각을 완료한 상태에서 상기 플라즈마 식각장치를 이용하여 과도식각을 더 수행하는 반도체 소자의 제조방법.And performing transient etching using the plasma etching apparatus in a state in which the second etching is completed.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63243285A (en) 1987-03-31 1988-10-11 Ulvac Corp Rotating electrode type magnetron etching device
JPH05299380A (en) * 1992-04-22 1993-11-12 Nippon Steel Corp Dry etching device
KR20000021911A (en) * 1998-09-30 2000-04-25 윤종용 Plasma etching facilities for fabricating semiconductor device
JP2004079612A (en) 2002-08-12 2004-03-11 Hitachi Zosen Corp Plasma treatment device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63243285A (en) 1987-03-31 1988-10-11 Ulvac Corp Rotating electrode type magnetron etching device
JPH05299380A (en) * 1992-04-22 1993-11-12 Nippon Steel Corp Dry etching device
KR20000021911A (en) * 1998-09-30 2000-04-25 윤종용 Plasma etching facilities for fabricating semiconductor device
JP2004079612A (en) 2002-08-12 2004-03-11 Hitachi Zosen Corp Plasma treatment device

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