KR20000071322A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
반도체 장치 제조 방법은 드라이 에칭하여 스루홀을 형성하는 공정을 포함한다. 상기 방법에서, 반도체 기판 위에 금속 배선을 형성하고, 금속 배선을 덮도록 상기 반도체 기판 위에 절연막을 형성한다. 레지스트막을 상기 절연막 위에 형성하고, 패턴화한다. 그다음에, 패턴화된 레지스트막을 에칭 마스크로 사용하여 적어도 상기 절연막을 선택적으로 제거하고, 플루오르카본계 가스를 사용한 드라이 에칭으로써, 스루홀이 상기 금속 배선까지 이르게 한다. 또한, 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 반도체 기판을 플라즈마 처리하여, 적어도 패턴화된 레지스트막과 적어도 스루홀의 내부벽 부분과 바닥 부분에 증착된 반응 생성물에 있는 플루오르 성분을 제거하며, 상기 반응 생성물은 상기 스루홀을 형성하기 위해 적어도 상기 절연막을 드라이 에칭하여 선택적으로 제거할 때 생성된다.The semiconductor device manufacturing method includes the process of dry-etching and forming a through hole. In the method, a metal wiring is formed over the semiconductor substrate, and an insulating film is formed over the semiconductor substrate so as to cover the metal wiring. A resist film is formed on the insulating film and patterned. Next, at least the insulating film is selectively removed using a patterned resist film as an etching mask, and dry etching using a fluorocarbon-based gas causes the through hole to reach the metal wiring. In addition, the semiconductor substrate is plasma-treated using a gas mixed with oxygen gas and at least hydrogen-containing gas to remove fluorine component in the reaction product deposited on at least the patterned resist film and at least the inner wall portion and the bottom portion of the through hole. And the reaction product is produced upon dry etching to selectively remove at least the insulating film to form the through hole.
Description
본 발명은 일반적으로 드라이 에칭을 사용하여 스루홀(though hole)을 형성하는 공정을 포함하는 반도체 장치 제조 방법에 관한 것이다. 특히, 본 발명은 드라이 에칭을 사용하여 스루홀을 형성할 때 생성되는 침전물(deposition)의 악영향을 방지하면서, 스루홀을 통한 전기적 접속에 대한 신뢰성을 증가시킬 수 있는 반도체 장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention generally relates to a method for manufacturing a semiconductor device that includes a step of forming a through hole using dry etching. In particular, the present invention relates to a method of manufacturing a semiconductor device capable of increasing the reliability of the electrical connection through the through hole while preventing the adverse effect of the deposition produced when forming the through hole using dry etching.
종래에는, 반도체 장치의 배선구조로서, 아래서부터, 티타늄막, 제 1 질화티타늄막, 알루미늄 합금막, 및 제 2 질화티타늄막을 포함하는 적층 구조가 사용되었다. 또한, 이런 적층 구조를 가지고 있는 제 1 배선과 제 2 배선을 스루홀 또는 홀을 통해 전기적으로 결합하는 것이 종종 필요하다. 즉, 스루홀을 형성할 때, 층간 절연막 뿐만아니라 제 1 배선의 제 2 질화티타늄막을 에칭하여 선택적으로 제거함으로써, 제 1 배선의 알루미늄 합금막의 표면을 노출시키는 것이 필요하다. 즉, 전기적 저항성이 강한 알루미늄 질화물은 제 2 질화티타늄막과 알루미늄 합금막 사이 인터페이스에 형성된다. 그러므로, 제 1 배선의 제 2 질화티타늄막은 제거되지 않고 스루홀을 형성하는 공정 동안 남아있게 되면, 알루미늄 질화물로 인해 스루홀을 통해 전기적으로 결합된 배선들 사이의 전기적 저항이 커지게 된다. 알루미늄 합금막을 형성한 이후에, 제 2 질화티타늄막을 알루미늄 합금막 위에 배치할때, 이런 알루미늄 질화물이 형성된다. 통상적으로, 티타늄은 타겟 물질로서 사용되고 아르곤과 니트로겐을 혼합한 가스를 사용하여 플라즈마 방전을 실행하고, 스퍼터링하여 제 2 질화티타늄막을 알루미늄 합금막 위에 형성한다. 그러므로, 제 2 질화티타늄막을 형성하는 초기 상태에서, 알루미늄 합금막 표면을 니트로겐 플라즈마에 노출시킨다. 이런 시간 동안에, 알루미늄 질화물이 알루미늄 합금막 표면 부근에 형성된다. 또한, 알루미늄 합금막 아래에 제 1 질화티타늄막이 존재한다. 그러나, 알루미늄 합금막의 아래 표면은 니트로겐 플라즈마에 노출되지 않으므로, 알루미늄 질화물이 알루미늄 합금막과 제 1 질화티타늄막 사이 인터페이스에 형성되지 않는다.Conventionally, as a wiring structure of a semiconductor device, the laminated structure containing a titanium film, a 1st titanium nitride film, an aluminum alloy film, and a 2nd titanium nitride film was used from below. In addition, it is often necessary to electrically couple the first wiring and the second wiring having such a laminated structure through through holes or holes. That is, when forming the through hole, it is necessary to expose not only the interlayer insulating film but also the second titanium nitride film of the first wiring by selectively removing it, thereby exposing the surface of the aluminum alloy film of the first wiring. In other words, aluminum nitride having strong electrical resistance is formed at the interface between the second titanium nitride film and the aluminum alloy film. Therefore, if the second titanium nitride film of the first wiring is not removed and remains during the process of forming the through hole, the electrical resistance between the wirings electrically coupled through the through hole is increased due to aluminum nitride. After the aluminum alloy film is formed, such aluminum nitride is formed when the second titanium nitride film is disposed on the aluminum alloy film. Typically, titanium is used as a target material and plasma discharge is performed using a gas mixed with argon and nitrogen, and sputtered to form a second titanium nitride film on the aluminum alloy film. Therefore, in the initial state of forming the second titanium nitride film, the aluminum alloy film surface is exposed to the nitrogen plasma. During this time, aluminum nitride is formed near the surface of the aluminum alloy film. In addition, a first titanium nitride film is present under the aluminum alloy film. However, since the lower surface of the aluminum alloy film is not exposed to the nitrogen plasma, aluminum nitride is not formed at the interface between the aluminum alloy film and the first titanium nitride film.
또한, 스루홀을 형성하기 위해, CF4, CHF3, C4F8과 같은 플루오르카본계 가스가 층간 절연막인 실리콘 산화막을 에칭하는데 사용된다. 실리콘 산화막 및 질화티타늄막을 이런 가스를 사용하여 에칭할 때, 질화티타늄의 에칭 비율이 낮아지며, 거의 실리콘 산화막의 에칭 비율의 10분의 1에 해당한다. 그러므로, 스루홀을 형성할 때 필요한 에칭 시간이 증가되고, 에칭하는 동안 생성된 반응 생성물과 같은 침전물의 양이 증가한다. 결과적으로, 스루홀을 형성한 이후에 이런 침전물을 제거하는 것이 어려워진다.In addition, to form through holes, fluorocarbon gas such as CF 4 , CHF 3 , C 4 F 8 is used to etch the silicon oxide film, which is an interlayer insulating film. When the silicon oxide film and the titanium nitride film are etched using such a gas, the etching rate of titanium nitride becomes low, and almost corresponds to one tenth of the etching rate of the silicon oxide film. Therefore, the etching time required when forming the through hole is increased, and the amount of precipitate, such as a reaction product generated during etching, is increased. As a result, it is difficult to remove these deposits after forming the through holes.
도 3a 내지 3c는 스루홀을 형성하는 종래의 공정 동안에 얻어지는 구조들을 제조 공정 단계순으로 도시한 단면도이다. 도 3a 도시된 바와 같이, 반도체 웨이퍼나 반도체 기판(201) 위에, 절연막으로서 실리콘 산화막(202)을 배치하여 형성한다. 또한, 실리콘 산화막(202) 위에, 티타늄막(203a), 제 1 질화티타늄막(203b), 알루미늄 합금막(203c), 및 제 2 질화티타늄막(203d)을 연속적으로 스퍼터링하여 형성한다. 이후에, 포토리소그래피와 드라이 에칭을 사용하여, 티타늄막(203a), 제 1 질화티타늄막(203b), 알루미늄 합금막(203c), 및 제 2 질화티타늄막(203d)을 패터화하여 제 1 배선(203)을 형성한다. 그다음에, 고밀도 플라즈마(CVD) 방법을 사용하여, 제 1 배선(203)을 덮도록 실리콘 산화막으로 이루어진 층간 절연막(204)을 실리콘 산화막(202) 위에 형성한다. 이후에, CMP(화학기계적 폴리싱) 기술을 사용하여 층간 절연막(204)을 평탄화한다. 그다음에, 포토레지스트막을 층간 절연막(204) 위에 형성하고, 포토리소그래피를 사용하여 패턴화한다. 그럼으로써, 스루홀 형성을 위한 패턴화된 포토레지스트막(205)이 형성된다.3A-3C are cross-sectional views showing the structures obtained during the conventional process of forming the through holes in the order of manufacturing process steps. As shown in FIG. 3A, the silicon oxide film 202 is formed as an insulating film on the semiconductor wafer or the semiconductor substrate 201. Further, on the silicon oxide film 202, a titanium film 203a, a first titanium nitride film 203b, an aluminum alloy film 203c, and a second titanium nitride film 203d are formed by successive sputtering. Thereafter, by using photolithography and dry etching, the titanium film 203a, the first titanium nitride film 203b, the aluminum alloy film 203c, and the second titanium nitride film 203d are patterned to form a first wiring. 203 is formed. Then, using the high density plasma (CVD) method, an interlayer insulating film 204 made of a silicon oxide film is formed over the silicon oxide film 202 so as to cover the first wiring 203. Thereafter, the interlayer insulating film 204 is planarized using a CMP (chemical mechanical polishing) technique. A photoresist film is then formed over the interlayer insulating film 204 and patterned using photolithography. As a result, a patterned photoresist film 205 for through hole formation is formed.
다음에, 도 3b에 도시된 바와 같이, 포토레지스트막(205)을 에칭 마스크로 사용하고 플루오르카본계 가스를 사용하는 드라이 에칭에 의해, 층간 절연막(204)을 선택적으로 제거하여, 스루홀(206)을 형성한다. 상술한 바와 같이, 알루미늄 합금막(203c)을 노출시키기 전에, 에칭을 중지하면, 제 2 질화티타늄막(203d)과 알루미늄 합금막(203c) 사이의 전기적 저항이 높아지기 때문에, 반도체의 성능, 예를 들어 반도체의 전기적 특성이 저하된다. 이런 저하를 방지 하기 위해서, 스루홀(206)을 형성할 때, 층간 절연막(204) 뿐만 아니라 질화 티타늄막(203d)도 에칭하여 선택적으로 제거하는 것이 필요하다. 이런 경우, 에칭 시간이 길어지기 때문에, 에칭 동안 생성된 비교적 많은 양의 반응 생성물(207)이 도 3b에 도시된 스루홀(206)의 측벽 부분과 바닥 부분에 증착된다. 반응 생성물(207)은 주로 알루미늄, 탄소, 플루오르를 포함하고 있다.Next, as shown in FIG. 3B, the interlayer insulating film 204 is selectively removed by the dry etching using the photoresist film 205 as an etching mask and using a fluorocarbon-based gas, thereby through-holes 206. ). As described above, if the etching is stopped before the aluminum alloy film 203c is exposed, the electrical resistance between the second titanium nitride film 203d and the aluminum alloy film 203c becomes high. For example, the electrical characteristics of the semiconductor are degraded. In order to prevent such a decrease, when forming the through hole 206, it is necessary to etch and selectively remove not only the interlayer insulating film 204 but also the titanium nitride film 203d. In this case, since the etching time is long, a relatively large amount of reaction product 207 generated during etching is deposited in the sidewall portion and the bottom portion of the through hole 206 shown in FIG. 3B. The reaction product 207 mainly contains aluminum, carbon, fluorine.
이하에, 도 3c에 도시된 바와 같이, 층간 절연막(204) 위의 포토레지스트막(205)은 재가 되어 산소 플라즈마에 의해 제거된다.3C, the photoresist film 205 on the interlayer insulating film 204 is made of ash and removed by oxygen plasma.
상술된 종래의 기술에서, 층간 절연막(204) 위의 포토레지스트막(205)이 재가 되고 산소 플라즈마에 의해 제거될 때, 반응 생성물(207)에 있는 탄소 성분은 또한 산화되어 일산화탄소 혹은 이산화탄소가 되어 제거된다. 그러나, 플루오르, 알루미늄은 반응 생성물(207)에 남아 있다. 그렇지만 반응 생성물(207)에 있던 탄소가 제거되었기 때문에, 플루오르는 화학적으로 안정하며 높은 반응성을 갖는다. 그러므로, 포토레지스트막을 제거하는 공정인 산소 플라즈마 공정 이후에, 반도체 웨이퍼를 대기중에 노출시키면, 반응 생성물(207)에 남아있던 화학적으로 안정한 플루오르와 제 1 배선(203)의 알루미늄 합금막(203c)내의 알루미늄 성분은 대기중에 포함된 수분과 반응한다. 그럼으로써, 도 3c에 도시된 바와 같이, 스루홀(206)의 바닥 부분에 있는 알루미늄 합금막(203c)이 침식되어, 침식 부분(208)이 생성된다. 또한, 스루홀(206)은 알루미늄과 플루오르의 수화물(209)로 채워지며, 이 수화물은 플루오르, 알루미늄 및 수분의 반응 생성물이다. 스루홀을 형성하는 에칭 공정 이후에, 포토레지스트막(205)을 제거하지 않은 반도체 웨이퍼를 대기중에 조출시켜 2 내지 3 일간 방치할 때, 또한 수화물(209)이 생성된다.In the conventional technique described above, when the photoresist film 205 on the interlayer insulating film 204 is ashed and removed by oxygen plasma, the carbon component in the reaction product 207 is also oxidized to carbon monoxide or carbon dioxide to be removed. do. However, fluorine and aluminum remain in the reaction product 207. However, because the carbon in the reaction product 207 has been removed, fluorine is chemically stable and has high reactivity. Therefore, after the oxygen plasma process, which is a process of removing the photoresist film, exposing the semiconductor wafer to the atmosphere, the chemically stable fluorine remaining in the reaction product 207 and the aluminum alloy film 203c of the first wiring 203 The aluminum component reacts with moisture contained in the atmosphere. As a result, as shown in FIG. 3C, the aluminum alloy film 203c at the bottom portion of the through hole 206 is eroded, thereby producing an eroded portion 208. In addition, the through hole 206 is filled with a hydrate of aluminum and fluorine 209, which is the reaction product of fluorine, aluminum and moisture. After the etching process of forming the through holes, the hydrate 209 is also generated when the semiconductor wafer without the photoresist film 205 is removed in the air and left for 2 to 3 days.
이 수화물(209)은 절연체이고, 스루홀(206)의 전체 혹은 부분을 덮게 된다. 그러므로, 도면에 도시 생략된 나중에 형성된 배선과 제 1 배선(203)을 전기적으로 결합하기 위해 금속 플러그(plug)를 스루홀 내에 형성하면, 금속 플러그와 제 1 배선 사이의 전기적 저항이 커지게 되고, 금속 플러그와 제 1 배선 사이의 전기적 접속에 대한 신뢰성이 저하된다. 그러므로, 스루홀을 가진 반도체 장치 및 스루홀의 양품률 혹은 비결함 비율, 전기적 특성이 크게 저하된다. 이런 단점을 해결하기 위해, 포로레지스트막(205)을 제거한 이후에 대기중에 반도체 웨이퍼를 노출시키지 않고 스루홀(206)내에 금속 플러그를 형성하는 것이 필요하다. 그러나, 이런 경우에, 반도체 장치 제조 공정은 복잡해지며, 반도체 장치의 제조 비용이 높아진다.The hydrate 209 is an insulator and covers all or part of the through hole 206. Therefore, if a metal plug is formed in the through hole for electrically coupling the later formed wiring and the first wiring 203, which are not shown in the figure, the electrical resistance between the metal plug and the first wiring becomes large, The reliability of the electrical connection between the metal plug and the first wiring is degraded. Therefore, the yield rate, defect rate, or electrical characteristics of the semiconductor device having the through hole and the through hole are greatly reduced. In order to solve this disadvantage, it is necessary to form a metal plug in the through hole 206 without exposing the semiconductor wafer in the atmosphere after removing the captive resist film 205. In this case, however, the semiconductor device manufacturing process becomes complicated and the manufacturing cost of the semiconductor device becomes high.
그러므로, 본 발명의 목적은 종래의 반도체 장치 제조 방법의 단점을 해결하고자 하는 것이다.Therefore, an object of the present invention is to solve the disadvantages of the conventional semiconductor device manufacturing method.
본 발명의 다른 목적은 스루홀을 가진 반도체 장치 및 스루홀의 양품률 혹은 비결함 비율, 전기적 특성을 개선시킬 수 있는 반도체 장치 제조 방법을 제공하고자 하는 것이다.Another object of the present invention is to provide a semiconductor device having a through hole and a semiconductor device manufacturing method capable of improving the yield or defect ratio of the through hole and electrical characteristics.
본 발명의 또 다른 목적은 스루홀을 통한 전기적 접속에 대한 신뢰성을 증가시킬 수 있는 반도체 장치 제조 방법을 제공하고자 하는 것이다.Another object of the present invention is to provide a method for manufacturing a semiconductor device that can increase the reliability of the electrical connection through the through hole.
본 발명의 또 다른 목적은 스루홀을 형성한 이후에, 반도체 웨이퍼를 오랜 시간 대기중에 노출시킬 수 있는 반도체 장치 제조 방법을 제공하고자 하는 것이다.It is still another object of the present invention to provide a method for manufacturing a semiconductor device which can expose a semiconductor wafer to the atmosphere for a long time after forming the through hole.
본 발명의 또 다른 목적은 스루홀을 가진 반도체 장치를 저비용으로 쉽게 제조할 수 있는 반도체 장치 제조 방법을 제공하고자 하는 것이다.It is still another object of the present invention to provide a method for manufacturing a semiconductor device which can easily manufacture a semiconductor device having a through hole at low cost.
본 발명의 한 양상에 따라, 반도체 기판을 준비하는 단계, 반도체 기판 위에 절연막을 형성하는 단계, 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭에 의해 적어도 절연막을 선택적으로 제거하는 단계, 및 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 반도체 기판을 플라즈마 처리하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.According to one aspect of the invention, there is provided a method of preparing a semiconductor substrate, forming an insulating film on the semiconductor substrate, selectively removing at least the insulating film by dry etching using a fluorocarbon gas to form a through hole, And plasma processing the semiconductor substrate using a gas obtained by mixing oxygen gas and a gas containing at least hydrogen.
이런 경우에, 상기 방법은 절연막 위에 레지스트막을 선택적으로 형성하는 단계를 부가로 포함하며, 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭에 의해 적어도 절연막을 선택적으로 제거하는 단계에서, 에칭 마스크로서 상기 레지스트막을 사용하는 것이 바람직하다.In this case, the method further includes selectively forming a resist film over the insulating film, wherein at least selectively removing the insulating film by dry etching using a fluorocarbon-based gas to form a through hole. It is preferable to use the resist film as a mask.
또한, 절연막 위에 레지스트막을 선택적으로 형성하는 단계는 절연막 위에 레지스트막을 형성하는 단계와 절연막 위에 형성된 레지스트막을 패턴화하는 단계를 포함하는 것이 바람직하다.In addition, the step of selectively forming a resist film on the insulating film preferably includes forming a resist film on the insulating film and patterning a resist film formed on the insulating film.
상기 레지스트막은 포토레지스트막인 것이 유리하다.The resist film is advantageously a photoresist film.
상기 절연막은 실리콘 산화막인 것이 유리하다.The insulating film is advantageously a silicon oxide film.
적어도 수소를 함유한 상기 가스는 수소인 것이 유리하다.The gas containing at least hydrogen is advantageously hydrogen.
적어도 수소를 함유한 상기 가스는 물과 메탄올 가스로 구성된 배합에 의해 선택된 가스 중 적어도 하나를 포함하는 것이 바람직하다.The gas containing at least hydrogen preferably comprises at least one of the gases selected by the formulation consisting of water and methanol gas.
또한, 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 반도체 기판을 처리하는 플라즈마 처리 단계에서, 적어도 레지스트막이 제거되는 것이 바람직하다.In addition, it is preferable that at least the resist film is removed in the plasma processing step of treating the semiconductor substrate using a gas in which oxygen gas and at least hydrogen-containing gas are mixed.
또한, 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 반도체 기판을 플라즈마 처리하는 단계에서, 레지스트막의 적어도 일부를 제거하고, 적어도 상기 스루홀의 내부벽 부분과 바닥 부분에 증착된 반응 생성물 내의 플루오르 성분을 제거하며, 상기 반응 생성물은 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭에 의해 적어도 절연막을 선택적으로 제거하는 단계에서 생성되는 것이 바람직하다.Further, in the step of plasma treating the semiconductor substrate using a gas mixed with oxygen gas and at least hydrogen-containing gas, at least a portion of the resist film is removed and at least in the reaction product deposited on the inner wall portion and the bottom portion of the through hole. The fluorine component is removed and the reaction product is preferably produced in a step of selectively removing at least the insulating film by dry etching using a fluorocarbon-based gas to form through holes.
부가로, 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 반도체 기판을 플라즈마 처리하는 단계에서, 적어도 레지스트막에 있는 탄소 성분이 이온화되어 제거되고, 적어도 스루홀의 내부벽 부분과 바닥 부분에 증착된 반응 생성물에 있는 플루오르 성분을 감소 및 제거하고, 상기 반응 생성물은 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭에 의해 적어도 절연막을 선택적으로 제거하는 단계에서 생성되는 것이 바람직하다.In addition, in the step of plasma treating the semiconductor substrate using a gas mixed with oxygen gas and at least hydrogen-containing gas, at least the carbon component in the resist film is ionized and removed, and at least in the inner wall portion and the bottom portion of the through hole. The fluorine component in the deposited reaction product is reduced and removed, and the reaction product is preferably produced in the step of selectively removing at least the insulating film by dry etching using a fluorocarbon based gas to form a through hole.
상기 방법은 반도체 기판위에 금속 배선을 형성하는 단계를 부가로 포함하고, 반도체 기판 위에 절연막을 형성하는 단계에서, 상기 절연막은 금속 배선을 덮도록 반도체 기판 위에 형성되며, 상기 스루홀은 금속 배선까지 이르게 되는 것이 바람직하다.The method further includes forming a metal wiring on the semiconductor substrate, wherein in forming the insulating film on the semiconductor substrate, the insulating film is formed on the semiconductor substrate to cover the metal wiring, and the through hole leads to the metal wiring. It is desirable to be.
또한, 상기 금속 배선은 적어도 알루미늄을 포함한 제 1 막과, 제 1 막 위에 형성된 제 2 막을 적어도 포함하는 적층 구조를 가지고, 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭에 의해 적어도 절연막을 선택적으로 제거하는 단계에서, 금속 배선의 상기 제 2 막은 또한 선택적으로 제거되고, 상기 스루홀은 금속 배선의 상기 제 1 막까지 이르게 되는 것이 바람직하다.Further, the metal wiring has a laminated structure including at least a first film including aluminum and a second film formed on the first film, and at least an insulating film by dry etching using a fluorocarbon gas to form through holes. In the step of selectively removing, preferably, the second film of the metal wiring is also selectively removed, and the through hole reaches up to the first film of the metal wiring.
상기 금속 배선의 제 1 막은 알루미늄 합금을 포함하는 것이 바람직하다.It is preferable that the 1st film | membrane of the said metal wiring contains an aluminum alloy.
또한 상기 금속 배선의 상기 제 2 막은 질화물을 포함하는 것이 바람직하다.In addition, the second film of the metal wiring preferably contains nitride.
또한 상기 금속 배선의 상기 제 2 막은 질화티타늄을 포함하는 것이 바람직하다.It is also preferable that the second film of the metal wiring includes titanium nitride.
상기 금속 배선은 제 1 막 아래에 제 3 막과, 제 3 막 아래에 제 4 막을 부가로 포함하고, 상기 제 1 막은 알루미늄 합금을 포함하고, 상기 제 2 막은 질화티타늄을 포함하고, 상기 제 3 막은 질화티타늄을 포함하고, 상기 제 4 막은 티타늄을 포함하는 것이 바람직하다.The metal wiring further includes a third film under the first film, a fourth film under the third film, the first film includes an aluminum alloy, the second film includes titanium nitride, and the third film The film preferably contains titanium nitride and the fourth film preferably comprises titanium.
또한, 반도체 기판을 대기중에 노출시키지 않고, 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭에 의해 적어도 절연막을 선택적으로 제거하는 단계, 및 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 반도체 기판을 플라즈마 처리하는 단계를 계속해서 수행하는 것이 바람직하다.In addition, selectively removing at least the insulating film by dry etching using a fluorocarbon gas to form a through hole without exposing the semiconductor substrate to the atmosphere, and mixing an oxygen gas and a gas containing at least hydrogen. It is desirable to continue the step of plasma treating the semiconductor substrate using gas.
부가로, 동일한 진공 시스템에서, 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭에 의해 적어도 절연막을 선택적으로 제거하는 단계, 및 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 반도체 기판을 처리하는 플라즈마 처리 단계를 실행하는 것이 바람직하다.Additionally, in the same vacuum system, selectively removing at least the insulating film by dry etching using a fluorocarbon-based gas to form a through hole, and using a gas mixed with an oxygen gas and a gas containing at least hydrogen. It is preferable to perform the plasma processing step of processing the semiconductor substrate.
또한, 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭에 의해 적어도 절연막을 선택적으로 제거하는 단계, 및 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 반도체 기판을 플라즈마 처리하는 단계를 동일한 장치에서 실행하는 것이 바람직하다.Further, selectively removing at least the insulating film by dry etching using a fluorocarbon gas to form through holes, and plasma processing the semiconductor substrate using a gas mixed with an oxygen gas and a gas containing at least hydrogen. It is desirable to perform the steps in the same device.
도 1a 내지 1c는 본 발명의 양상에 따른 반도체 장치 제조 방법에 따라 반도체 장치를 제조하는 동안에 얻어지는 반도체 장치의 단면 구조들을 제조 공정 단계순으로 개략적으로 도시한 부분 단면도.1A-1C are partial cross-sectional views schematically showing, in order of manufacturing process steps, cross-sectional structures of a semiconductor device obtained during fabrication of a semiconductor device according to a method of manufacturing a semiconductor device according to an aspect of the present invention.
도 2a 내지 2c는 본 발명의 양상에 따른 반도체 장치 제조 방법에 따라, 도 1c의 구조 이후에 나타나는 반도체 장치를 제조하는 동안에 얻어지는 반도체 장치의 단면 구조들을 제조 공정 단계순으로 개략적으로 도시한 부분 단면도.2A-2C are partial cross-sectional views schematically showing the cross-sectional structures of a semiconductor device obtained during fabrication of a semiconductor device appearing after the structure of FIG. 1C in the order of manufacturing process steps, according to the method of manufacturing a semiconductor device according to an aspect of the present invention.
도 3a 내지 3c는 종래의 반도체 장치 제조 방법에 따라 반도체 장치를 제조하는 동안에 얻어지는 반도체 장치의 단면 구조들을 제조 공정 단계순으로 개략적으로 도시한 부분 단면도.3A to 3C are partial cross-sectional views schematically showing the cross-sectional structures of a semiconductor device obtained during manufacturing a semiconductor device according to a conventional semiconductor device manufacturing method in the order of manufacturing process steps;
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
101,201:기판 102,202:실리콘 산화막101,201 substrate 102,202 silicon oxide film
103,203:제 1 배선 103a,111a,203a,108:티타늄막103,203: first wiring 103a, 111a, 203a, 108: titanium film
103b,103d,111b,111d,203b,203d,109:질화티타늄막103b, 103d, 111b, 111d, 203b, 203d, 109: titanium nitride film
103c,203c,111c:알루미늄 합금막103c, 203c, 111c: aluminum alloy film
104,204:층간절연막 105,205:포토레지스트막104, 204: interlayer insulating film 105, 205: photoresist film
106,206:스루홀 107,207:반응 생성물106,206 through-hole 107,207 reaction product
110a:텅스텐막 110b:텅스텐 플러그110a: tungsten film 110b: tungsten plug
111:제 2 배선 209:수화물111: second wiring 209: luggage
도면을 참조로, 본 발명의 실시예를 상세히 설명할 것이다. 도 1a 내지 1c및 도 2a 내지 2c는 본 발명의 제 1 양상에 따른 반도체 장치 제조 방법에 따라 반도체 장치를 제조하는 동안에 얻어지는 반도체 장치의 단면 구조들을 제조 공정 단계순으로 개략적으로 도시한다.Referring to the drawings, embodiments of the present invention will be described in detail. 1A-1C and 2A-2C schematically illustrate, in order of manufacturing process steps, the cross-sectional structures of a semiconductor device obtained during the manufacture of a semiconductor device according to the semiconductor device manufacturing method according to the first aspect of the present invention.
도 1a에 도시된 바와 같이, 도면에 도시 생략된 트랜지스터를 이미 구비한 반도체 기판(101)이나 반도체 웨이퍼 위에, 절연막으로서 실리콘 산화막(102)을 형성한다. 그다음에, 실리콘 산화막(102) 위에, 30nm의 두께를 갖는 티타늄막(103a)과, 50nm의 두께를 갖는 제 1 질화티타늄막(103b), 450nm의 두께를 갖는 알루미늄 합금막(103c), 25nm의 두께를 갖는 제 2 질화티타늄막(103d)을 스퍼터링하여 형성한다. 부가로, 포토리소그래피와 드라이 에칭을 사용하여, 티타늄막(103a), 제 1 질화티타늄막(103b), 알루미늄 합금막(103c), 및 제 2 질화티타늄막(103d)을 패턴화하여 제 1 배선(103)을 형성한다.As shown in FIG. 1A, a silicon oxide film 102 is formed as an insulating film on a semiconductor substrate 101 or a semiconductor wafer already equipped with a transistor not shown in the figure. Next, on the silicon oxide film 102, a titanium film 103a having a thickness of 30 nm, a first titanium nitride film 103b having a thickness of 50 nm, an aluminum alloy film 103c having a thickness of 450 nm, 25 nm A second titanium nitride film 103d having a thickness is formed by sputtering. In addition, photolithography and dry etching are used to pattern the titanium film 103a, the first titanium nitride film 103b, the aluminum alloy film 103c, and the second titanium nitride film 103d to form a first wiring. 103 is formed.
그다음에, 고밀도 플라즈마(CVD) 방법을 사용하여, 제 1 배선(103)을 덮도록 실리콘 산화막으로 이루어진 1.8μm의 두께를 갖는 층간 절연막(104)을 실리콘 산화막(102) 위에 형성한다. 이후에, CMP(화학기계적 폴리싱) 기술을 사용하여 층간 절연막(104)을 평탄화한다. CMP 공정을 실행한 이후에, 층간 절연막(104)의 두께는 700nm가 된다. 그다음에, 포토레지스트막을 층간 절연막(104) 위에 형성하고, 포토리소그래피를 사용하여 패턴화한다. 그럼으로써, 스루홀을 형성하기 위한 패턴화된 포토레지스트막(105)이 형성되고, 도 1a에 도시된 구조가 얻어진다.Then, using the high density plasma (CVD) method, an interlayer insulating film 104 having a thickness of 1.8 mu m made of a silicon oxide film is formed over the silicon oxide film 102 so as to cover the first wiring 103. Thereafter, the interlayer insulating film 104 is planarized using a CMP (chemical mechanical polishing) technique. After performing the CMP process, the thickness of the interlayer insulating film 104 is 700 nm. A photoresist film is then formed over the interlayer insulating film 104 and patterned using photolithography. As a result, a patterned photoresist film 105 for forming a through hole is formed, and the structure shown in FIG. 1A is obtained.
다음에, 도 1b에 도시된 바와 같이, 스루홀(106)을 형성하기 위해 마스크로서 포토레지스트막(105)를 사용하는 드라이 에칭에 의해 층간 절연막(104)을 선택적으로 제거한다. 이런 경우에, 스루홀(106)의 바닥 부분에 있는 제 2 질화티타늄막(103d)도 드라이 에칭시에 제거되므로, 스루홀(106)은 알루미늄 합금막(103c)까지 이르게 된다.Next, as shown in FIG. 1B, the interlayer insulating film 104 is selectively removed by dry etching using the photoresist film 105 as a mask to form the through holes 106. In this case, since the second titanium nitride film 103d at the bottom of the through hole 106 is also removed during dry etching, the through hole 106 leads to the aluminum alloy film 103c.
드라이 에칭 공정시에 작동 상태는 다음과 같다. 즉, 에칭 가스로서 C4F8가스를 사용하고, 에칭을 실행하는 장치로서 평행평판형 반응성 이온 에칭 장치를 사용한다. 플라즈마를 처리하기 위해, 13.36MHz의 고주파 전력원으로부터 2000W(와트)의 전력을 평행평판형 반응성 이온 에칭 장치에 공급한다. C4F8가스의 유동률은 20sccm이고, 에칭 공정을 실행할 때 에칭 챔버내의 압력은 30mTorr이다. 이런 상태에서 얻어지는 에칭 비율로서, 실리콘 산화막으로 이루어진 층간 절연막(104)의 에칭 비율은 600nm/min 이고, 질화티타늄막(103d)의 에칭 비율은 50nm/min이다. 그러므로, 예를 들어, 2분 30초 동안 드라이 에칭을 실행하면, 실리콘 산화막(104)와 제 2 질화티타늄막(103d)를 선택적으로 제거하여 스루홀(106)을 형성할 수 있다. 이런 경우에, 스루홀(106)의 측벽 부분과 바닥 부분의 전체에 혹은 부분에 주로 알루미늄, 플루오르, 및 탄소로 구성된 반응 생성물(107)이 생성된다. 도 1b는 이런 반응 생성물(107)을 형성하는 상태를 도시한다.The operating state in the dry etching process is as follows. That is, a C 4 F 8 gas is used as an etching gas, and a parallel plate type reactive ion etching apparatus is used as an apparatus for performing etching. To treat the plasma, 2000 W (watts) of power from a high frequency power source at 13.36 MHz is supplied to the parallel plate type reactive ion etching apparatus. The flow rate of C 4 F 8 gas is 20 sccm, and the pressure in the etching chamber when performing the etching process is 30 mTorr. As the etching rate obtained in this state, the etching rate of the interlayer insulating film 104 made of the silicon oxide film is 600 nm / min, and the etching rate of the titanium nitride film 103d is 50 nm / min. Therefore, for example, when dry etching is performed for 2 minutes and 30 seconds, the through hole 106 can be formed by selectively removing the silicon oxide film 104 and the second titanium nitride film 103d. In this case, a reaction product 107 is produced, which consists mainly of aluminum, fluorine, and carbon, in whole or in part of the sidewall and bottom portions of the through hole 106. 1B shows the state of forming such a reaction product 107.
이하에, 수소와 산호의 혼합 가스를 사용하여, 반도체 웨이퍼의 표면 전체를 거의 1 분동안 플라즈마 처리한다. 즉, 반도체 웨이퍼 표면을 수소와 산소 플라즈마에 노출시킨다. 여기서, 수소 플라즈마가 반응 생성물(107)에 포함된 플루오르를 제거하거나 감소시키며, 산소 플라즈마가 포토레지스트막을 제거한다. 그러므로, 이런 플라즈마 공정에 의해, 포토레지스트막(105)을 제거함과 동시에 반응 생성물(107)에 포함된 탄소뿐 아니라 플루오르도 제거하게 된다. 그러므로, 이런 플라즈마 공정 이후에 반도체 웨이퍼를 대기중에 노출시킬지라도, 종래 기술의 방법과는 달리 알루미늄과 플루오르의 수화물이 생성되지 않는다. 플라즈마 공정을 실행할 때, 평행판 형태의 플라즈마 장치를 사용하는 것이 가능하다. 플라즈마를 생산하기 위해, 13.56MHz 의 고주파 전력원으로부터 500W의 전력을 평행평판형 플라즈마 장치에 공급한다. 수소 가스와 산소 가스의 유동률은 각각 300sccm 와 3000sccm이다. 플라즈마 공정을 실행하는 챔버 내의 압력은 2 Torr이다. 평행평판 전극의 한편에 놓여진 반도체 웨이퍼는 250 ℃ 로 유지된다. 그다음에, 유기 용매를 사용하여, 반도체 웨이퍼 표면에 남아있는 유기 성분을 제거한다. 그리하여, 도 1c에 도시된 구조가 얻어진다.Below, using the mixed gas of hydrogen and coral, the whole surface of the semiconductor wafer is plasma-processed for about 1 minute. That is, the semiconductor wafer surface is exposed to hydrogen and oxygen plasma. Here, hydrogen plasma removes or reduces fluorine contained in the reaction product 107, and oxygen plasma removes the photoresist film. Therefore, by this plasma process, not only the carbon contained in the reaction product 107 but also fluorine is removed while the photoresist film 105 is removed. Therefore, even if the semiconductor wafer is exposed to the atmosphere after this plasma process, hydrates of aluminum and fluorine are not produced unlike the prior art methods. When carrying out the plasma process, it is possible to use a plasma apparatus in the form of a parallel plate. To produce the plasma, 500 W of power from a high frequency power source of 13.56 MHz is supplied to the parallel plate plasma apparatus. The flow rates of hydrogen gas and oxygen gas are 300sccm and 3000sccm, respectively. The pressure in the chamber performing the plasma process is 2 Torr. The semiconductor wafer placed on one side of the parallel plate electrode is kept at 250 ° C. An organic solvent is then used to remove the organic components remaining on the semiconductor wafer surface. Thus, the structure shown in FIG. 1C is obtained.
그다음에, 아르곤 가스를 사용하는 스퍼터 에칭으로 스루홀(106)의 바닥 부분에 노출된 알루미늄 합금막(103d)의 표면 위에 형성된 도면에 도시 생략된 산화막을 제거한다. 이후에, 도 2a에 도시된 바와 같이, 기판 표면 전체에 30nm의 두께를 갖는 티타늄막(108)과 50nm의 두께를 갖는 질화티타늄막(109)을 스퍼터링하여 연속적으로 형성한다. 그다음에, 기판을 거의 450 ℃로 가열하고, WF6, SiH4, 및 H2가스를 사용하는 텅스텐 CVD 방법을 이용하여, 질화티타늄막(109) 위에 텅스텐막(110a)을 형성하면, 스루홀(106) 내부는 텅스텐막(110a) 물질로 채워지며, 층간 절연막(104)도 이 물질로 덮이게 된다. 그럼으로써, 도 2a에 도시된 구조가 얻어진다.Then, an oxide film not shown in the figure formed on the surface of the aluminum alloy film 103d exposed at the bottom portion of the through hole 106 is removed by sputter etching using argon gas. Subsequently, as shown in FIG. 2A, a titanium film 108 having a thickness of 30 nm and a titanium nitride film 109 having a thickness of 50 nm are continuously formed on the entire surface of the substrate. Then, the substrate is heated to approximately 450 ° C., and the tungsten film 110a is formed on the titanium nitride film 109 by using a tungsten CVD method using WF 6 , SiH 4 , and H 2 gas, through-holes The inside of 106 is filled with a material of tungsten film 110a, and the interlayer insulating film 104 is also covered with this material. As a result, the structure shown in FIG. 2A is obtained.
도 2b에 도시된 바와 같이, 층간 절연막(104)을 노출시키기 위해, CMP 방법을 사용하여 스루홀(106) 부분을 제외한 나머지 부분에 있는 텅스텐막(110a), 질화티타늄막(109), 티타늄막(108)을 부분적으로 제거하고, 텅스텐막(110a), 질화티타늄막(109), 티타늄막(108)을 포함한 텅스텐 플러그(110b)를 스루홀(106) 내에 남겨 둔다.As shown in FIG. 2B, in order to expose the interlayer insulating film 104, the tungsten film 110a, the titanium nitride film 109, and the titanium film in the remaining portions except for the through hole 106 portion using the CMP method are used. 108 is partially removed, and the tungsten plug 110b including the tungsten film 110a, the titanium nitride film 109 and the titanium film 108 is left in the through hole 106.
다음에, 도 2c에 도시된 바와 같이, 기판 표면 전체에, 30nm의 두께를 갖는 티타늄막(111a), 50nm의 두께를 갖는 제 1 질화티타늄막(111b), 450nm의 두께를 갖는 알루미늄 합금막(110c), 및 25nm의 두께를 갖는 제 2 질화티타늄막(111d)를 연속적으로 스퍼터링하여 형성한다. 그다음에, 포토리소그래피 및 드라이 에칭을 사용하여, 티타늄막(111a), 제 1 질화티타늄막(111b), 알루미늄 합금막(111c), 제 2 질화티타늄막(111d)를 패턴화하여 제 2 배선(111)을 형성한다. 그럼으로써, 도 2b에 도시된 구조가 얻어진다. 이런 구조에서, 제 1 배선(103)과 제 2 배선(111)은 스루홀(106) 내에 묻쳐있는 텅스텐 플러그(110b)를 통해 전기적으로 결합된다.Next, as shown in FIG. 2C, the entirety of the substrate surface is a titanium film 111a having a thickness of 30 nm, a first titanium nitride film 111b having a thickness of 50 nm, and an aluminum alloy film having a thickness of 450 nm. 110c) and a second titanium nitride film 111d having a thickness of 25 nm are formed by successive sputtering. Then, by using photolithography and dry etching, the titanium film 111a, the first titanium nitride film 111b, the aluminum alloy film 111c, and the second titanium nitride film 111d are patterned to form the second wiring ( 111). As a result, the structure shown in FIG. 2B is obtained. In this structure, the first wiring 103 and the second wiring 111 are electrically coupled through the tungsten plug 110b buried in the through hole 106.
상술된 실시예에서, 산소와 수소의 혼합 가스를 플라즈마 처리 공정시에 사용한다. 그러나, 수소 가스를 대신해서, 수소를 함유한 화합물로 이루어진 가스를 사용하여 동일한 효과를 얻을 수 있다. 예를 들어, 스팀 혹은 수증기, 메탄올 가스 등과 같은 물을 포함한 가스가 사용될 수 있다. 스팀 혹은 수증기, 메탄올 가스 등의 유동률은 예를 들어, 300sccm이 될 수 있으며, 수소 가스의 유동률과 유사하다.In the above-described embodiment, a mixed gas of oxygen and hydrogen is used in the plasma treatment process. However, the same effect can be obtained by using a gas made of a compound containing hydrogen instead of hydrogen gas. For example, a gas containing water such as steam or steam, methanol gas, or the like may be used. The flow rate of steam or steam, methanol gas, etc. may be, for example, 300 sccm, similar to the flow rate of hydrogen gas.
스루홀을 형성하는 드라이 에칭 공정과, 반응 생성물에 있는 플루오르와 레지스트를 제거하는 플라즈마 공정을 동일한 진공 시스템에서, 즉 두 공정 사이에 반도체 웨이퍼를 대기중에 노출시키지 않고 동일한 장치내에서 계속 실행한다. 그러나, 두 공정 사이의 시간 간격이 거의 24시간 이내가 된다면, 드라이 에칭 공정 이후에 플라즈마 처리 공정 전까지 반도체 웨이퍼를 대기중에 노출시키는 것이 가능하다.The dry etching process for forming the through holes and the plasma process for removing fluorine and resist in the reaction product are continued in the same vacuum system, ie, in the same apparatus without exposing the semiconductor wafer to the atmosphere between the two processes. However, if the time interval between the two processes is within about 24 hours, it is possible to expose the semiconductor wafer to the atmosphere after the dry etching process and before the plasma treatment process.
상술된 바와 같이, 본 발명에 따라, 스루홀을 형성하기 위해 플루오르카본계 가스를 사용하는 드라이 에칭 공정 동안에 형성된, 주로 알루미늄, 플루오르, 탄소로 구성된 침전물은 플루오르를 감소시키기 위해 산소 가스와 적어도 수소를 함유한 가스를 혼합한 가스를 사용하여 플라즈마 공정에 의해 처리된다. 침전물에 있는 플루오르는 수소에 의해 플루오르화 수소가 되어 감소하며 제거된다. 침전물에 있는 탄소와 레지스트막은 산소에 의해 이온화되어, 일산화탄소 또는 이산화탄소가 되어 감소하며 제거된다. 그러므로, 플라즈마 공정 이후에 반도체 웨이퍼를 대기중에 노출시킬지라도, 침적물이 대기중에 있는 물이나 수분과 화학적으로 반응하지 않으며, 스루홀 바닥 부분에 있는 알루미늄 합금막이 침식당하지 않는다. 또한, 알루미늄과 플루오르의 수화물이 스루홀에 채워지지 않는다. 그러므로, 스루홀 깊숙히 묻쳐있는 텅스텐 플러그(110b)와 제 1 배선(103) 사이의 전기적 접속에 대한 신뢰성이 보다 높아지고, 전기적 접속시의 전기적 저항이 증가하지 않는다. 결과적으로, 스루홀과 이런 스루홀을 가진 반도체 장치의 비결함 비율 및 전기적 특성이 개선된다. 또한 스루홀과 이런 스루홀을 가진 반도체 장치에 대한 신뢰성이 증가하고, 반도체 장치의 양품률이 증가한다. 부가로, 스루홀을 통해 전기적으로 결합된 배선 사이의 전기적 저항은 감소한다. 또한, 플라즈마 공정 이후에 반도체 웨이퍼를 대기중에 노출시키는 것이 가능하기 때문에, 반도체 장치를 저비용으로 쉽게 제조할 수 있다.As described above, in accordance with the present invention, precipitates formed predominantly of aluminum, fluorine, carbon, formed during a dry etching process using a fluorocarbon-based gas to form through holes, may contain oxygen gas and at least hydrogen to reduce fluorine. It is processed by the plasma process using the gas which mixed the contained gas. Fluorine in the precipitate is reduced to hydrogen fluoride by hydrogen and removed. The carbon and resist film in the precipitate are ionized by oxygen, which is reduced to carbon monoxide or carbon dioxide and removed. Therefore, even if the semiconductor wafer is exposed to the atmosphere after the plasma process, the deposit does not chemically react with water or moisture in the atmosphere, and the aluminum alloy film at the bottom portion of the through hole is not eroded. Also, the hydrates of aluminum and fluorine are not filled in the through holes. Therefore, the reliability of the electrical connection between the tungsten plug 110b buried deeply in the through hole and the first wiring 103 becomes higher, and the electrical resistance during the electrical connection does not increase. As a result, the defect ratio and electrical characteristics of the through hole and the semiconductor device having such through hole are improved. In addition, the reliability of the through-hole and the semiconductor device having such a through-hole increases, and the yield of the semiconductor device increases. In addition, the electrical resistance between the wires electrically coupled through the through holes is reduced. In addition, since the semiconductor wafer can be exposed to the atmosphere after the plasma process, the semiconductor device can be easily manufactured at low cost.
전술한 명세서에서, 본 발명을 특정 실시예를 참고로 하여 설명하였다. 그러나, 당업자들은 청구항에 설정된 본 발명의 영역에서 벗어남 없이 다양한 수정과 변경을 할 수 있다. 따라서, 본 발명의 형태 및 사양을 제한하기 보다 넓은 의미로 간주하여, 본 발명의 영역내에서 모든 수정이 가능하다.In the foregoing specification, the invention has been described with reference to specific embodiments. However, those skilled in the art can make various modifications and changes without departing from the scope of the invention as set forth in the claims. Accordingly, all modifications are possible within the scope of the invention as regards it in a broader sense than to limit the form and specification of the invention.
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