KR100668770B1 - 박막 플럭스게이트의 절연막 두께 균일화 방법 - Google Patents

Abstract

본 발명은 박막 플럭스게이트(fluxgate)에 관한 것으로서, 실리콘 기판상에 형성되고, 상부 및 하부 도체와, 자성 박막과, 상기 코일과 자성 박막 사이에 개재되어 이들 사이의 누전을 방지하는 상부 및 하부 절연 박막을 포함하는 박막 플럭스게이트(fluxgate)로서, 상기 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체를 전기적으로 접촉하여 형성되는 것인 박막 플럭스게이트의 상기 상부 및 하부 절연 박막 두께 균일화 방법에 있어서, 상기 하부 도체 위에 스퍼터링 방식으로 제1 절연막을 형성하는 단계와, 상기 제1 절연막 위에 상기 자성 박막의 두께보다 두껍게 제2 절연막을 형성하는 단계와, 상기 제2 절연막 위에 감광층을 형성하고 그 일부를 제거하는 단계와, 식각 공정을 통하여 상기 제1 절연막에 이르기까지 상기 감광층이 제거된 부위의 상기 제2 절연막을 제거하여 홈을 형성하는 단계와, 상기 홈 내에 자성 재료를 성막하는 단계와, 초음파 세척을 통하여 상기 감광층의 잔여 부분과 상기 잔여 부분 위에 성막된 자성 재료를 제거하여 상기 홈에 배치되는 자성 박막을 형성하는 단계와, 상기 자성 박막 및 상기 제2 절연막위에 상기 제1 절연막의 두께와 동일하게 스퍼터링 방식으로 제3 절연막을 성막하는 단계를 포함한다.

박막 플럭스게이트, 자계, 박막, 절연 박막, 박막간 거리 제어

Description

박막 플럭스게이트의 절연막 두께 균일화 방법{Method for controlling the thickness of the insulation layer of thin film fluxgate}

도 1a 및 도 1b는 종래의 플럭스게이트의 기본 구조를 도시한 도면.

도 2는 플럭스게이트의 픽업 코일에서 검출되는 전압 파형의 일례를 도시한 도면.

도 3은 본 발명에 따른 막대형 박막 플럭스게이트의 기본 구조를 도시한 개략도.

도 4는 박막 플럭스게이트의 단면 구조를 도시한 개략도.

도 5는 박막 플럭스게이트에 있어서 코일과 자성 박막의 거리에 따른 자기장의 분포를 도시한 도면.

도 6은 통상의 반도체 공정에 따라 박막 플럭스게이트를 제작하는 공정 단계를 도시한 도면.

도 7은 도 6의 공정에 따라 제작된 박막 플럭스게이트의 문제점을 도시한 도면.

도 8은 하부 절연막의 드라이에칭 공정을 수반하여 플럭스게이트를 제작하는 과정을 도시한 도면.

도 9는 본 발명에 따라 고정밀도로 절연 박막의 두께를 제어할 수 있는 플럭스게이트 제작 공정을 도시한 도면.

<도면의 주요부분에 대한 부호의 설명>

1 : 실리콘 기판 2 : 기판상 절연 박막

3 : 하부 도체 4 : 절연 박막

4' : 하부 절연막 4'' : 상부 절연막

5 : 자성 박막 6 : 상부 도체

7, 7' : 드라이브 및 픽업용 전극 10 : 감광성 물질층

11 : 측부 절연막

본 발명은 박막 플럭스게이트(fluxgate)에 관한 것으로서, 구체적으로는 플럭스게이트를 구성하는 절연막의 두께를 균일하게 형성하는 방법에 관한 것이다.

플럭스게이트는 자계 센서의 일종으로서, 지뢰 등과 같은 매설물 탐색, 자기 나침반 등의 용도로 이용되어왔다. 플럭스게이트의 기본 구조는 도 1a 및 도 1b에 도시된 바와 같이 자성체와 그 주변의 드라이브 코일, 및 이와 별도의 픽업 코일로 이루어지며, 드라이브 코일에 교류 전류를 인가하기 위한 교류 전원과 픽업 코일에 유도되는 전압을 감지하기 위한 전압계를 포함한다.

플럭스게이트의 작동 원리는 다음과 같다. 자성체 주위에 드라이브 코일을 감고 이 코일에 교류 전류를 인가하게 되면, 이 전류에 의하여 코일 주변에 시변 유도자계가 발생하게 되고, 이 유도자계에 의하여 자성체가 자화되어 이 자성체는 N극과 S극을 가지는 전자석이 된다. 이 때, 유도 자계는 시간에 따라 극성이 반전되므로 시변성을 가지므로 자성체의 자극(磁極) 역시 시간에 따라 반전되며, 자성체에 의하여 플럭스게이트 주변에 형성되는 자계 역시 시간에 따라 반전된다. 이러한 시변 자계에 의하여 유도전류가 형성되며, 이로 인하여 픽업 코일에 도 2에 도시된 (a)와 같은 전압 피크(peak)가 검출된다. 도 2의 (a) 경우는 외부 자계가 없을 때인데 이것은 플럭스게이트를 나침반으로 이용할 경우에는 플럭스게이트가 동서방향으로 배치되어 있을 때와 같다. 이러한 상황에서 플럭스게이트 주변에 외부자계가 인가되면(예컨대, 플럭스게이트가 회전하여 남북 방향으로 형성된 지자계의 영향을 받게 되는 경우) 자성체로부터 발생하는 시변 자계와 외부 자계의 벡터합에 의하여 플럭스게이트 주변에 새로운 유도 전계가 형성되며, 이에 따라 도 2의 (b) 또는 (c)의 경우와 같이 전압 피크가 좌우로 이동하는 피크 편이(peak shift) 현상이 발생한다. 따라서, 도 2에서 잘 나타나 있는 바와 같이 픽업 코일에서 검출되는 전압의 피크 편이 정도를 해석하여 지자계와 같은 외부 자계의 존재 여부 및 외부 자계의 방향을 정확하게 파악할 수 있다.

외부 자계는 주변의 자성체(금속 포함)에 의하여 변형되므로 플럭스게이트를 이용하여 지뢰나 수도관 같은 지하 매설물 등을 탐사할 수 있으며, 지구의 남극(즉, 磁南)에서 북극(즉, 磁北)으로 형성되는 지자계의 방향을 감지할 수 있으므로 나침반의 용도로서 이용될 수 있다. 즉, 플럭스게이트는 단순한 구조로서 외부 자 계의 크기와 방향을 상당한 정밀도로 감지할 수 있으므로 지뢰탐지기, 지하 매설물 탐지기, 항법용 전자 나침반 등의 용도로 널리 사용되어 왔으며, 최근 들어 휴대폰, PDA 등과 같은 소형의 휴대용 전자기기 또는 통신기기가 널리 보급되고 이와 함께 무선 통신을 통하여 지리 정보 서비스(Geographic Information Services; GIS)를 제공하는 예가 증가하고 있어, 이들 소형 휴대용 기기에 탑재되어 방위 정보를 제공해 줄 수 있는 소형 플럭스게이트에 대한 요구가 증가하고 있다.

그러나, 플럭스게이트는 휴대폰 내부에 탑재될 정도의 소형으로 제작될 경우 적정 성능을 발휘할 수 없는 문제점이 있다. 예컨대, 플럭스게이트를 소형화하기 위하여 PCB 기판상에 플럭스게이트를 형성하는 시도가 있어왔으나, 이 경우 제조 정밀도의 한계로 인하여 자성체 주위의 드라이브 코일의 턴수가 수십 턴 정도에 불과하게 되어 충분한 성능을 발휘할 수 없다. 더욱이, 크기의 한계로 인하여 3축(수평 2축, 수직 1축) 플럭스게이트를 형성하지 못하므로, 3축 방향의 지자계를 감지하지 못하고 통상의 나침반과 같이 수평 2축 방향의 지자계만을 검출할 수 있다.

따라서, 소형화 하더라도 정확한 자계 감지가 가능한 플럭스게이트를 제조하기 위해서는 박막형으로 제조하는 것이 바람직하며, 특히 플럭스게이트를 구성하는 절연막, 자성막, 코일막 등의 각 박막의 두께가 1㎛를 넘지 않는 박막형 플럭스게이트가 전술한 요구를 충족시키는 해결안이 될 것이다.

도 3은 박막으로 제조한 플럭스게이트의 개략 구성도이다. 도 3의 플럭스게이트는 실리콘 기판(1)상에서 반도체 공정을 이용하여 소형으로 제작될 수 있으며, 기본적으로 자성 박막(5)과 이를 둘러싸는 절연 박막(4) 및 이 절연 박막 외부에 권선되는 코일(3, 6)을 포함하여 구성된다.

구체적으로 살펴보면 코일은 교류 드라이브 전류를 인가하기 위한 드라이브 코일과, 신호 검출을 위한 픽업 코일을 포함하는 별개의 2개 코일을 포함하는데, 이들 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체(3)와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체(4)를 서로 전기적으로 접촉하여 형성되고, 자성체 주위에 권선되는 코일과 자성체간의 누전을 방지하는 절연 박막(4)은 자성 박막 아래쪽 형성되는 하부 절연막과 자성 박막의 위쪽에 형성되는 상부 절연막으로 이루어지지게 된다.

이러한 박막형 플럭스게이트는 반도체 공정을 이용하여 실리콘웨이퍼(1) 위에, 기판상 절연막(2), 하부 도체(3), 하부 절연막(4'), 자성 박막(5), 상부 절연막(4''), 상부 도체(6)가 순차적으로 성막되어 도 4와 같은 구조를 가진다. 도 4는 박막 플럭스게이트의 단면 구조를 용이하게 이해할 수 있도록 도시한 개략 단면도이다.

그런데, 도 4에 도시된 바와 같이 각 박막은 기판과 평행하게 균일한 두께로 형성되고 그 표면이 평탄하며, 코일의 두께가 일정하게 형성되는 것이 바람직하지만, 성막과 식각을 반복하는 통상의 반도체 공정을 이용하여 제조할 경우 이와 같은 이상적인 플럭스게이트의 단면 구조가 실현되기 매우 어렵다.

박막 플럭스게이트를 제작하기 위해서는 자성막 주위의 절연막의 절연 파괴, 각 박막의 평탄도 문제 등 많은 문제점을 극복해야 하는데, 이 중에서 드라이브 코일로부터 발생하는 자계장이 효과적으로 자성 박막을 자화시키고 이로 인하여 픽업 코일에 의해 검출되는 신호가 뚜렷하게 되도록 동작하기 위해서는 코일과 자성체의 거리가 가능한 한 적고 소자 전체적으로 일정해야 한다.

도 5는 동일한 조건하에 제작되고 동일한 전류를 흘렸을 때 자성박막과 코일 사이의 거리가 큰 경우와 거리가 작은 경우에 솔레노이드 코일에서 발생되는 자기장이 자성 박막에 미치는 영향을 나타낸 도면이다. 도 5에 도시된 구조에서는 상부 절연막이 하부 절연막에 비하여 매우 두껍게 형성되어 있는데, 이와 같이 한쪽 방향의 절연박막은 그 두께가 작고, 다른 방향의 절연 박막의 두께는 크게 만들면, 상하부 연결된 코일(3, 6)에 전류를 흘렸을 때, 하부 도체(3)에 흘러가는 전류에 기인한 솔레노이드 자기장은 자성 박막에 직접적인 영향을 미쳐서 자성 박막의 자화에 기여를 하게 되나, 상부 도체(6)에 흘러가는 전류에 기인한 솔레노이드 자기장은 그 자력선이 소자 내부의 자성 박막에 영향을 주지 못하여 단순한 전류 통전 경로의 역할 밖에 하지 못하는 경우가 발생하여 전자석의 효율은 반감되는 결과를 초래하게 된다.

또한, 전자석의 출력을 최대화시키기 위해서는 자성 박막과 코일간에 누전을 방지하기 위해 존재하는 절연 박막의 두께를 최소화하여야 한다. 자기장의 범위는 코일에 흘리는 전류의 크기를 증가시키면, 그 자력선이 미치는 범위가 늘어나지만, 그 것을 달성하기 위하여 코일의 전류를 높여주면 코일 내부의 저항으로 인하여 코일이 끊어지는 문제점이 발생할 수 있다. 또한, 전자석의 세기를 높이기 위해서 과도한 전류를 흘리는 것은 결국 소모 전력을 높이게 되는데, 이러한 점은 소형 휴대용 기기 등에 탑재되어 동작될 수 있을 정도의 소규모의 플럭스게이트에 있어서 는 수용되기 어려운 문제점이다.

따라서 효율적인 전자석을 만들기 위해서는 자성 박막 주위의 절연 박막의 두께를 가능한 한 작게, 바람직하게는 200 Å 내지 500 Å의 두께를 가지도록 하고 아울러 대칭적인 구조를 갖도록 제조하는 것이 필요하다.

특히 소형 휴대용 기기에 탑재되는 것을 염두에 둔다면, 크기의 제한 및 인가할 수 있는 드라이브 전류가 매우 제한되므로, 초소형으로 제작되고 적은 구동 전류에 의해서도 충분한 성능을 발휘하기 위해서는 상부 절연막(4'')과 하부 절연막(4')의 두께가 수백 Å 정도의 범위에서 실질적으로 동일하고 이들에 의해 형성되는 절연 박막의 절연 취약부분이 없도록 형성될 것이 요구된다.

그러나, 성막과 식각을 반복하는 통상의 반도체 공정에 의하여 박막 플럭스게이트를 제작할 경우 수백 Å 정도의 두께 범위에서 전술한 바와 같이 균일한 두께를 가지며 단락 위험성을 제거한 절연 박막을 형성하는 것은 매우 지난한 일이다. 도 6를 참조하여, 통상의 반도체 공정에 의하여 절연 박막 및 그 내부에 위치하는 자성 박막의 형성하는 과정을 설명한다.

도 6에 도시된 바와 같이, 코일(하부 도체)(3)와 실리콘 기판(1)과의 누전을 방지하기 위한 기판상 절연막(2)이 실리콘 기판(1) 위에 형성되고, 기판상 절연막(2)에 형성된 홈 또는 그 위에 하부 도체(3)가 형성되면, 그 위에 형성될 하부 절연막(4')의 자리를 잡기 위해 감광 물질(10)로 성막하고 노광 및 현상을 통해 일정 부위를 제거한다(1 단계). 그 다음 절연 물질을 성막하고(2 단계), 잔존하는 감광 물질과 그 위에 성막된 절연 물질을, 예컨대 유기 용제 속에서 초음파 세척함으로 써 제거하여 하부 절연막(4')을 형성한다(3 단계).

이와 유사한 방식으로, 자성 박막(5)이 위치할 자리를 잡기 위하여 감광 물질(10)을 도포하고 노광과 현상을 통해 감광 물질의 일정 부위를 제거한 다음(4 단계), 자성 물질을 적층하고 잔존하는 감광 물질 및 그 위의 자성 물질을 제거하여 자성 박막(5)을 형성한다(5, 6 단계).

자성 박막(5)과 상부 도체(6) 사이의 절연을 위하여, 다시 감광층을 성막하고 해당 부위를 제거한 다음 절연 물질을 성막하고, 감광 물질과 불필요한 절연 물질을 제거하여 상부 절연막(4'')을 형성한 후(7, 8, 9 단계), 이 상태에서 상부 절연막(4'') 위에 상부 도체(6)를 성막하고 하부 도체(3)와 전기적으로 접촉하여 드라이브 코일과 픽업 코일을 형성한다(10 단계).

하지만, 이와 같은 종래의 일반적인 감광층 성막 및 제거(PR lift off) 방식을 채택하여 소자를 제작하는 경우에는 하부 절연 박막(4') 제작시에는 문제될 것이 없으나, 상부 절연 박막 제조시에는 그 이후에 성막되는 상부 도체(6)과 자성 박막(5) 사이의 누전을 방지하기 위하여 자성 박막(5)의 전체 두께보다 큰 두께의 상부 절연 박막을 형성시켜야만 하였다(도 7의 a 참조).

상부 도체(6)와 자성 박막(5) 사이의 거리를 줄이기 위해서 상부 절연 박막(4'')의 두께를 감소시키면 자성 박막의 측면이 노출되어 이 부분에서 향후 성막되는 상부 도체와 전기적으로 연결되어 코일에 전류를 흘렸을 때, 누전이 발생하여 인가되는 모든 전기가 자성 박막을 타고 흐르게 되고 코일에 전류가 흐르지 않게 되어 전자석을 만들지 못하게 된다(도 7의 b 참조).

따라서 종래의 방법에서는 전도체 간의 누전이 발생되지 않도록 상부 절연 박막을 자성 박막의 두께보다 두껍게 형성시켜야 하였고, 연이어 성막되는 상부 도체의 박막 두께도 전류의 원활한 흐름을 위하여 크게 증가시켜야 하는 문제점이 있다.

이런 공정 처리는 결국 고성능 박막전자석을 만드는데 있어서 나쁜 영향을 주게 되며, 상부절연 박막 및 상부 도체의 두께를 증가시켜 전체 공정이 길어지고, 두꺼운 박막 형성에 따라 발생되는 응력 증가, 불균일 부위 증가 등의 박막 제조에 있어 발생되는 여러 가지 문제점을 발생시킨다.

이러한 문제점을 해결하기 위해서 도 8에 도시된 바와 같은 방법으로 박막 플럭스게이트를 제작할 수 있다. 도 8에 도시된 공정은 성막된 하부 절연막 위에 자성 박막을 배치시키는 것이 아니라, 자성 박막(5)의 두께보다 두껍게 하부 절연막(4')을 성막한 후에 드라이 에칭을 통하여 제거하여 홈을 형성하고, 연이어서 홈에 자성 박막(5)을 성막시킨다는 점에 도 6에 도시된 공정과 차이가 있다. 이럴 경우, 상부 절연막(4'')을 하부 절연막의 두께와 실질적으로 동일 또는 유사한 두께로 얇게 성막하더라도 도 7의 b와 같이 단락 취약 부분이 발생하지는 않으므로 도 6의 공정에 따른 플럭스게이트에 비하여 높은 동작 성능을 발휘하는 플럭스게이트를 제작할 수 있다.

하지만, 하부 절연막(4')의 이온 밀링과 같은 드라이 에칭을 통하여 하부 절연막(4')을 식각하는 도 8의 공정을 이용할 경우에, 드라이 에칭의 공정 오차가 수 % 내지 10% 내외에 이르기 때문에 하부 절연막(4')의 두께 정밀도가 도 6의 공정을 이용할 때에 비하여 뒤떨어지는 문제점이 있다. 상부 절연막(4'')은 스퍼터링과 같은 고정밀도의 증착 공정을 통해 성막될 수 있으나, 하부 절연막(4')은 10%에 이르는 공정 오차를 가지게 되어 자성 박막(4)과 코일 간의 거리가 불균일해질 수 있다.

다시 말해, 도 8의 공정을 이용할 경우 도 6의 공정에 비하여 자성 박막(5)과 상부 도체 및 하부 도체간의 거리차이를 감소시킬 수 있으나, 많게는 10%에 이르는 차이를 나타낼 수 있다.

본 발명은 박막 플럭스게이트의 제조에 있어서, 스퍼터링 공정에 따른 정밀도로써 하부 절연막 및 상부 절연막을 형성함으로써, 자성 박막과 코일 간의 거리를 최대한 일정하게 유지하도록 하는 방법을 제공하는 데 그 목적이 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따라, 실리콘 기판상에 형성되고, 상부 및 하부 도체와, 자성 박막과, 상기 코일과 자성 박막 사이에 개재되어 이들 사이의 누전을 방지하는 상부 및 하부 절연 박막을 포함하는 박막 플럭스게이트(fluxgate)로서, 상기 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체를 전기적으로 접촉하여 형성되는 것인 박막 플럭스게이트의 상기 상부 및 하부 절연 박막 두께 균일화 방법에 있어서, 상기 하부 도체 위에 스퍼터링 방식으로 제1 절연막을 형성하는 단계와, 상기 제1 절연막 위에 상기 자성 박막의 두께보다 두껍게 제2 절연막을 형성하는 단계와, 상기 제2 절연막 위에 감광층을 형성하고 그 일부를 제거하는 단계와, 식각 공정을 통하여 상기 제1 절연막에 이르기까지 상기 감광층이 제거된 부위의 상기 제2 절연막을 제거하여 홈을 형성하는 단계와, 상기 홈 내에 자성 재료를 성막하는 단계와, 초음파 세척을 통하여 상기 감광층의 잔여 부분과 상기 잔여 부분 위에 성막된 자성 재료를 제거하여 상기 홈에 배치되는 자성 박막을 형성하는 단계와, 상기 자성 박막 및 상기 제2 절연막위에 상기 제1 절연막의 두께와 동일하게 스퍼터링 방식으로 제3 절연막을 성막하는 단계를 포함하는 박막 플럭스게이트의 상부 및 하부 절연막 두께 균일화 방법을 제공한다.

이하, 도 9을 참조하여 본 발명의 구성을 상세히 설명한다.

전술한 바와 같이 본 발명은 자성 박막 주의의 절연막, 즉 상부 및 하부 절연막의 두께를 균일하게 하려는 것을 목적으로 하는데, 상부 절연막은 스퍼터링과 같은 고정밀 증착 기법을 이용하여 두께를 자유롭게 조절할 수 있으나, 하부 절연막은 종래의 방법으로는 10% 정도의 두께 오차가 발생하므로 정밀 제어가 어려웠다. 따라서, 하부도체의 두께 제어를 정밀하게 하는 방법을 중심으로 이하 본 발명의 구성을 설명한다.
실리콘 기판(1) 위에 기판상 절연막(2) 및 하부 도체(3)를 형성한 후, 제1 절연막(4') 및 제2 절연막(11)을 차례대로 성막한다(1 단계). 이 때 제1 절연막과 제2 절연막은 상이한 에칭 특성을 가지는 것으로 선택하며, 특히 제1 절연막은 강한 내산성을 가지는 절연 재료를 이용하고, 제2 절연막은 에칭이 용이하게 이루어지는 절연 재료를 이용하여 성막한다. 제1 절연막의 두께는 수백 Å이 바람직한데 스퍼터링 등의 정밀한 증착방법으로 두께 오차를 최소화하여 성막한다. 제2 절연막의 두께는 자성 박막의 두께와 동일하거나 또는 더 두껍게 성막한다. 이후 과정을 통하여, 제1 절연막은 자성 박막(5)의 아래에 위치하는 하부 절연막(4')으로 기능하게 되고, 제2 절연막은 자성 박막(5)의 측부에 위치하는 측부 절연막으로 기능하게 된다.

감광성 물질(10)을 성막하고 노광과 현상을 거쳐 일정 부위를 제거한다(2 단계). 그 다음, 이온 밀링과 같은 드라이 에칭으로 자성 박막을 거치시킬 홈을 제2 절연막에 형성하기 위하여 건식 식각 공정을 수행한다(3 단계). 이 때 주의할 것은 제1 절연막(4')이 노출되지 않을 정도로 제2 절연막(11)을 드라이 에칭을 해야 한다는 것이다.

그 다음 제2 절연막(11)이 에칭되기에 용이한 산성 에칭액에 침잠시켜 홈 부위에 잔존하는 제2 절연막(11)을 완전히 제거하여 제1 절연막(4')을 노출시킨다(4 단계). 제1 절연막은 내산성 절연 물질로 형성되었기 때문에 에칭이 되지 않거나 극히 미소한 양만이 에칭될 것이다.

제1 절연막(4')이 노출되도록 홈이 형성되었으면, 감광성 물질(10)을 성막하고 상기 홈 부위의 감광성 물질을 노광 및 현상 과정을 통해 제거한 다음, 진공 증착 장비를 이용하여 자성 물질을 적층한다(5 단계).

초음파 세척 등을 통하여 감광성 물질(10) 및 그 위의 자성 물질을 제거하여 자성 박막(5)을 형성하고(6 단계), 다시 감광성 물질을 성막하고 그 일부를 제거한 후, 절연 재료를 성막하고 감광성 물질 및 그 위에 성막된 절연 재료를 제거하여 상부 절연막(4'')을 형성한다(7, 8 단계). 상부 절연막(4'')은 제1 절연막(4')의 두께와 동일한 두께를 가지도록 성막된다. 전술한 바와 같이 상부 절연막(4'')은 스퍼터링과 같은 정밀 증착방법으로 두께 오차를 최소화한다. 도시하지는 않았지만 통상의 반도체 공정에 따라 하부 도체(3)와 전기적으로 접촉하는 상부 도체(6)를 성막하여 드라이브 코일과 픽업 코일을 형성한다.

본 발명의 바람직한 실시예에 따른 플럭스게이트 제작 공정에 의하더라도 자성 박막(5)의 측부에 형성되는 측부 절연막(11)의 두께를 정밀하게 제어하기는 어렵지만, 자성 박막의 두께 역시 1 ㎛ 이하의 박형으로 제작될 경우에는 폭과 두께와의 비율이 수십 내지 수백 배에 달하게 되므로 측부 절연막의 두께는 박막 플럭스게이트의 동작에 별다른 영향을 미치지 않는다.

이상 본 발명의 구성에 대하여 바람직한 실시예와 첨부 도면을 참조하여 구체적으로 설명하였으나 본 발명의 보호 범위가 이에 제한되지 않음은 물론이다. 즉 본 발명의 기술 분야의 통상의 지식을 가지는 자라면, 본 발명의 기술적 사상을 벗어나지 않고 다양한 변형과 설계 변경이 가능할 것임은 자명하다. 따라서 본 발명의 보호 범위는 이하의 특허청구범위의 기재에 의하여 정하여져야 할 것이다.

이상 설명한 바와 같이, 본 발명에 따르면 박막 플럭스게이트의 자성 박막과 코일 사이에 게재되는 절연 박막의 두께를 매우 높은 정밀도로써 균일하게 형성할 수 있다. 따라서, 가장 효과적으로 자성 박막에 자기장을 인가할 수 있어 자성 박막의 뚜렷한 자화 반전 특성을 유도할 수 있고, 픽업 코일에 의한 신호 검출도를 향상 시킬 수 있다.

결과적으로 본 발명에 의하면, 매우 낮은 전류에서 동작하며, 휴대폰이나 PDA 등과 같은 소형의 휴대용 기기에 장착될 수 있는 매우 적은 크기의 플럭스게이트를 제작할 수 있다.

Claims (3)

1. 실리콘 기판상에 형성되고, 상부 및 하부 도체와, 자성 박막과, 상기 코일과 자성 박막 사이에 개재되어 이들 사이의 누전을 방지하는 상부 및 하부 절연 박막을 포함하는 박막 플럭스게이트(fluxgate)로서, 상기 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체를 전기적으로 접촉하여 형성되는 것인 박막 플럭스게이트의 상기 상부 및 하부 절연 박막 두께 균일화 방법에 있어서,

   상기 하부 도체 위에 스퍼터링 방식으로 제1 절연막을 형성하는 단계와,

   상기 제1 절연막 위에 상기 자성 박막의 두께보다 두껍게 제2 절연막을 형성하는 단계와,

   상기 제2 절연막 위에 감광층을 형성하고 그 일부를 제거하는 단계와,

   식각 공정을 통하여 상기 제1 절연막에 이르기까지 상기 감광층이 제거된 부위의 상기 제2 절연막을 제거하여 홈을 형성하는 단계와,

   상기 홈 내에 자성 재료를 성막하는 단계와,

   초음파 세척을 통하여 상기 감광층의 잔여 부분과 상기 잔여 부분 위에 성막된 자성 재료를 제거하여 상기 홈에 배치되는 자성 박막을 형성하는 단계와,

   상기 자성 박막 및 상기 제2 절연막위에 상기 제1 절연막의 두께와 동일하게 스퍼터링 방식으로 제3 절연막을 성막하는 단계

   를 포함하는 박막 플럭스게이트의 상부 및 하부 절연막 두께 균일화 방법.
2. 제1항에 있어서, 상기 홈을 형성하는 단계는,

   상기 감광층이 제거된 부위의 상기 제2 절연막을 드라이 에칭하는 단계와,

   습식 에칭 공정을 통하여 상기 제1 절연막이 노출될 때까지 상기 제2 절연막을 제거하는 단계를 포함하는 것인 방법.
3. 제1항에 있어서, 상기 제1 절연막은 내산성이 높은 절연 재료로써 성막되고, 상기 제2 절연막은 에칭이 용이한 절연 재료로써 성막되는 것인 방법.

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