KR100656930B1 - 박막 플럭스게이트의 하부 도체 두께의 균일화 방법 - Google Patents

Abstract

본 발명은 막대형 박막 플럭스게이트(fluxgate)에 관한 것으로서, 실리콘 기판상에 형성되고, 적어도 2종의 도전성 코일과 자성 박막과, 상기 코일과 자성 박막 사이에 개재되어 이들 사이의 누전을 방지하는 절연 박막을 포함하는 막대형 박막 플럭스게이트(fluxgate)로서, 상기 코일은 자성 박막 아래에 형성되는 복수 개의 하부 도체와 자성 박막 위에 형성되는 복수 개의 상부 도체를 전기적으로 접촉하여 형성되고, 상기 절연 박막은 자성 박막 아래에 형성되는 하부 절연막과 자성 박막의 위쪽에 형성되는 상부 절연막으로 이루어지는 막대형 박막 플럭스게이트에 있어서, 상기 하부 도체와 상기 하부 절연막 사이에 위치하는 내식성 박막을 포함하는 것을 특징으로 하는 막대형 박막 플럭스게이트를 제시한다. 본 발명에 의하면 하부 도체 형성시의 불필요한 돌출부 생성을 방지하여 그 이후 단계에서 성막되는 박막층의 평탄화를 보장할 수 있다.

플럭스게이트, 자계, 박막, 하부도체, 두께 제어, 휴대용 전자기기

Description

박막 플럭스게이트의 하부 도체 두께의 균일화 방법{Method for uniform thickness of the lower conductor for thin film fluxgate}

도 1a 및 도 1b는 종래의 플럭스게이트의 기본 구조를 도시한 도면.

도 2는 플럭스게이트의 픽업 코일에서 검출되는 전압 파형의 일례를 도시한 도면.

도 3은 본 발명에 따른 막대형 박막 플럭스게이트의 기본 구조를 도시한 개략도.

도 4는 박막 플럭스게이트의 단면 구조를 도시한 개략도.

도 5는 종래의 성막, 식각 공정에 의하여 플럭스게이트 하부 도체의 형성하는 과정을 도시한 도면.

도 6은 본 발명에 따라 플럭스게이트의 하부 도체를 형성하는 과정을 도시한 도면.

<도면의 주요부분에 대한 부호의 설명>

1 : 실리콘 기판 2 : 기판상 절연 박막

3 : 하부 도체 10 : 감광성 물질층

11 : 에칭 제한 박막

본 발명은 박막 플럭스게이트(fluxgate)에 관한 것으로서, 구체적으로는 플럭스게이트를 구성하는 코일 두께의 균일도 향상을 위한 방법에 관한 것이다.

플럭스게이트는 자계 센서의 일종으로서, 지뢰 등과 같은 매설물 탐색, 자기 나침반 등의 용도로 이용되어왔다. 플럭스게이트의 기본 구조는 도 1a 및 도 1b에 도시된 바와 같이 자성체와 그 주변의 드라이브 코일, 및 이와 별도의 픽업 코일로 이루어지며, 드라이브 코일에 교류 전류를 인가하기 위한 교류 전원과 픽업 코일에 유도되는 전압을 감지하기 위한 전압계를 포함한다.

플럭스게이트의 작동 원리는 다음과 같다. 자성체 주위에 드라이브 코일을 감고 이 코일에 교류 전류를 인가하게 되면, 이 전류에 의하여 코일 주변에 시변 유도자계가 발생하게 되고, 이 유도자계에 의하여 자성체가 자화되어 이 자성체는 N극과 S극을 가지는 전자석이 된다. 이 때, 유도 자계는 시간에 따라 극성이 반전되므로 시변성을 가지므로 자성체의 자극(磁極) 역시 시간에 따라 반전되며, 자성체에 의하여 플럭스게이트 주변에 형성되는 자계 역시 시간에 따라 반전된다. 이러한 시변 자계에 의하여 유도전류가 형성되며, 이로 인하여 픽업 코일에 도 2에 도시된 (a)와 같은 전압 피크(peak)가 검출된다. 도 2의 (a) 경우는 외부 자계가 없을 때인데 이것은 플럭스게이트를 나침반으로 이용할 경우에는 플럭스게이트가 동서방향으로 배치되어 있을 때와 같다. 이러한 상황에서 플럭스게이트 주변에 외부자계가 인가되면(예컨대, 플럭스게이트가 회전하여 남북 방향으로 형성된 지자계의 영향을 받게 되는 경우) 자성체로부터 발생하는 시변 자계와 외부 자계의 벡터합에 의하여 플럭스게이트 주변에 새로운 유도 전계가 형성되며, 이에 따라 도 2의 (b) 또는 (c)의 경우와 같이 전압 피크가 좌우로 이동하는 피크 편이(peak shift) 현상이 발생한다. 따라서, 도 2에서 잘 나타나 있는 바와 같이 픽업 코일에서 검출되는 전압의 피크 편이 정도를 해석하여 지자계와 같은 외부 자계의 존재 여부 및 외부 자계의 방향을 정확하게 파악할 수 있다.

외부 자계는 주변의 자성체(금속 포함)에 의하여 변형되므로 플럭스게이트를 이용하여 지뢰나 수도관 같은 지하 매설물 등을 탐사할 수 있으며, 지구의 남극(즉, 磁南)에서 북극(즉, 磁北)으로 형성되는 지자계의 방향을 감지할 수 있으므로 나침반의 용도로서 이용될 수 있다. 즉, 플럭스게이트는 단순한 구조로서 외부 자계의 크기와 방향을 상당한 정밀도로 감지할 수 있으므로 지뢰탐지기, 지하 매설물 탐지기, 항법용 전자 나침반 등의 용도로 널리 사용되어 왔으며, 최근 들어 휴대폰, PDA 등과 같은 소형의 휴대용 전자기기 또는 통신기기가 널리 보급되고 이와 함께 무선 통신을 통하여 지리 정보 서비스(Geographic Information Services; GIS)를 제공하는 예가 증가하고 있어, 이들 소형 휴대용 기기에 탑재되어 방위 정보를 제공해 줄 수 있는 소형 플럭스게이트에 대한 요구가 증가하고 있다.

그러나, 플럭스게이트는 휴대폰 내부에 탑재될 정도의 소형으로 제작될 경우 적정 성능을 발휘할 수 없는 문제점이 있다. 예컨대, 플럭스게이트를 소형화하기 위하여 PCB 기판상에 플럭스게이트를 형성하는 시도가 있어왔으나, 이 경우 제조 정밀도의 한계로 인하여 자성체 주위의 드라이브 코일의 턴수가 수십 턴 정도에 불 과하게 되어 충분한 성능을 발휘할 수 없다. 더욱이, 크기의 한계로 인하여 3축(수평 2축, 수직 1축) 플럭스게이트를 형성하지 못하므로, 3축 방향의 지자계를 감지하지 못하고 통상의 나침반과 같이 수평 2축 방향의 지자계만을 검출할 수 있다.

따라서, 소형화 하더라도 정확한 자계 감지가 가능한 플럭스게이트를 제조하기 위해서는 박막형으로 제조하는 것이 바람직하며, 특히 플럭스게이트를 구성하는 절연막, 자성막, 코일막 등의 각 박막의 두께가 1㎛를 넘지 않는 박막형 플럭스게이트가 전술한 요구를 충족시키는 해결안이 될 것이다.

도 3에 박막으로 제조한 플럭스게이트의 개략 구성도이다. 도 3의 플럭스게이트는 실리콘 기판상에서 반도체 공정을 이용하여 소형으로 제작될 수 있으며, 기본적으로 자성 박막과 이를 둘러싸는 절연 박막 및 이 절연 박막 외부의 권선되는 코일을 포함하여 구성된다.

구체적으로 살펴보면 코일은 교류 드라이브 전류를 인가하기 위한 드라이브 코일과, 신호 검출을 위한 픽업 코일을 포함하는 별개의 2개 코일을 포함하는데, 이들 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체를 서로 전기적으로 접촉하여 형성되고, 자성체 주위에 권선되는 코일과 자성체간의 누전을 방지하는 절연 박막은 자성 박막 아래쪽 형성되는 하부 절연막과 자성 박막의 측부와 상부를 둘러싸도록 형성되는 상부 절연막으로 이루어지지게 된다.

이러한 박막형 플럭스게이트는 반도체 공정을 이용하여 실리콘웨이퍼 위에, 기판상 절연막, 하부 도체, 하부 절연막, 자성 박막, 상부 절연막, 상부 도체가 순 차적으로 성막되어 제작되어 도 4와 같은 구조를 가진다. 도 4는 박막 플럭스게이트의 단면 구조를 용이하게 이해할 수 있도록 도시한 개략 단면도이다.

그런데, 도 4에 도시된 바와 같이 각 박막은 기판과 평행하게 균일한 두께로 형성되고 그 표면이 평탄하며, 코일의 두께가 일정하게 형성되는 것이 바람직하지만, 성막과 식각을 반복하는 통상의 반도체 공정을 이용하여 제조할 경우 이와 같은 이상적인 플럭스게이트의 단면 구조가 실현되기 매우 어렵다.

현실적인 박막 플럭스게이트를 제작하기 위해서는 자성막 주위의 절연막의 절연 파괴, 박막의 평탄도 문제 등 많은 문제점을 극복해야 하는데, 본 발명은 코일 두께의 균일도 문제에 집중하여 그 원인을 파악하고 해결 방안을 제시하고자 한다.

또한, 전술한 바와 같이 코일은 자성 박막 아래쪽의 하부 도체와 자성 박막 위쪽의 상부 도체가 서로 전기적으로 접촉하여 이루어지는데, 본 발명은 이중 하부 도체의 두께 균일화 방법에 관한 것이며, 본 발명의 하부 도체 두께 균일화 방법은 상부 도체 두께 균일화에 적용될 수 있을 것이다.

이하, 종래의 반도체 공정을 이용한 박막 플럭스게이트의 하부 도체 형성 방식의 문제점을 도 5를 참조하여 설명한다. 도 5는 통상의 성막, 식각 공정을 반복하여 박막 플럭스게이트를 제공하는 공정을 도시한 도면이다.

도 5에서 잘 나타나 있는 바와 같이, 종래 기술에 의하면 실리콘웨이퍼(1)를 준비하고, 그 위에 기판상 절연 박막(2)을 형성한다(1, 2 단계). 그 후, 기판상 절연 박막위에 형성될 하부 도체(3)의 자리를 마련하기 위해 기판상 절연 박막(2)과 는 다른 종류의 감광성 물질(10)을 도포하고(3 단계), 하부 도체의 패턴을 개재한 채 노광하고 현상하여 감광성 물질(10)의 일부를 제거한다(4, 5단계).

그 다음, 드라이 에칭(Dry etching) 공정과 같은 식각 공정을 수행하여 제2 절연막(2)의 일부를 제거하여 복수 개의 홈을 생성한다(6 단계). 제2 절연막(2) 및 감광성 물질(10)이 제거된 부위에 하부 도체(3)를 형성시키기 위하여 전체적으로 도전성 물질을 성막한다(7 단계). 성막된 실리콘 기판 전체를 감광성 물질(10)만을 용해하고 기판상 절연 박막(2)에는 영향을 미치지 않는 유기용제에 넣어 초음파 세척하여 감광성 물질(10) 및 그 위에 성막된 도전성 물질을 제거한다(8 단계). 위 8 단계를 거치면 기판상 절연 박막(2) 위에 그 폭의 길이 방향으로 배치되는 복수 개의 하부 도체(3)가 형성된다.

이와 같이 기판 표면과 평행한 하부코일 구조를 만들기 위해서는 기판의 일정 부위를 드라이 에칭 공정으로 제거해 내고, 그 속에 코일용 금속 박막(즉, 하부 도체)을 거치시켜야 한다. 드라이 에칭 방법을 사용하여 기판의 특정 부위를 제거할 때의 문제점은 홈을 파내는 깊이가 LOT 마다 5~10 % 정도 차이가 난다는 것이다. 이와 같은 오차가 있는 상태에서 박막 성막 시의 LOT 당 오차인 2~3%의 오차가 동시에 발생하는 경우에는 하부 도체의 두께가 LOT에 따라 두꺼울 수도 얇을 수도 있는 문제가 발생하게 된다. 이와 같은 현상이 발생하여 성막되는 코일의 양이 증가할 경우에는 코일 내부의 저항이 감소하고, 코일의 양이 작아지면 즉, 단면적이 작은 경우에는 코일 내부의 저항이 증가하게 되므로, 구간에 따라 코일의 양이 상이하면 소자의 전기적 특성에 변화가 발생되어, 안정되고 동일한 성능을 갖는 소 자 제작이 어렵게 된다.

따라서, 안정된 동작을 위해서는 코일을 구성하는 하부 도체와 상부 도체의 두께가 전반적으로 균일해야 하며, 특히 박막 플럭스게이트가 기판상 절연막, 하부도체, 하부 절연막, 자성 박막, 상부 절연막, 상부 도체의 순서로 성막되는 것을 감안하면, 플럭스게이트의 하부 구조를 이루는 하부 도체의 두께 균일화는 그 다음 단계에 증착되는 하부 절연막, 자성 박막, 상부 절연막, 상부 도체에도 영향을 미치게 되므로 전체적인 박막 균일화를 위하여도 매우 중요한 포인트이다.

따라서 박막 플럭스게이트의 제조에 있어서, 균일한 두께의 하부 도체를 형성하는 방법을 제공하는 것은 매우 이로운 일이다.

전술한 문제점을 해결하기 위하여, 본 발명은 박막형 플럭스게이트의 하부 도체의 두께를 균일하게 형성하는 방법 및 이를 채택한 플럭스게이트를 제공하는 데 그 목적이 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따라, 실리콘 기판상에 형성되고, 적어도 2종의 도전성 코일과 자성 박막과, 상기 코일과 자성 박막 사이에 개재되어 이들 사이의 누전을 방지하는 절연 박막을 포함하는 막대형 박막 플럭스게이트(fluxgate)로서, 상기 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체를 전기적으로 접촉하여 형성되고, 상기 절연 박막은 자성 박막 아래쪽에 형성되는 하부 절연막과 자성 박막의 위쪽에 형성되는 상부 절연막으로 이루어지는 막대형 박막 플럭스게이트의 하부 도체 형성 방법에 있어서, 상기 실리콘 기판위에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 위에 제2 절연막을 형성하는 단계와, 상기 제2 절연막위에 감광층을 형성하는 단계와, 상기 감광층의 일부를 제거한 후 식각 공정을 수행하여 상기 기판상 절연층에 그 폭 방향으로 정렬되도록 형성된 복수 개의 홈을 형성하는 단계와, 도전성 물질을 증착하는 단계와, 상기 감광층의 잔여 부분 전체와 그 위에 성막된 도전성 물질을 제거하여 그 폭 방향으로 정렬되는 복수 개의 하부 도체를 형성하는 단계를 포함하는 박막 플럭스게이트의 하부 도체 형성 방법이 제공된다.

본 발명의 다른 일 특징에 따라, 실리콘 기판상에 형성되고, 적어도 2종의 도전성 코일과 자성 박막과, 상기 코일과 자성 박막 사이에 개재되어 이들 사이의 누전을 방지하는 절연 박막을 포함하는 막대형 박막 플럭스게이트(fluxgate)로서, 상기 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체를 전기적으로 접촉하여 형성되고, 상기 절연 박막은 자성 박막 아래에 형성되는 하부 절연막과 자성 박막의 위쪽에 형성되는 상부 절연막으로 이루어지는 막대형 박막 플럭스게이트에 있어서, 상기 실리콘 기판 위에 형성되는 제1 절연막과, 상기 제1 절연막 위에 형성되는 제2 절연막을 포함하고, 상기 하부 도체는 상기 제2 절연막에 상기 제1 절연막까지 이르도록 파인 복수 개의 홈에 배치되는 것인 막대형 박막 플럭스게이트가 제공된다.

즉 본 발명의 기술적 요지는 하부 도체가 배치되며, 실리콘 기판과 하부 도체의 누전을 방지하는 기판상 절연막을 서로 다른 에칭 특성을 가지는 이종 재료를 채택한 2중 구조를 취함으로써, 하부 도체의 두께가 균일하게 형성될 수 있도록 하는 것이다.

이하, 도 6을 참조하여 본 발명의 구성에 대하여 상세히 설명한다. 도 6은 본 발명에 따라 박막 플럭스게이트의 하부 도체를 형성하는 과정을 도시한 도면이다.

실리콘웨이퍼(1)를 준비하고, 그 위에 제1 절연막(11)을 형성한다(1, 2 단계). 그 다음 제1 절연막(11) 위에 제2 절연막(2)을 형성한다(3 단계). 이 때 제1 절연막(11)과 제2 절연막(2)은 동일한 에천트(etchant)에 대해 각각 다른 에칭속도 또는 에칭량을 보이는 이종의 산화물 박막으로 선택된다. 구체적으로, 제1 절연막으로서는 에칭 용액에 영향을 받지 않는 고내산성 절연 박막 재료를 성막시키고 그 위에 형성되어 하부 도체가 배치될 제2 절연막으로서는 에칭용액에 빠른 에칭 속도를 보이는 절연 박막 재료를 성막시켜 시료를 동일한 에칭용액에 담구었을 때, 상부에 성막된 절연 박막(제2 절연막)만을 제거시키고, 내식성이 높은 절연 박막(제1 절연막)은 그대로 형태를 유지시킴으로써 하부코일이 형성되는 홈의 깊이를 동일하게 통제하는 기술을 사용한다. 제1 절연막(11)은 TiO₂, Ta₂O₅, Al₂O₃ 또는 이와 유사한 에칭 성질을 가지는 절연 재료가 바람직하고, 상기 제2 절연막(2)은 SiO_2, 에천트는 SiO₂에 대한 식각력이 뛰어난 인산 희석액을 사용하는 것이 바람직하다.

그 다음 단계에서, 제2 절연막(2)내에 형성될 하부 도체(3)의 자리를 마련하기 위해 제2 절연막(2)과는 다른 종류의 감광성 물질(10)을 도포하고(4 단계), 하부 도체의 패턴을 개재한 채 노광하고 현상하여 감광성 물질(10)의 일부를 제거한다(5, 6단계).

그 다음, 드라이 에칭과 같은 식각 공정을 수행하여 제2 절연막(2)의 일부를 제거하여 복수 개의 홈을 생성한다(7 단계). 이 단계에서는 도 6에 도시된 바와 같이 제2 절연막의 홈에 수직방향으로 잔존하는 부분을 남겨두는 것이 바람직한데, 각 홈의 깊이가 상이할 수 있다.
이러한 각 홈의 식각 오차를 제거하기 위하여, 다시 에칭을 통하여 산에 상대적으로 약한 제2 절연막(2)의 수직 방향으로의 잔류물을 완전히 제거한다(8 단계). 본 단계의 수행시 전술한 바와 같이 제1 절연막은 내식성 또는 내산성이 강한 재료를 택하였기 때문에, 제2 절연막에 형성된 복수 개의 홈 부분이 수직방향으로 완전히 제거되더라도 제1 절연막이 식각되거나 하지는 않는다. 따라서 향후, 성막될 하부 코일이 동일한 깊이의 홈에 성막될 수 있다. 물론 그 깊이는 제2 절연막의 두께와 동일하게 된다.

제2 절연막(2)의 일부가 수직방향으로 완전히 제거되어 동일 깊이의 홈이 형성되면, 이들 홈에 하부 도체(3)를 형성시키기 위하여 전체적으로 도전성 물질을 성막한다(9 단계). 성막된 실리콘 기판 전체를 감광성 물질(10)만을 용해하고 제2 절연막(2)에는 영향을 미치지 않는 유기용제에 넣어 초음파 세척하여 감광성 물질(10) 및 그 위에 성막된 도전성 물질을 제거한다(10 단계).

위 10 단계를 거치면 기판상 절연 박막(2) 위에 그 폭의 길이 방향으로 배치되며, 특히 그 두께가 동일한 복수 개의 하부 도체(3)가 형성된다.

이상 본 발명의 구성에 대하여 바람직한 실시예와 첨부 도면을 참조하여 구체적으로 설명하였으나 본 발명의 보호 범위가 이에 제한되지 않음은 물론이다. 즉 본 발명의 기술 분야의 통상의 지식을 가지는 자라면, 본 발명의 기술적 사상을 벗어나지 않고 다양한 변형과 설계 변경이 가능할 것임은 자명하다. 따라서 본 발명의 보호 범위는 이하의 특허청구범위의 기재에 의하여 정하여져야 할 것이다.

이상 설명한 바와 같이, 본 발명에 따르면 박막 플럭스게이트의 복수 개의 하부 도체의 두께를 모두 동일하게 제어할 수 있고, 따라서 자성체 주위에 권선되는 코일의 두께를 균일하게 함으로써, 자성체의 전 구간에 걸쳐서 드라이브 코일과 픽업 코일이 동일한 전기적 특성을 가지게 되어 양질의 자기장을 효과적으로 생성하며, 또한 픽업 코일에 의한 신호 검출 성능도 향상시킬 수 있다. 결국, 매우 낮은 전류에서 동작하며, 휴대폰이나 PDA 등과 같은 소형의 휴대용 기기에 장착될 수 있는 매우 적은 크기의 플럭스게이트를 제작할 수 있다.

Claims (6)

1. 실리콘 기판상에 형성되고, 적어도 2종의 도전성 코일과, 자성 박막과, 상기 코일과 자성 박막 사이에 개재되어 이들 사이의 누전을 방지하는 절연 박막을 포함하는 막대형 박막 플럭스게이트(fluxgate)로서, 상기 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체를 전기적으로 접촉하여 형성되고, 상기 절연 박막은 자성 박막 아래쪽에 형성되는 하부 절연막과 자성 박막의 위쪽에 형성되는 상부 절연막으로 이루어지는 막대형 박막 플럭스게이트의 하부 도체 형성 방법에 있어서,

   상기 실리콘 기판위에 제1 절연막을 형성하는 단계와,

   상기 제1 절연막 위에 제2 절연막을 형성하는 단계와,

   상기 제2 절연막위에 감광층을 형성하는 단계와,

   상기 감광층의 일부를 제거한 후 식각 공정을 수행하여 상기 제2 절연막에 그 폭 방향으로 정렬되도록 형성된 복수 개의 홈을 형성하는 단계와,

   상기 제2 절연막만을 식각하고 상기 제1 절연막에는 영향을 미치지 않는 식각제를 이용하여 상기 제2 절연막에 형성된 상기 복수 개의 홈을 수직방향으로 완전히 제거하여 상기 제1 절연막을 노출시키는 단계와,

   도전성 물질을 증착하는 단계와,

   상기 감광층의 잔여 부분 전체와 그 위에 성막된 도전성 물질을 제거하여 그 폭 방향으로 정렬되는 복수 개의 하부 도체를 형성하는 단계

   를 포함하는 박막 플럭스게이트의 하부 도체 형성 방법.
2. 제1항에 있어서, 상기 복수 개의 홈을 형성하는 단계는,

   상기 제1 절연막이 노출될 때까지 상기 제2 절연막을 에칭하는 단계를 포함하는 것인 박막 플럭스게이트의 하부 도체 형성 방법.
3. 제1항에 있어서, 상기 제1 절연막과 상기 제2 절연막은 동일한 에천트(etchant)에 대해 각각 다른 에칭 속도 또는 다른 에칭량을 가지는 재료로 선택되는 것인 박막 플럭스게이트의 하부 도체 형성 방법.
4. 제3항에 있어서, 상기 제1 절연막은 TiO₂, Ta₂O₅, Al₂O₃ 또는 이와 유사한 에칭 성질을 가지는 그룹으로부터 선택되는 것이고, 상기 제2 절연막은 SiO₂인 것인 박막 플럭스게이트의 하부 도체 형성 방법.
5. 실리콘 기판상에 형성되고, 적어도 2종의 도전성 코일과 자성 박막과, 상기 코일과 자성 박막 사이에 개재되어 이들 사이의 누전을 방지하는 절연 박막을 포함하는 막대형 박막 플럭스게이트(fluxgate)로서, 상기 코일은 자성 박막 아래쪽에 형성되는 복수 개의 하부 도체와 자성 박막 위쪽에 형성되는 복수 개의 상부 도체를 전기적으로 접촉하여 형성되고, 상기 절연 박막은 자성 박막 아래에 형성되는 하부 절연막과 자성 박막의 위쪽에 형성되는 상부 절연막으로 이루어지는 막대형 박막 플럭스게이트에 있어서,

   상기 실리콘 기판 위에 형성되는 제1 절연막과,

   상기 제1 절연막 위에 형성되는 제2 절연막을 포함하고,

   상기 하부 도체는 상기 제2 절연막에 상기 제1 절연막까지 이르도록 파인 복수 개의 홈에 배치되는 것인 막대형 박막 플럭스게이트.
6. 제5항에 있어서, 상기 적어도 2개로 분리된 도전 코일 중 적어도 하나는 교류 전류를 인가하기 위한 드라이브 코일이고, 다른 적어도 하나는 외부 자계의 변화에 따른 유도 전류의 파형 변화를 검출하기 위한 픽업 코일인 것인 막대형 박막 플럭스게이트.

Images