KR100668743B1 - Forming process for isolation layer of semiconductor device - Google Patents

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KR100668743B1
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박동수
김영대
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Abstract

An isolation layer of a semiconductor device and its fabricating method are provided to reduce defects due to stress of a pad nitride layer by using a SiBN layer. A SiBN layer pattern defining an isolation region is formed on a semiconductor substrate(100). The semiconductor substrate is etched by using the SiBN layer pattern to form an isolation layer trench(110). A sidewall oxide layer(112), a liner nitride layer(114), and a liner oxide layer(116) are sequentially formed on the isolation layer trench. A gap-fill dielectric(118) gap-fills the isolation layer trench. The gap-fill dielectric is planarized. The SiBN layer pattern is removed. A pad oxide layer pattern is formed on a lower portion of the SiBN layer pattern.

Description

반도체 소자의 소자 분리막 그 형성 방법{FORMING PROCESS FOR ISOLATION LAYER OF SEMICONDUCTOR DEVICE}TECHNICAL FIELD [Formation process for ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따라 형성된 소자 분리막에서, 소자 분리막과 인접하는 활성 영역 끝단부에서 게이트 절연막이 얇아지는 현상이 발생하는 문제점을 나타내는 SEM 사진이다.FIG. 1 is a SEM photograph showing a problem in which a thinning of a gate insulating film occurs at an end portion of an active region adjacent to an isolation layer in a device isolation layer formed according to the prior art.

도 2는 종래 기술에 따라 형성된 소자 분리막에서, 모우트 현상이 발생하는 문제점을 나타내는 SEM 사진이고, FIG. 2 is a SEM photograph showing a problem in which a mote phenomenon occurs in a device isolation layer formed according to the prior art; FIG.

도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 순차적으로 나타내는 공정 순서도이다. 3A to 3F are process flowcharts sequentially illustrating a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

본 발명은 소자 분리막 상단 모서리부에서의 모우트 현상 및 소자 분리막과 인접하는 활성 영역 끝단부에서 게이트 절연막이 얇아지는 현상을 최소화할 수 있게 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다. The present invention relates to a method of forming a device isolation layer of a semiconductor device, which can minimize the phenomenon of the pit at the top edge of the device isolation layer and the thinning of the gate insulating film at the end of the active region adjacent to the device isolation layer.

일반적인 반도체 소자의 제조 방법에 따르면, 반도체 기판 위에 트랜지스터와 커패시터 등을 포함하는 소자를 형성하기 전에, 전기적으로 통전이 가능한 활성 영역과 전기적 통전이 차단되고 소자를 서로 분리하는 소자 분리 영역이 반도체 기판 상에 정의된다. 이러한 활성 영역과 소자 분리 영역은 반도체 기판 상에 형성되는 소자 분리막에 의해 정의되는데, 이러한 소자 분리막을 형성하는 공정으로는 LOCOS 공정과 STI 공정이 있다. 이중, LOCOS 공정으로 소자 분리막을 형성함에 있어서는, 반도체 기판에 산화막을 선택적으로 성장시키게 되고, STI 공정으로 소자 분리막을 형성함에 있어서는, 반도체 기판을 소정 깊이로 식각하여 소자 분리막 트랜치를 형성하고 그 내부에 갭필 절연막을 매립하게 된다. According to a general method of manufacturing a semiconductor device, before forming a device including a transistor and a capacitor on the semiconductor substrate, an active region that can be electrically energized and an element isolation region that blocks electrical conduction and separates the devices from each other are formed on the semiconductor substrate. Is defined in. The active region and the device isolation region are defined by a device isolation layer formed on a semiconductor substrate, and the process of forming the device isolation layer includes a LOCOS process and an STI process. In the formation of the device isolation film by the LOCOS process, an oxide film is selectively grown on the semiconductor substrate, and when the device isolation film is formed by the STI process, the semiconductor substrate is etched to a predetermined depth to form the device isolation trench and therein. The gapfill insulating film is buried.

이하, 종래 기술에 의한 STI 소자 분리막 형성 방법 및 이의 문제점에 대해 보다 구체적으로 설명하기로 한다. Hereinafter, the STI device isolation method and a problem thereof according to the prior art will be described in more detail.

종래 기술에 따라 소자 분리막을 형성함에 있어서는, 우선, 반도체 기판 위에 소자 분리막 트랜치가 형성될 영역, 즉, 반도체 소자의 소자 분리 영역을 정의하는 패드막 패턴을 형성한다. 이러한 패드막 패턴은 일반적으로 질화막으로 이루어진 패드 질화막 패턴을 포함한다. In forming the device isolation film according to the prior art, first, a pad film pattern defining a region in which the device isolation film trench is to be formed, that is, a device isolation region of the semiconductor device, is formed on the semiconductor substrate. Such a pad film pattern generally includes a pad nitride film pattern made of a nitride film.

이후, 이러한 패드막 패턴을 마스크로 반도체 기판을 소정 깊이 식각하여 소자 분리막 트랜치를 형성하고, 상기 소자 분리막 트랜치 상에, 예를 들어, 측벽 산화막, 라이너 질화막 및 라이너 산화막을 순차 형성하고, 이러한 소자 분리막 트랜치를, 예를 들어, HDP 산화막 등의 갭필 절연막으로 매립한다. Subsequently, the semiconductor substrate is etched to a predetermined depth using the pad film pattern as a mask to form a device isolation trench, and a sidewall oxide film, a liner nitride film, and a liner oxide film are sequentially formed on the device isolation trench, and the device isolation film is sequentially formed. The trench is filled with a gap fill insulating film such as an HDP oxide film.

계속하여, CMP 공정 등으로 상기 패드막 패턴이 드러나도록 갭필 절연막을 평탄화하고 나서, 상기 패드막 패턴, 예를 들어, 패드 질화막 패턴을 제거하여 최종적으로 소자 분리막을 형성한다. Subsequently, the gap fill insulating film is planarized so that the pad film pattern is exposed by a CMP process or the like, and then the pad film pattern, for example, the pad nitride film pattern is removed, to finally form an element isolation film.

그런데, 이러한 종래 기술에 의한 소자 분리막 형성 방법에 있어서는, 패드 질화막 패턴을 포함하는 패드막 패턴을 이용해 소자 분리막 트랜치를 형성하게 되는 바, 상기 패드 질화막 패턴을 이루는 질화막(Si3N4)이 자체적으로 압축 응력을 지니고 있기 때문에, 상기 패드 질화막 패턴이 하부의 반도체 기판에 인장 응력을 가하게 된다. 특히, 상기 CMP 공정 등으로 갭필 절연막을 평탄화하는 공정에서 상기 패드 질화막 패턴이 평탄화 정지막 또는 베리어막으로 작용하기 때문에, 상기 패드 질화막에 의해 하부의 반도체 기판에 가해지는 인장 응력은 매우 크다고 할 수 있다. However, in the device isolation film forming method according to the related art, the device isolation film trench is formed by using the pad film pattern including the pad nitride film pattern, so that the nitride film (Si 3 N 4 ) forming the pad nitride film pattern is itself. Since it has a compressive stress, the pad nitride film pattern exerts a tensile stress on the lower semiconductor substrate. In particular, since the pad nitride film pattern acts as a planarization stop film or barrier film in the process of planarizing the gap fill insulating film by the CMP process, the tensile stress applied to the lower semiconductor substrate by the pad nitride film is very large. .

이 때문에, 상기 종래 기술에 의한 소자 분리막 형성 방법에서는, 상기 패드 질화막에 의해 반도체 기판에 가해지는 큰 인장 응력으로 인하여, 반도체 기판 상에 전위(dislocation) 또는 표면 핏(surface pit) 등의 작은 크기의 결함이 다수 발생하는 문제점이 있었다. For this reason, in the device isolation film forming method according to the prior art, due to the large tensile stress applied to the semiconductor substrate by the pad nitride film, a small size such as dislocation or surface pit is formed on the semiconductor substrate. There was a problem that many defects occurred.

또한, 상기 큰 인장 응력 등에 의해 반도체 기판에 가해지는 스트레스 때문에, 상기 소자 분리막을 최종 형성하고 나서 활성 영역의 반도체 기판 상에 게이트 절연막을 형성하는 공정에서, 소자 분리막과 인접하는 활성 영역의 끝단부에서 게이트 절연막이 얇아지는 현상이 발생한다(도 1 참조). 이 때문에, 최종 형성된 반도체 소자의 특성에 큰 문제를 야기할 수 있다. Further, due to the stress applied to the semiconductor substrate due to the large tensile stress or the like, in the step of forming the gate insulating film on the semiconductor substrate in the active region after the final formation of the device isolation film, at the end of the active region adjacent to the device isolation film. The thinning of the gate insulating film occurs (see FIG. 1). For this reason, a big problem can be caused in the characteristic of the finally formed semiconductor element.

부가하여, 상기 종래 기술에 의한 소자 분리막 형성 방법에서는, 상기 갭필 절연막을 CMP 공정 등으로 평탄화한 후에 통상적으로 세정 공정을 진행하게 되는데, 이러한 세정 공정 중에 소자 분리막 상단 모서리부의 갭필 절연막이 과도하게 식각되어 해당 부분의 갭필 절연막이 침강하는 모우트 현상이 발생한다(도 2 참조; 모우트 1). 그런데, 최근에는 소자의 리프레쉬 특성을 개선하기 위해, 상기 소자 분리막 트랜치 상에 라이너 질화막 등을 형성하는 것이 일반적인 바, 상기 패드 질화막을 제거하는 과정에서, 소자 분리막 상단 모서리부의 라이너 질화막의 일부가 손상되어 상기 모우트 현상이 더욱 심화되는 문제점이 있다(모우트 2). In addition, in the device isolation film forming method according to the prior art, after the planarization of the gap fill insulating film by a CMP process or the like, a cleaning process is usually performed. During this cleaning process, the gap fill insulating film at the upper edge of the device isolation film is excessively etched. The phenomena in which the gap fill insulating film of the corresponding portion is settled (see FIG. 2; mout 1). However, in recent years, in order to improve the refresh characteristics of the device, it is common to form a liner nitride film or the like on the device isolation trench. In the process of removing the pad nitride film, a part of the liner nitride film of the upper edge portion of the device isolation film is damaged. There is a problem that the moat phenomenon is further intensified (Mount 2).

이에 본 발명은 상술한 종래 기술의 문제점을 해결하여 소자 분리막 상단 모서리부에서의 모우트 현상 및 소자 분리막과 인접하는 활성 영역 끝단부에서 게이트 절연막이 얇아지는 현상을 최소화할 수 있게 하는 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 것이다. Accordingly, the present invention solves the above-mentioned problems of the prior art, thereby minimizing the phenomena at the top edge of the device isolation layer and the thinning of the gate insulating film at the end of the active region adjacent to the device isolation layer. It is to provide a method for forming a separator.

이러한 목적을 달성하기 위해, 본 발명은 반도체 기판 위에 소자 분리 영역을 정의하는 SiBN막 패턴을 형성하는 단계; 상기 SiBN막 패턴을 마스크로 반도체 기판을 식각하여 소자 분리막 트랜치를 형성하는 단계; 상기 소자 분리막 트랜치를 갭필 절연막으로 매립하는 단계; 상기 갭필 절연막을 평탄화하는 단계; 및 상기 SiBN막 패턴을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 제공한다. In order to achieve this object, the present invention comprises the steps of forming a SiBN film pattern defining a device isolation region on the semiconductor substrate; Forming a device isolation layer trench by etching the semiconductor substrate using the SiBN layer pattern as a mask; Filling the device isolation trench with a gap fill insulating film; Planarizing the gapfill insulating film; And it provides a device isolation film forming method of a semiconductor device comprising the step of removing the SiBN film pattern.

상기 본 발명에 의한 소자 분리막 형성 방법은, 상기 SiBN막 패턴 하부에 패드 산화막 패턴을 형성하는 단계를 더 포함할 수 있고, 또한, 상기 소자 분리막 트랜치의 형성 단계 후에, 상기 소자 분리막 트랜치 상에 측벽 산화막, 라이너 질화막 및 라이너 산화막을 순차 형성하는 단계를 더 포함할 수 있다. The method of forming an isolation layer according to the present invention may further include forming a pad oxide layer pattern under the SiBN layer pattern, and further, after the forming of the isolation layer trench, a sidewall oxide layer on the isolation layer trench The method may further include sequentially forming a liner nitride film and a liner oxide film.

그리고, 상기 본 발명에 의한 소자 분리막 형성 방법에서, 상기 갭필 절연막은 HDP 산화막으로 될 수 있다. In the method of forming a device isolation film according to the present invention, the gap fill insulating film may be an HDP oxide film.

또한, 상기 본 발명에 의한 소자 분리막 형성 방법에서, 상기 SiBN막 패턴을 알칼리 수용액을 포함하는 식각 용액으로 습식 식각하여 제거함이 바람직하고, 상기 알칼리 수용액은 수산화칼륨 또는 수산화나트륨 수용액으로 될 수 있다. In addition, in the device isolation film forming method according to the present invention, the SiBN film pattern is preferably removed by wet etching with an etching solution containing an aqueous alkali solution, the alkaline aqueous solution may be a potassium hydroxide or sodium hydroxide aqueous solution.

이하, 첨부한 도면을 참고로 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기로 한다. Hereinafter, a method of forming an isolation layer of a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 이 실시예들을 벗어나 다양한 형태로 구현 가능하다. 한편, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and a method of achieving the same will be apparent with reference to the embodiments described below in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various forms beyond the embodiments. In addition, like reference numerals refer to like elements throughout the specification.

도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 순차적으로 나타내는 공정 순서도이다. 3A to 3F are process flowcharts sequentially illustrating a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 우선, 반도체 기판(100) 위에 패드 산화막(102) 및 SiBN막(104)을 순차적으로 형성한다. 상기 패드 산화막(102)은 통상적인 산화막 형성 공정에 따라 CVD 방법 등으로 증착 형성하며, 상기 SiBN막(104)은 CVD 방법, ALD 방법 또는 PEALD 방법 등으로 증착 형성한다. 최종 형성하고자 하는 반도체 소자가 고집적화된 것일수록, 상기 SiBN막(104)을 CVD 방법으로 증착 형성하기보다는 ALD 또는 PEALD 방법으로 증착 형성하는 것이 바람직하다. 또한, 상기 SiBN막(104)을 증착 형성한 후에는, 500℃ 이상의 온도에서 열처리 공정을 진행함이 바람직하다. 이러한 열처리 공정을 진행하면, 상기 SiBN막(104)이 치밀하게 되어 추후에 진행될 갭필 절연막에 대한 평탄화 공정에서 상기 SiBN막(104)이 평탄화 정지막 또는 베리어막으로서 보다 우수하게 작용할 수 있게 된다. 상기 열처리 공정은 급속 열처리 공정(RTP 공정)으로 진행하거나 노(Furnace)를 이용해 진행할 수도 있다. Referring to FIG. 3A, first, a pad oxide film 102 and a SiBN film 104 are sequentially formed on a semiconductor substrate 100. The pad oxide film 102 is deposited by a CVD method or the like according to a conventional oxide film forming process, and the SiBN film 104 is deposited by a CVD method, an ALD method, or a PEALD method. As the semiconductor device to be finally formed is highly integrated, the SiBN film 104 is preferably deposited by ALD or PEALD rather than by deposition by CVD. In addition, after the SiBN film 104 is formed by vapor deposition, it is preferable that the heat treatment process is performed at a temperature of 500 ° C. or higher. When the heat treatment process is performed, the SiBN film 104 becomes dense, and thus, the SiBN film 104 can function better as a planarization stop film or barrier film in the planarization process for the gap fill insulating film to be performed later. The heat treatment process may proceed to a rapid heat treatment process (RTP process) or may be performed using a furnace (Furnace).

이와 같이, 본 실시예에서는 종래 기술의 패드 질화막 대신 SiBN막(104)을 형성하고 있는 바, 이러한 SiBN막(104)은 패드 질화막을 이루는 질화막(Si3N4)과는 달리 압축 응력을 거의 지니고 있지 않으므로 하부의 반도체 기판(100)에 인장 응력을 거의 가하지 않는다. 따라서, 패드 질화막 대신 이러한 SiBN막(104)을 형성함으로서 종래 기술에 비해 하부의 반도체 기판(100)에 가해지는 스트레스가 현저히 감소될 수 있다. As described above, in the present embodiment, the SiBN film 104 is formed instead of the pad nitride film of the prior art, and the SiBN film 104 has almost compressive stress unlike the nitride film Si 3 N 4 constituting the pad nitride film. Since it is not present, almost no tensile stress is applied to the lower semiconductor substrate 100. Therefore, by forming the SiBN film 104 instead of the pad nitride film, the stress applied to the lower semiconductor substrate 100 can be significantly reduced compared to the prior art.

한편, 상기 패드 산화막(102) 및 SiBN막(104)을 순차 형성한 후에는, 상기 SiBN막(104) 위에 감광막(도시 생략)을 형성하고, 이에 대한 노광 및 현상 공정을 진행하여 소자 분리막 트랜치가 형성될 영역, 즉, 반도체 소자의 소자 분리 영역을 정의하는 감광막 패턴(도시 생략)을 형성한다. On the other hand, after the pad oxide film 102 and the SiBN film 104 are sequentially formed, a photoresist film (not shown) is formed on the SiBN film 104, and an exposure and development process thereof is performed to form a device isolation trench. A photoresist pattern (not shown) defining a region to be formed, that is, an isolation region of the semiconductor element is formed.

계속하여, 이러한 감광막 패턴을 마스크로 SiBN막(104) 및 패드 산화막(102)을 순차적으로 식각하여, 소자 분리막 트랜치의 형성 영역, 즉, 반도체 소자의 소자 분리 영역을 정의하는 SiBN막 패턴(106) 및 패드 산화막 패턴(108)을 형성하고, 상기 감광막 패턴을 제거한다. Subsequently, the SiBN film 104 and the pad oxide film 102 are sequentially etched using the photosensitive film pattern as a mask to form the SiBN film pattern 106 which defines the formation region of the device isolation film trench, that is, the device isolation region of the semiconductor device. And a pad oxide film pattern 108 to remove the photoresist pattern.

그리고 나서, 상기 SiBN막 패턴(106) 및 패드 산화막 패턴(108)을 마스크로 반도체 기판(100)을 소정 깊이로 식각하여 소자 분리막 트랜치(110)을 형성한다. 이상의 공정까지를 진행하여 소자 분리막 트랜치(110)를 형성한 모습이 도 3b에 도시되어 있다. Thereafter, the semiconductor substrate 100 is etched to a predetermined depth using the SiBN film pattern 106 and the pad oxide film pattern 108 as a mask to form the device isolation layer trench 110. The process of forming the device isolation layer trench 110 by performing the above process is illustrated in FIG. 3B.

상기 소자 분리막 트랜치(110)를 형성한 후에는, 도 3c에 도시된 바와 같이, 반도체 소자의 리프레쉬 특성을 향상시키거나 상기 소자 분리막 트랜치(110)를 형성하는 공정에서 반도체 기판(100)에 가해진 스트레스를 완화하는 등의 목적으로, 소자 분리막 트랜치(110) 상에 측벽 산화막(112), 라이너 질화막(114) 및 라이너 산화막(116)을 순차 형성한다. 이러한 측벽 산화막(112), 라이너 질화막(114) 및 라이너 산화막(116)은 종래부터 당업자에게 자명하게 알려진 통상적인 방법으로 형성될 수 있다. After forming the isolation layer trench 110, as shown in FIG. 3C, the stress applied to the semiconductor substrate 100 in the process of improving the refresh characteristics of the semiconductor device or forming the isolation layer trench 110. The sidewall oxide film 112, the liner nitride film 114, and the liner oxide film 116 are sequentially formed on the device isolation trench 110 for the purpose of alleviating the problem. The sidewall oxide film 112, the liner nitride film 114, and the liner oxide film 116 may be formed by a conventional method known to those skilled in the art.

다만, 상기 측벽 산화막(112), 라이너 질화막(114) 및 라이너 산화막(116)의 형성 공정은 소자 분리막을 형성하기 위한 필수 공정이 아니라, 반도체 소자의 특성을 보다 향상시키거나 반도체 기판(100)에 가해진 스트레스를 완화하기 위해 필요한 경우 선택적으로 진행하는 공정이므로, 이들 공정 중 일부 또는 전부를 생략할 수도 있으며, 이들 공정에 더하여 추가 공정을 더 진행할 수도 있다. However, the process of forming the sidewall oxide layer 112, the liner nitride layer 114, and the liner oxide layer 116 is not an essential process for forming the device isolation layer, but may further improve the characteristics of the semiconductor device or may be applied to the semiconductor substrate 100. In order to alleviate the stress applied, the process may be selectively performed when necessary, and thus some or all of these processes may be omitted, and further processes may be performed in addition to these processes.

한편, 상기 측벽 산화막(112), 라이너 질화막(114) 및 라이너 산화막(116)을 순차 형성한 후에는, 도 3d에 도시된 바와 같이, 상기 반도체 기판(100) 상에 갭필 절연막(118)을 증착 형성하여 상기 소자 분리막 트랜치(110)를 매립한다. 이러한 갭필 절연막(110)으로는 종래부터 통상적으로 사용되던 산화막 등을 제한없이 사용할 수 있으며, 가장 대표적인 산화막으로서 갭필 특성이 우수하여 상기 소자 분리막 트랜치(110) 내를 바람직하게 매립하는 HDP 산화막을 사용할 수 있다. Meanwhile, after sequentially forming the sidewall oxide film 112, the liner nitride film 114, and the liner oxide film 116, a gap fill insulating film 118 is deposited on the semiconductor substrate 100, as shown in FIG. 3D. And fill the device isolation layer trench 110. As the gap fill insulating film 110, an oxide film that has been conventionally used in the art can be used without limitation. As the representative oxide film, an HDP oxide film which preferably fills the inside of the device isolation trench 110 can be used because the gap fill property is excellent. have.

상기 갭필 절연막(118)으로 소자 분리막 트랜치(110)를 매립한 후에는, 도 3e에 도시된 바와 같이, 상기 SiBN막 패턴(106)이 드러나도록 상기 갭필 절연막(118)을 평탄화한다. 이러한 평탄화 공정은 CMP 공정 등을 이용해 진행할 수 있다. After the device isolation film trench 110 is filled with the gap fill insulating film 118, the gap fill insulating film 118 is planarized to expose the SiBN film pattern 106 as shown in FIG. 3E. This planarization process can be performed using a CMP process or the like.

종래 기술에서는 패드 질화막 패턴이 갭필 절연막의 평탄화를 위한 평탄화 정지막 또는 베리어막으로 작용하였기 때문에, 상기 패드 질화막 패턴에 의해 반도체 기판에 가해지는 큰 인장 응력으로 인해, 특히, 상기 갭필 절연막의 평탄화 공정에서 반도체 기판에 큰 스트레스가 가해지고 반도체 기판 상에 전위 또는 표면 핏 등의 작은 크기의 결함이 다수 발생하였다. 또한, 상기 큰 인장 응력 때문에 반도체 기판에 가해지는 스트레스로 인하여, 소자 분리막을 최종 형성한 후 활성 영역의 반도체 기판 상에 게이트 절연막을 형성하는 공정에서, 소자 분리막과 인접하 는 활성 영역의 끝단부에서 게이트 절연막이 얇아지는 현상이 발생하였다(도 1 참조). In the prior art, since the pad nitride film pattern acted as a planarization stop film or barrier film for planarization of the gap fill insulating film, due to the large tensile stress applied to the semiconductor substrate by the pad nitride film pattern, in particular, in the planarization process of the gap fill insulating film. A large stress was applied to the semiconductor substrate and many defects of small size such as dislocations or surface fits occurred on the semiconductor substrate. In addition, due to the stress applied to the semiconductor substrate due to the large tensile stress, in the process of forming the gate insulating film on the semiconductor substrate in the active region after the final formation of the device isolation film, at the end of the active region adjacent to the device isolation film The thinning of the gate insulating film occurred (see FIG. 1).

그러나, 본 실시예에서는 상기 패드 질화막 패턴 대신 SiBN막 패턴(106)을 사용하고, 이미 상술한 바와 같이, 상기 SiBN막 패턴(106)은 하부의 반도체 기판(100)에 인장 응력 및 이에 따른 스트레스를 거의 가하지 않으므로, 본 실시예에 따른 소자 분리막 형성 방법에서는, 반도체 기판 상에 전위 또는 표면 핏 등의 작은 크기의 결함이 다수 발생하는 문제점 또는 소자 분리막과 인접하는 활성 영역 끝단부에서 게이트 절연막이 얇아지는 문제점이 거의 나타나지 않는다. However, in the present exemplary embodiment, the SiBN film pattern 106 is used instead of the pad nitride film pattern. As described above, the SiBN film pattern 106 may apply tensile stress and thus stress to the lower semiconductor substrate 100. In the device isolation film forming method according to the present embodiment, the gate insulating film is thinned at the end of the active region adjacent to the device isolation film or a problem that a large number of small-sized defects such as dislocations or surface fit occur on the semiconductor substrate. There are very few problems.

한편, 상기 갭필 절연막(118)을 평탄화한 후에는, 도 3f에 도시된 바와 같이, 상기 SiBN막 패턴(106)을 제거하고, 계속하여 세정 공정을 진행해 패드 산화막 패턴(108)을 제거함으로서, 최종적으로 소자 분리막을 형성한다. On the other hand, after the planarization of the gap fill insulating film 118, as shown in Figure 3f, by removing the SiBN film pattern 106, and then proceeds the cleaning process to remove the pad oxide film pattern 108, the final The device isolation film is formed.

그런데, 여기서 본 실시예에서는 종래 기술의 패드 질화막 패턴 대신 SiBN막 패턴(106)을 사용하고, 이러한 SiBN막 패턴(106)은 질화막(Si3N4)으로 이루어진 라이너 질화막(114)과 식각율 차이를 보이므로, 본 실시예에 의하면 상기 SiBN막 패턴(106)을 제거하는 공정에서 소자 분리막 상단 모서리부의 라이너 질화막(114)의 일부가 손상되어 모우트 현상이 더욱 심화되는 문제점 역시 발생하지 않는다. However, in the present embodiment, the SiBN film pattern 106 is used instead of the pad nitride film pattern of the prior art, and the SiBN film pattern 106 is different from the etch rate with the liner nitride film 114 formed of the nitride film Si 3 N 4 . Therefore, according to the present exemplary embodiment, a part of the liner nitride layer 114 of the upper edge portion of the device isolation layer is damaged in the process of removing the SiBN layer pattern 106, and thus, the phenomenon of the moat phenomenon is further increased.

특히, 예를 들어, 수산화칼륨 또는 수산화나트륨 수용액 등의 알칼리 수용액을 포함하는 식각 용액을 사용하여 습식 식각으로 상기 SiBN막 패턴(106)을 제거해내면, SiBN막 패턴(106)에 비해 라이너 질화막(114) 또는 라이너 산화막(116)의 식 각 속도가 현격히 느려지게 되어, 상기 소자 분리막 상단 모서리부의 라이너 질화막(114) 등이 손상되어 소자 분리막 상단 모서리부에서 모우트 현상이 심화되는 종래 기술의 문제점을 더욱 최소화할 수 있다. In particular, when the SiBN film pattern 106 is removed by wet etching using an etching solution containing an alkali aqueous solution such as, for example, potassium hydroxide or sodium hydroxide aqueous solution, the liner nitride film 114 is compared with the SiBN film pattern 106. Or the etching rate of the liner oxide layer 116 is significantly slowed, and thus the liner nitride layer 114 of the upper edge portion of the device isolation layer is damaged, and thus the phenomena at the upper edge portion of the isolation layer are deepened. It can be minimized.

상기한 바와 같이, 본 발명에 따르면, 패드 질화막에 의한 스트레스로 인하여 반도체 기판 상에 전위 또는 표면 핏과 같은 작은 크기의 결함이 다수 발생하거나 소자 분리막과 인접하는 활성 영역 끝단부에서 게이트 절연막이 얇아지는 등의 종래 기술의 문제점을 해결한 반도체 소자의 소자 분리막 형성 방법을 제공할 수 있다. As described above, according to the present invention, due to the stress caused by the pad nitride film, many small size defects such as dislocations or surface fits are generated on the semiconductor substrate, or the gate insulating film is thinned at the end of the active region adjacent to the device isolation film. The device isolation film forming method of the semiconductor element which solved the problem of the prior art etc. can be provided.

또한, 상기 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 의하면, 소자 분리막 상단 모서리부에서 모우트 현상이 심화되는 종래 기술의 문제점 역시 해결할 수 있다. In addition, according to the method of forming a device isolation layer of a semiconductor device according to the present invention, the problem of the prior art that the phenomena of the deepening in the upper corner portion of the device isolation layer is also solved.

이에 따라, 최종 형성된 반도체 소자의 특성을 현저히 향상시킬 수 있다. Thereby, the characteristic of the finally formed semiconductor element can be improved significantly.

Claims (6)

반도체 기판 위에 소자 분리 영역을 정의하는 SiBN막 패턴을 형성하는 단계;Forming a SiBN film pattern defining a device isolation region on the semiconductor substrate; 상기 SiBN막 패턴을 마스크로 반도체 기판을 식각하여 소자 분리막 트랜치를 형성하는 단계; Forming a device isolation layer trench by etching the semiconductor substrate using the SiBN layer pattern as a mask; 상기 소자 분리막 트랜치를 갭필 절연막으로 매립하는 단계; Filling the device isolation trench with a gap fill insulating film; 상기 갭필 절연막을 평탄화하는 단계; 및 Planarizing the gapfill insulating film; And 상기 SiBN막 패턴을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법. And removing the SiBN film pattern. 제 1 항에 있어서, 상기 SiBN막 패턴 하부에 패드 산화막 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법. The method of claim 1, further comprising forming a pad oxide layer pattern under the SiBN layer pattern. 제 1 항 또는 제 2 항에 있어서, 상기 소자 분리막 트랜치의 형성 단계 후에, 상기 소자 분리막 트랜치 상에 측벽 산화막, 라이너 질화막 및 라이너 산화막을 순차 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법. The method of claim 1, further comprising sequentially forming a sidewall oxide film, a liner nitride film, and a liner oxide film on the device isolation trench after forming the device isolation trench. 제 1 항 또는 제 2 항에 있어서, 상기 갭필 절연막은 HDP 산화막인 반도체 소자의 소자 분리막 형성 방법. The method of claim 1, wherein the gap fill insulating film is an HDP oxide film. 제 3 항에 있어서, 상기 SiBN막 패턴을 알칼리 수용액을 포함하는 식각 용액으로 습식 식각하여 제거하는 반도체 소자의 소자 분리막 형성 방법.   The method of claim 3, wherein the SiBN film pattern is wet-etched and removed with an etching solution containing an aqueous alkali solution. 제 5 항에 있어서, 상기 알칼리 수용액은 수산화칼륨 또는 수산화나트륨 수용액인 반도체 소자의 소자 분리막 형성 방법. The method of claim 5, wherein the alkaline aqueous solution is potassium hydroxide or sodium hydroxide solution.
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