KR100643571B1 - Method for forming damascene type metal gate electrode - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트전극 형성 공정에 관한 것이며, 더 자세히는 반도체 소자의 대머신형 금속 게이트전극 형성방법에 관한 것이다. 본 발명은 더미 게이트 폴리실리콘의 제거를 위한 식각 공정시 레지듀 발생을 방지할 수 있는 반도체 소자의 대머신형 금속 게이트전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 산화세륨 계열의 슬러리의 사용에 의해 CMP 공정 후 더미 게이트 폴리실리콘 표면에 생성된 얇은 실리콘리치 산화막을 산화막 에천트를 사용하여 제거한 후, 더미 게이트 폴리실리콘 제거를 위한 식각 공정을 실시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a gate electrode forming process of a semiconductor device manufacturing process, and more particularly, to a method of forming a large metal gate electrode of a semiconductor device. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a large-machine-type metal gate electrode of a semiconductor device, which can prevent generation of residue during an etching process for removing dummy gate polysilicon. The present invention removes a thin silicon rich oxide film formed on the surface of the dummy gate polysilicon after the CMP process by using a cerium oxide-based slurry using an oxide film etchant, and then performs an etching process for removing the dummy gate polysilicon.
대머신형, 금속 게이트 전극, 산화세륨 계열의 슬러리, 실리콘리치 산화막, 더미 게이트 폴리실리콘 Large machine type, metal gate electrode, cerium oxide based slurry, silicon rich oxide film, dummy gate polysilicon
Description
도 1a 내지 도 1f는 일반적인 대머신형 금속 게이트전극 형성 공정도.1A to 1F are general process diagrams of a metal-type metal gate electrode forming process;
도 2는 상기 도1c에 대응하는 전자현미경 사진(종래기술).2 is an electron micrograph (prior art) corresponding to FIG. 1C.
도 3은 더미 게이트 폴리실리콘 제거를 위한 식각 공정시 실리콘리치 산화막의 식각 방해 작용에 의해 폴리실리콘 레지듀가 발생한 상태를 나타낸 전자현미경 사진(종래기술).
도 4는 본 발명의 일 실시예의 공정에 따라 더미 게이트 폴리실리콘 제거 공정을 수행한 직후의 전자현미경 사진.3 is an electron micrograph (previous technology) showing a state in which polysilicon residues are generated by an etching disturbing action of a silicon rich oxide layer during an etching process for removing dummy gate polysilicon.
Figure 4 is an electron micrograph immediately after performing a dummy gate polysilicon removal process according to an embodiment of the present invention.
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* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘 기판 2 : 실리콘산화막1
3 : 더미 게이트 폴리실리콘 4 : 측벽 스페이서3: dummy gate polysilicon 4: sidewall spacer
5 : 소오스/드레인 6 : 층간절연막5 source /
7 : 게이트절연막 8 : 텅스텐막7: gate insulating film 8: tungsten film
9 : 실리콘리치 산화막9: silicon rich oxide film
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트전극 형성 공정에 관한 것이며, 더 자세히는 반도체 소자의 대머신형 금속 게이트전극 형성방법에 관한 것이다.BACKGROUND OF THE
서브 0.10㎛급 소자에서는 기존의 폴리실리콘 게이트전극이나 폴리사이드 게이트전극으로는 요구되는 저항값을 구현하는데 한계가 있어 이를 대체할 수 있는 신물질 및 신구조의 게이트전극의 개발이 필요하게 되었다. 그래서 현재는 금속 게이트전극의 개발이 적극적으로 추진되고 있는데, 이러한 종래의 트랜지스터 제조공정(즉, 금속 게이트전극을 패터닝한 후 소오스 및 드레인을 형성하는 순서로 수행되는 공정)에서는 몇가지 문제점들이 발생하게 된다. 즉, 금속 게이트전극 식각의 어려움, 식각 및 이온주입공정에서의 플라즈마 손상, 소오스 및 드레인 형성을 위한 후속 열공정에 의한 열적 손상 등이 공정 및 소자 특성상 치명적인 한계점으로 작용한다. 따라서 이러한 문제를 해결하기 위한 새로운 구조의 금속 게이트전극 제조공정이 제시되었는데, 이것이 대머신(Damascene)형 금속 게이트전극 공정이다. 대머신형 금속 게이트전극 공정은 일차적으로 패터닝이 용이한 폴리실리콘을 이용하여 더미 게이트전극 패턴을 형성하여 소오스/드레인 형성 공정까지 마친 후, 더미 게이트 폴리실리콘을 제거한 다음 그 부분에 금속막을 매립하는 기술이다.In the sub-0.10㎛ class device, there is a limit in implementing the required resistance value with the existing polysilicon gate electrode or polyside gate electrode, and thus, it is necessary to develop a new material and a new structured gate electrode that can replace it. Therefore, the development of the metal gate electrode is being actively promoted. Some problems arise in the conventional transistor manufacturing process (that is, the process performed in the order of forming the source and the drain after patterning the metal gate electrode). . In other words, the difficulty of etching the metal gate electrode, the plasma damage in the etching and ion implantation process, the thermal damage by the subsequent thermal process for the formation of the source and drain, etc. act as a critical limit in the process and device characteristics. Therefore, a novel metal gate electrode manufacturing process has been proposed to solve this problem, which is a damascene type metal gate electrode process. The large-machined metal gate electrode process is a technique of forming a dummy gate electrode pattern using polysilicon, which is easy to pattern, to complete the source / drain formation process, removing the dummy gate polysilicon, and then embedding a metal film therein. to be.
도 1a 내지 도 1f는 일반적인 대머신형 금속 게이트전극 형성 공정도이다.1A to 1F are process diagrams illustrating a general damascene type metal gate electrode.
종래기술에 따른 대머신형 금속 게이트전극 형성 공정은, 먼저 도 1a에 나타낸 바와 같이 실리콘기판(1)상에 기판의 손상을 방지하기 위한 일종의 더미 게이트절연막으로서 실리콘산화막(2)을 형성한 후, 폴리실리콘막을 증착하고 패터닝하여 더미 게이트 폴리실리콘(3)을 형성한다. 이어서 LDD구조의 트랜지스터를 형성하기 위해 공지의 방식에 따라 이온주입 공정, 측벽 스페이서(통상적으로 실리콘질화막)(4) 형성 공정, 소오스/드레인(5)의 도펀트를 활성화시키기 위한 열공정 등을 수행한다.In the process of forming a large-machine-type metal gate electrode according to the prior art, first, as shown in FIG. 1A, a
이어서 도 1b에 나타낸 바와 같이 기판 전면에 층간절연막(6)을 증착한다.Subsequently, an interlayer
다음으로 도 1c에 나타낸 바와 같이 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하여 더미 게이트 폴리실리콘(3)의 표면이 노출되도록 층간절연막(6)을 평탄화시킨다.Next, as shown in FIG. 1C, a chemical mechanical polishing (CMP) process is performed to planarize the interlayer
이어서 도 1d에 나타낸 바와 같이 선택적 식각 방식으로 더미 게이트 폴리실리콘(3)과 실리콘산화막(2)을 차례로 제거한다.Next, as shown in FIG. 1D, the
다음으로 도 1e에 나타낸 바와 같이 전체 구조 표면을 따라 게이트절연막(7)을 형성하고, 전체 구조 상부에 게이트전극용 금속막으로서 텅스텐막(8)을 증착한다.Next, as shown in FIG. 1E, a gate
이어서 도 1f에 나타낸 바와 같이 층간절연막(6) 상부에 존재하는 텅스텐막(8) 및 게이트절연막(7)을 CMP 공정을 통해 제거함으로써 대머신형 금속 게이트전극 형성 공정을 완료한다.Subsequently, as shown in FIG. 1F, the
상기와 같이 이루어지는 대머신형 금속 게이트 전극 형성 공정 중 층간절연막(6)을 평탄화하기 위한 CMP 공정에서 통상 산화세륨(Ceria) 계열의 슬러리를 사용하는데, 산화세륨 계열의 슬러리 사용시 폴리실리콘에 대한 산화막의 연마 선택비를 10 이상으로 확보할 수 있어 폴리실리콘이 연마정지막으로 작용할 수 있다.
산화세륨 계열의 슬러리를 사용한 CMP 공정은 더미 게이트 폴리실리콘의 손상이 거의 없으면서도 웨이퍼 내의 균일도나 다이(Die) 내의 균일도 측면에서도 기존의 실리카 계열의 슬러리를 사용하는 경우보다 월등히 나은 연마 특성을 보인다. 따라서 더미 게이트 폴리실리콘의 높이를 낮출 수 있어 전후 공정에 상당한 이점을 주고 있다.
그러나 이러한 산화세륨 계열의 슬러리를 사용하여 CMP 공정을 수행하는 과정에서 더미 게이트 폴리실리콘(3) 표면에 200∼300Å 두께의 얇은 산화층이 생성되고 있다. 이처럼 원치 않는 산화층은 후속 더미 게이트 폴리실리콘(3) 제거를 위한 식각 공정시 폴리실리콘의 식각을 저해하는 문제를 유발한다.
도 2는 상기 도 1c에 대응하는 전자현미경 사진으로서, 산화세륨 계열의 슬러리를 사용한 CMP 공정을 통해 노출시킨 더미 폴리실리콘 표면에 생성된 산화층('9'로 표시됨)을 보여주고 있다. EDS(Energy Dispersive Spectirometer) 분석 결과, 이 얇은 산화(9)층은 실리콘리치(Si-rich) 산화막으로 판명되었는데, 이 실리콘리치 산화막은 더미 게이트 폴리실리콘(3) 제거를 위한 습식 식각 공정시 블로킹막(dip-out blocking layer)으로 작용하여 폴리실리콘 과도 식각을 충분히 수행하더라도 좀처럼 제거되지 않는 특성을 보이고 있다.
도 3은 더미 폴리실리콘 제거를 위한 식각 공정시 실리콘리치 산화막의 식각 방해 작용에 의해 폴리실리콘 레지듀가 발생한 상태를 나타낸 전자현미경 사진으로서, 폴리실리콘 레지듀(Poly Residue)는 후속공정 진행에 심각한 어려움을 주게 된다.In the CMP process for planarizing the
The CMP process using a cerium oxide-based slurry shows much better polishing characteristics than the conventional silica-based slurry in terms of uniformity in the wafer and uniformity in the die with little damage to the dummy gate polysilicon. Therefore, the height of the dummy gate polysilicon can be lowered, which is a significant advantage in the back and forth process.
However, in the process of performing the CMP process using the cerium oxide-based slurry, a thin oxide layer having a thickness of 200 to 300 Å is formed on the surface of the
FIG. 2 is an electron micrograph corresponding to FIG. 1C and shows an oxide layer (denoted '9') formed on a surface of a dummy polysilicon exposed through a CMP process using a cerium oxide-based slurry. Energy Dispersive Spectirometer (EDS) analysis revealed that this thin oxide layer (9) was a silicon-rich oxide layer, which was blocked during the wet etching process to remove dummy gate polysilicon (3). It acts as a dip-out blocking layer, so it is hardly removed even if the polysilicon is excessively etched.
FIG. 3 is an electron micrograph showing a state in which polysilicon residues are generated by an etching disturbance of a silicon rich oxide layer during an etching process for removing dummy polysilicon, and polysilicon residues are difficult to proceed to a subsequent process. Will be given.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 더미 게이트 폴리실리콘의 제거를 위한 식각 공정시 레지듀 발생을 방지할 수 있는 반도체 소자의 대머신형 금속 게이트전극 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method for forming a large metal-type metal gate electrode of a semiconductor device capable of preventing residue generation during an etching process for removing dummy gate polysilicon. Its purpose is to.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 대머신형 금속 게이트전극 형성방법에 있어서, 실리콘기판 상에 더미 게이트절연막 및 더미 게이트 폴리실리콘을 형성하는 단계; 상기 더미 게이트 폴리실리콘을 이용하여 소오스/드레인 이온주입을 실시하는 단계; 상기 더미 게이트 폴리실리콘의 측벽에 스페이서절연막을 형성하는 단계; 상기 스페이서절연막이 형성된 전체 구조 상부에 층간절연막을 형성하는 단계; 산화세륨 계열의 슬러리를 사용한 화학적 기계적 연마 공정을 실시하여 상기 더미 게이트 폴리실리콘 표면이 노출되도록 상기 층간절연막을 평탄화시키는 단계; 상기 화학적 기계적 연마 공정 과정에서 상기 더미 게이트 폴리실리콘 표면에 생성된 실리콘리치 산화막을 습식 제거하는 단계: 상기 더미 게이트 폴리실리콘 및 상기 더미 게이트절연막을 제거하는 단계; 및 상기 더미 게이트 폴리실리콘 및 상기 더미 게이트절연막이 제거된 영역에 게이트절연막 및 게이트전극용 금속막을 매립하는 단계를 포함하는 반도체 소자의 대머신형 금속 게이트전극 형성방법이 제공된다.
본 발명은 산화세륨 계열의 슬러리의 사용에 의해 CMP 공정 후 더미 게이트 폴리실리콘 표면에 생성된 얇은 실리콘리치 산화막을 산화막 에천트를 사용하여 제거한 후, 더미 게이트 폴리실리콘 제거를 위한 식각 공정을 실시한다.According to an aspect of the present invention for achieving the above object, a method of forming a large metal gate electrode of a semiconductor device, comprising: forming a dummy gate insulating film and a dummy gate polysilicon on a silicon substrate; Performing source / drain ion implantation using the dummy gate polysilicon; Forming a spacer insulating layer on sidewalls of the dummy gate polysilicon; Forming an interlayer insulating film on the entire structure where the spacer insulating film is formed; Performing a chemical mechanical polishing process using a cerium oxide-based slurry to planarize the interlayer insulating film to expose the dummy gate polysilicon surface; Wet removing the silicon rich oxide film formed on the surface of the dummy gate polysilicon during the chemical mechanical polishing process: removing the dummy gate polysilicon and the dummy gate insulating film; And embedding a gate insulating film and a metal film for a gate electrode in a region in which the dummy gate polysilicon and the dummy gate insulating film are removed.
The present invention removes a thin silicon rich oxide film formed on the surface of the dummy gate polysilicon after the CMP process by using a cerium oxide-based slurry using an oxide film etchant, and then performs an etching process for removing the dummy gate polysilicon.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
본 발명의 기본적인 공정은 상기 도 1a 내지 도 1f에 도시된 바와 동일하므로, 후술하는 본 발명의 일 실시예는 상기 도 1a 내지 도 1f를 참조하여 설명하기로 한다.Since the basic processes of the present invention are the same as those shown in FIGS. 1A to 1F, an embodiment of the present invention described below will be described with reference to FIGS. 1A to 1F.
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본 발명의 일 실시예에 따른 대머신형 금속 게이트전극 형성 공정은 먼저, 도 1a에 나타낸 바와 같이 도 1a에 나타낸 바와 같이 실리콘기판(1)상에 기판의 손상을 방지하기 위한 일종의 더미 게이트절연막으로서 실리콘산화막(2)을 형성한 후, 폴리실리콘막을 1300~2000Å 두께로 증착하고 패터닝하여 더미 게이트 폴리실리콘(3)을 형성한다. 이어서 LDD구조의 트랜지스터를 형성하기 위해 공지의 방식에 따라 이온주입 공정, 측벽 스페이서(4) 형성 공정, 소오스/드레인(5)의 도펀트를 활성화시키기 위한 열공정 등을 수행한다.The process of forming a large-metal-type metal gate electrode according to an embodiment of the present invention is first a kind of dummy gate insulating film for preventing damage to the substrate on the
이어서 도 1b에 나타낸 바와 같이 기판 전면에 층간절연막(6)을 3000∼5000Å 두께로 증착한다. 이때, 층간절연막(6)으로 상기 도 3에 나타낸 바와 같이 HDP 산화막을 사용할 수 있다.Subsequently, as shown in FIG. 1B, the
다음으로 도 1c에 나타낸 바와 같이 산화세륨 계열의 슬러리를 사용하는 CMP 공정을 실시하여 더미 게이트 폴리실리콘(3)의 표면이 노출되도록 층간절연막(6)을 평탄화시킨다. 이때, 산화세륨 계열의 슬러리의 산도(pH)는 3∼11이 바람직하다.
이어서 더미 게이트 폴리실리콘(3) 표면에 발생한 실리콘리치 산화막을 불산(HF) 용액, BOE(buffered oxide etchant) 용액 등의 산화막 에천트를 사용하여 제거한다.Next, as shown in FIG. 1C, the CMP process using a cerium oxide-based slurry is performed to planarize the
Subsequently, the silicon rich oxide film generated on the surface of the
계속하여 도 1d에 나타낸 바와 같이 선택적 식각 방식으로 더미 게이트 폴리실리콘(3) 및 실리콘산화막(2)을 제거한다. 이때, 더미 게이트 폴리실리콘(3)은 폴리실리콘 에천트(예컨대, 질산/불산=100/1)를 사용하여 제거하며, 실리콘산화막(2)은 산화막 에천트를 사용하여 제거한다. 한편, 실리콘리치 산화막 제거 공정과 더미 게이트 폴리실리콘(3) 및 실리콘산화막(2) 제거 공정은 같은 장비 내에서 수행할 수 있으며, 물론 각각 다른 장비에서 수행할 수도 있다.Subsequently, as shown in FIG. 1D, the
다음으로 다음으로 도 1e에 나타낸 바와 같이 전체 구조 표면을 따라 게이트절연막(7)을 형성하고, 전체 구조 상부에 게이트전극용 금속막으로서 텅스텐막(8)을 증착한다.Next, as shown in FIG. 1E, a
이어서 도 1f에 나타낸 바와 같이 층간절연막(6) 상부에 존재하는 텅스텐막(8) 및 게이트절연막(7)을 CMP 공정을 통해 제거함으로써 대머신형 금속 게이트전극 형성 공정을 완료한다. 이때, 금속 CMP 공정에서 사용하는 슬러리의 산도(pH)는 2∼7이 바람직하다.Subsequently, as shown in FIG. 1F, the
도 4는 전술한 본 발명의 일 실시예의 공정에 따라 더미 게이트 폴리실리콘(3) 제거 공정을 수행한 직후의 전자현미경 사진으로서, 상기 도 3과는 달리 폴리실리콘 레지듀가 발생하지 않음을 확인할 수 있다.
다만, 본 발명을 실시함에 있어서 유의할 점은 더미 게이트 폴리실리콘(3) 표면에 생성된 얇은 실리콘리치 산화막(9) 제거시 산화막 에천트를 사용하기 때문에 과도하게 식각하게 되면 주변의 층간절연막(6)의 손실이 유발될 수 있다는 것이다. 따라서, 실리콘리치 산화막(9) 제거를 위한 식각 공정 시간을 적절히 조절할 필요가 있다.FIG. 4 is an electron micrograph immediately after the
However, in the practice of the present invention, because the oxide film etchant is used to remove the thin silicon rich oxide film 9 formed on the surface of the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
전술한 본 발명은 더미 게이트 폴리실리콘의 제거를 위한 식각 공정시 레지듀 발생을 방지할 수 있으며, 이에 따라 후속 공정을 용이하게 하고 반도체 소자의 신뢰도를 개선할 수 있다.The present invention described above can prevent the generation of residue during the etching process for removing the dummy gate polysilicon, thereby facilitating subsequent processes and improving the reliability of the semiconductor device.
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