KR100642406B1 - Semiconductor Device and the Manufacturing Method thereof - Google Patents

Semiconductor Device and the Manufacturing Method thereof Download PDF

Info

Publication number
KR100642406B1
KR100642406B1 KR1020040117285A KR20040117285A KR100642406B1 KR 100642406 B1 KR100642406 B1 KR 100642406B1 KR 1020040117285 A KR1020040117285 A KR 1020040117285A KR 20040117285 A KR20040117285 A KR 20040117285A KR 100642406 B1 KR100642406 B1 KR 100642406B1
Authority
KR
South Korea
Prior art keywords
oxide film
liner
semiconductor device
film
semiconductor substrate
Prior art date
Application number
KR1020040117285A
Other languages
Korean (ko)
Other versions
KR20060077753A (en
Inventor
은병수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040117285A priority Critical patent/KR100642406B1/en
Publication of KR20060077753A publication Critical patent/KR20060077753A/en
Application granted granted Critical
Publication of KR100642406B1 publication Critical patent/KR100642406B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 기판에 패드산화막과 패드질화막을 순차적으로 적층하는 단계와; 상기 패드 산화막과 패드질화막의 소정 영역을 사진식각공정에 의해 식각하여 상기 반도체 기판의 표면을 노출시키는 단계와; 상기 노출된 반도체 기판을 식각하여 트랜치를 형성하는 단계와; 상기 트랜치 상에 산화막 측벽을 형성하는 단계와; 상기 결과물 상에 라이너 산화막을 형성하는 단계와; 상기 라이너 산화막이 형성된 결과물 상에 갭필용 산화막을 증착하는 단계를 포함하여 구성되는 반도체 소자의 제조방법 및 그 반도체 소자에 관한 것이다.The present invention includes sequentially stacking a pad oxide film and a pad nitride film on a semiconductor substrate; Etching a predetermined region of the pad oxide film and the pad nitride film by a photolithography process to expose a surface of the semiconductor substrate; Etching the exposed semiconductor substrate to form a trench; Forming an oxide sidewall on the trench; Forming a liner oxide film on the resultant; It relates to a semiconductor device manufacturing method and a semiconductor device comprising the step of depositing a gap fill oxide film on the resultant liner oxide film is formed.

반도체 소자Semiconductor device

Description

반도체 소자 및 그 제조방법{Semiconductor Device and the Manufacturing Method thereof} Semiconductor device and the manufacturing method             

도 1은 종래 반도체 소자의 라이너 질화막이 적용된 반도체 소자의 단면 구성도이다.1 is a cross-sectional configuration diagram of a semiconductor device to which a liner nitride film of a conventional semiconductor device is applied.

도 2는 종래 라이너 질화막에 의하여 발생하는 채널폭 감소 현상을 보인 모식도이다.2 is a schematic view showing a channel width reduction phenomenon caused by a conventional liner nitride film.

도 3은 종래 라이너 질화막에서 발생하는 리프팅성 결함의 예를 보인 전자 현미경 사진이다.3 is an electron micrograph showing an example of lifting defects occurring in a conventional liner nitride film.

도 4a 및 도 4b는 본 발명에 의한 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.4A and 4B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1, 11 : 반도체 기판 2, 12 : 패드산화막1, 11: semiconductor substrate 2, 12: pad oxide film

3, 13 : 패드 질화막 4, 14 : 산화막 측벽3, 13: pad nitride film 4, 14: oxide film sidewall

5 : 라이너 질화막 6 : 라이너 산화막5: liner nitride film 6: liner oxide film

7, 16 : HDP 산화막7, 16: HDP oxide film

15 : 라이너 HDP 산화막15: liner HDP oxide film

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 구체적으로는 라이너 질화막을 사용하지 않고도 기본 동작 특성을 확보할 수 있고, 라이너 질화막을 적용함으로 인해 생기는 문제점을 해결할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same. More specifically, a semiconductor device and a method for manufacturing the same, which can secure basic operating characteristics without using a liner nitride film and can solve problems caused by applying the liner nitride film. It is about.

일반적으로, 반도체 소자에 있어 소자분리막의 제조공정은 반도체 기판에 트랜치를 형성하고 그 트랜치 내에 산화막을 매립함으로써, 액티브 영역을 정의하고 이웃하는 액티브 영역 간을 전기적으로 절연하는 공정을 말한다.In general, the manufacturing process of the device isolation film in a semiconductor device refers to a process of defining an active region and electrically insulating neighboring active regions by forming a trench in the semiconductor substrate and filling an oxide film in the trench.

한편, 반도체 소자의 집적화의 심화와 함께 접합누설전류가 증가하였는 바, 이러한 문제점을 해결하기 위한 목적으로 종래에는 상기 산화막을 트랜치 내에 매립하기 이전에 라이너 질화막(liner nitride)을 적용하여 누설전류의 감소를 꾀하였다.On the other hand, since the junction leakage current has increased along with the increase in integration of semiconductor devices, in order to solve this problem, conventionally, a liner nitride film is applied before the oxide film is buried in the trench to reduce the leakage current. Intended.

이하, 첨부한 도면을 참고로 하여 이러한 종래기술에 의한 반도체 소자의 제조방법을 더욱 상세히 설명한다. 도 1은 종래 반도체 소자의 라이너 질화막이 적용된 반도체 소자의 단면 구성도로서, 이를 참조하여 설명한다. Hereinafter, a method of manufacturing a semiconductor device according to the related art will be described in more detail with reference to the accompanying drawings. 1 is a cross-sectional configuration diagram of a semiconductor device to which a liner nitride film of a conventional semiconductor device is applied, which will be described with reference to the drawings.

우선, 반도체 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 증착하고, 사진식각공정을 통해 반도체 기판(1)의 상부일부를 노출시킨다.First, the pad oxide film 2 and the nitride film 3 are deposited on the semiconductor substrate 1, and a portion of the upper portion of the semiconductor substrate 1 is exposed through a photolithography process.

그런 다음, 상기 노출된 반도체 기판(1)을 식각하여 트랜치를 형성한다.Then, the exposed semiconductor substrate 1 is etched to form a trench.

이어서, 상기 트랜치의 측면에 산화막 측벽(wall oxide, 4)을 형성한다. 산화막 측벽(4)은 라이너 질화막(5)이 반도체 기판(1)에 직접 증착될 경우 발생하는 스트레스를 완화하기 위하여 소정 두께 이상, 특히 약 80Å정도로 형성된다. Subsequently, a wall oxide 4 is formed on the side of the trench. The oxide sidewall 4 is formed to a predetermined thickness or more, particularly about 80 kPa, in order to alleviate the stress generated when the liner nitride film 5 is deposited directly on the semiconductor substrate 1.

이어서, 상기 산화막 측벽(4)의 상부에 라이너 질화막(5)을 증착한다. 여기서, 라이너 질화막(5)은 저압 공정로에서 증착한다. 원래, 상기 라이너 질화막(5)은 후속 게이트 산화공정에서 옥시던트 소스(oxidant source)의 침투에 의해 소자분리막의 계면이 산화되는 것을 방지하여 누설전류 증가를 억제하기 위한 목적으로 적용된 것이다. 즉, 종래 라이너 질화막(5)은 후속 게이트 산화공정에서 옥시던트 소스가 소자분리막을 통과하여 그 계면을 산화시켜 산화막 측벽(4)의 리프팅(lifting)과 스트레스를 유발하고 누설전류 증가를 야기하는 것을 차단할 목적으로 적용되었다.Subsequently, a liner nitride film 5 is deposited on the oxide sidewall 4. Here, the liner nitride film 5 is deposited in a low pressure process furnace. Originally, the liner nitride film 5 is applied for the purpose of suppressing the leakage current increase by preventing the interface of the device isolation film from being oxidized by penetration of an oxidant source in a subsequent gate oxidation process. That is, the conventional liner nitride film 5 can prevent the oxidant source from passing through the device isolation film and oxidizing its interface in the subsequent gate oxidation process, causing lifting and stress of the oxide sidewall 4 and causing an increase in leakage current. Applied for the purpose.

다음으로, 상기 라이너 질화막(5)의 상부에 라이너 산화막(6)을 형성한 후, 그 결과물 전면에 소자분리막 갭필용 HDP(high density plasma) 산화막(7)을 증착한다. 상기에서, 라이너 산화막(60)은 HDP 산화막(7)의 증착으로 인해 라이너 질화막(5)이 산화되는 것을 방지하기 위하여 적용하는 것이다.Next, after the liner oxide film 6 is formed on the liner nitride film 5, a high density plasma (HDP) oxide film 7 for device gap film gap fill is deposited on the entire surface of the resultant. In the above, the liner oxide film 60 is applied to prevent the liner nitride film 5 from being oxidized due to the deposition of the HDP oxide film 7.

이와 같은 종래의 반도체 소자의 제조방법에 의하여 형성된 반도체 소자는 라이너 질화막(5)을 적용함으로 인한 여러가지 문제점을 가지고 있었다.The semiconductor device formed by the conventional method of manufacturing a semiconductor device has various problems due to the application of the liner nitride film 5.

첫째, 반도체 기판(1)에 가해지는 스트레스가 증가하여 리프레쉬 타임을 감소시키는 문제가 있었다. 일반적으로, 라이너 질화막(5)이 반도체 기판(1)에 직접 증착되는 것을 막기 위하여 적용되는 산화막 측벽(4)은 열산화 방법에 의하여 소정 두께 이상, 특히 약 80Å 정도로 형성되는데, 이 때 많은 부피팽창을 유발한다. 따라서, 산화막 측벽(4)의 산화층 자체의 스트레스에다 부피팽창에 따른 스트레스까지 합쳐져 큰 스트레스가 반도체 기판(1)에 가해지게 되며, 이로 인해 반도체 소자의 리프레쉬 타임(refresh time)이 급격히 감소하는 결과를 초래하는 문제점이 있었다.First, there is a problem that the stress applied to the semiconductor substrate 1 is increased to reduce the refresh time. In general, the oxide sidewall 4, which is applied to prevent the liner nitride film 5 from being deposited directly on the semiconductor substrate 1, is formed by a thermal oxidation method over a predetermined thickness, particularly about 80 kPa, with a large volume expansion. Cause. Therefore, the stress of the oxide layer itself of the oxide sidewall 4 is added to the stress due to volume expansion, and thus a large stress is applied to the semiconductor substrate 1, resulting in a drastic reduction in the refresh time of the semiconductor device. There was a problem that brought about.

반면, 상기 스트레스를 감소시키기 위하여 산화막 측벽(4)의 두께를 소정 두께 이하로 지나치게 얇게 할 경우에는, PMOS 등에 있어 HEIP(hot electron induced punchthrough) 특성을 급격하게 열화시키는 결과를 초래하게 된다. 즉, 반도체 소자의 집적도가 심화되면서 채널 사이의 전계가 증가하게 되는데, 이에 따라 발생된 열전자는 특히 소자분리막으로 침투하여 라이너 질화막(5)에 트랩된다. 그리고, 라이너 질화막(5)에 트랩된 열전자는 PMOS 트랜지스터의 P형 캐리어를 유도하여 채널의 폭을 감소시키는 결과를 초래하고 문턱전압을 감소시켜 누설전류를 증가시키는 문제점이 있었다. 도 2는 상기 설명한 열전자의 트랩에 의한 채널 폭의 감소현상을 보인 모식도로서, 도시된 바와 같이 라이너 질화막(5)에는 열전자가 트랩되어 P형 캐리어를 유도하고, 이는 채널 폭의 감소로 이어져 소자의 동작 특성을 변화시키고 오프 상태에서 누설전류를 증가시킨다. On the other hand, if the thickness of the oxide sidewall 4 is made too thin to reduce the stress, the thickness of the oxide film sidewall 4 may be drastically deteriorated in HEIP (hot electron induced punchthrough) characteristics. That is, as the degree of integration of semiconductor devices increases, the electric field between channels increases, and thus hot electrons generated in particular penetrate into the device isolation film and are trapped in the liner nitride film 5. In addition, the hot electrons trapped in the liner nitride film 5 induce a P-type carrier of the PMOS transistor, resulting in a decrease in the width of the channel, and a decrease in the threshold voltage, thereby increasing leakage current. FIG. 2 is a schematic view showing a reduction in channel width due to the trapping of hot electrons as described above. As shown, hot electrons are trapped in the liner nitride film 5 to induce a P-type carrier, which leads to a decrease in channel width. Change operating characteristics and increase leakage current in off state.

따라서, 산화막 측벽(4)은 소정 두께 이상으로 두껍게 형성하여야 하고 이로 인해 반도체 기판(1)에 대한 스트레스가 증가하여 리프레쉬 타임이 급격히 감소하는 문제점이 있었다.Therefore, the oxide sidewall 4 should be formed thicker than a predetermined thickness, which causes a problem that the stress on the semiconductor substrate 1 increases and the refresh time is drastically reduced.

둘째, HDP 산화막(7)의 증착에 대한 갭필(gap fill) 마진이 감소하는 문제점이 있었다. 즉, 상기에서 본 바와 같이, 라이너 질화막(5)을 적용하기 위해서는 산화막 측벽(4)을 약 80Å정도로 매우 두껍게 형성하여야 하고, HDP 산화막(7)의 증착 전에 라이너 산화막(6)을 소정 두께로 형성하여야 한다. 따라서, 라이너 질화막(5), 산화막 측벽(4) 및 라이너 산화막(6)의 적용으로 인해 상대적으로 HDP 산화막(7)이 증착될 수 있는 공간이 감소하여 갭필(gap fill) 마진이 감소하는 문제점이 있었다.Second, there was a problem that the gap fill (gap fill) margin for the deposition of the HDP oxide film 7 is reduced. That is, as described above, in order to apply the liner nitride film 5, the oxide sidewall 4 should be formed very thick, about 80 kV, and the liner oxide film 6 is formed to a predetermined thickness before the HDP oxide film 7 is deposited. shall. Therefore, due to the application of the liner nitride film 5, the oxide film sidewall 4 and the liner oxide film 6, the space in which the HDP oxide film 7 can be deposited is reduced, thereby reducing the gap fill margin. there was.

셋째, 라이너 질화막(5)의 리프팅(lifting)성 결함이 발생하는 문제점이 있었다. 일반적으로 산화막과 질화막은 큰 스트레스의 차이를 가지고 있으며, 이는 후속공정에서 선가열, 후증착되는 라이너 산화막(6)과 HDP 산화막(7)의 증착과정에서의 온도 차이에 의해 라이너 질화막(5)에 리프팅성 결함을 유발한다. 도 3은 상기 라이너 질화막(5)에 발생하는 리프팅성 결함의 여러 예를 보인 전자현미경 사진이다. 이와 같은 결함은 HDP 산화막(7)의 갭필 특성을 저하시키는 원인이 되기도 한다. 따라서, 이러한 라이너 질화막(5)의 리프팅성 결함을 방지하기 위하여, 종래에는 HDP 산화막(7)의 증착 전에 예열(preheating)공정을 두어 라이너 질화막(5)의 스트레스를 이완시킬 수 있도록 하였는데, 이 경우에는 예열공정이라는 공정이 추가됨으로 인해 생산성이 저하되는 문제점이 있었다.Third, there is a problem that a lifting defect of the liner nitride film 5 occurs. In general, the oxide film and the nitride film have a large stress difference, which is caused by the temperature difference during deposition of the liner oxide film 6 and the HDP oxide film 7 which are preheated and post-deposited in a subsequent process. Causing lifting defects. 3 is an electron micrograph showing various examples of lifting defects occurring in the liner nitride film 5. Such defects may cause a decrease in the gap fill characteristics of the HDP oxide film 7. Therefore, in order to prevent such lifting defects of the liner nitride film 5, a preheating process is conventionally performed before the deposition of the HDP oxide film 7 so that the stress of the liner nitride film 5 can be relaxed. There was a problem that the productivity is lowered due to the addition of a preheating process.

따라서, 본 발명이 이루고자 하는 기술적 과제는 라이너 질화막을 사용하지 않고도 기본 동작 특성을 확보할 수 있고, 라이너 질화막을 적용함으로 인해 생기는 문제점을 해결할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
Accordingly, an aspect of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can secure basic operating characteristics without using a liner nitride film and can solve problems caused by applying the liner nitride film.

상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판에 패드산화막과 패드질화막을 순차적으로 적층하는 단계와; 상기 패드 산화막과 패드질화막의 소정 영역을 사진식각공정에 의해 식각하여 상기 반도체 기판의 표면을 노출시키는 단계와; 상기 노출된 반도체 기판을 식각하여 트랜치를 형성하는 단계와; 상기 트랜치 상에 산화막 측벽을 형성하는 단계와; 상기 결과물 상에 라이너 산화막을 형성하는 단계와; 상기 라이너 산화막이 형성된 결과물 상에 갭필용 산화막을 증착하는 단계를 포함하여 구성되는 반도체 소자의 제조방법을 제공한다.In order to achieve the above technical problem, the present invention comprises the steps of sequentially stacking a pad oxide film and a pad nitride film on a semiconductor substrate; Etching a predetermined region of the pad oxide film and the pad nitride film by a photolithography process to expose a surface of the semiconductor substrate; Etching the exposed semiconductor substrate to form a trench; Forming an oxide sidewall on the trench; Forming a liner oxide film on the resultant; It provides a method for manufacturing a semiconductor device comprising the step of depositing a gap fill oxide film on the resultant formed liner oxide film.

또한 , 본 발명은 소자분리막 형성을 위한 트랜치가 형성된 반도체 기판과; 상기 트랜치 상에 형성된 산화막 측벽과; 상기 산화막 측벽 상에 형성된 라이너 산화막과; 상기 라이너 산화막 상에 증착된 갭필용 산화막을 포함하여 구성되는 반도체 소자를 제공한다.In addition, the present invention is a semiconductor substrate formed with a trench for forming a device isolation film; An oxide film sidewall formed on the trench; A liner oxide film formed on the oxide film sidewalls; It provides a semiconductor device comprising a gap fill oxide film deposited on the liner oxide film.

본 발명에서, 상기 라이너 산화막은 라이너 HDP 산화막인 것이 바람직하다.In the present invention, the liner oxide film is preferably a liner HDP oxide film.

본 발명에서, 상기 라이너 HDP 산화막의 증착시 SiH4를 15~25sccm으로 공급하는 것이 바람직하다.In the present invention, it is preferable to supply SiH 4 at 15 to 25 sccm during deposition of the liner HDP oxide film.

본 발명에서, 상기 SiH4의 공급시, H2 가스를 함께 공급하는 것이 바람직하다.In the present invention, when the SiH 4 is supplied, it is preferable to supply H 2 gas together.

본 발명에서, 상기 라이너 HDP 산화막의 증착시, O2를 20~30sccm, He를 850~950sccm, H2를 110~130sccm으로 공급하는 것이 바람직하다.In the present invention, the deposition of the liner HDP oxide film, it is preferable to supply O 2 20 ~ 30sccm, He 850 ~ 950sccm, H 2 110 ~ 130sccm.

본 발명에서, 상기 라이너 HDP 산화막의 증착시, 챔버의 돔 측에서 공급되는 RF AC 전원은 2~4MHz의 주파수, 2500~3500W의 전력으로 공급하고, 바닥측에서 공급되는 RF AC 전원은 13~14MHz, 특히 13.56MHz의 주파수, 400~600W의 전력으로 공급하는 것이 바람직하다.In the present invention, during deposition of the liner HDP oxide film, RF AC power supplied from the dome side of the chamber is supplied at a frequency of 2-4 MHz, power of 2500-3500 W, and RF AC power supplied from the bottom side is 13-14 MHz. In particular, it is preferable to supply at a frequency of 13.56 MHz and a power of 400 to 600 W.

본 발명에서, 상기 라이너 산화막의 두께는 150~250Å인 것이 바람직하다.In the present invention, the thickness of the liner oxide film is preferably 150 ~ 250 150.

본 발명에서, 상기 라이너 산화막과 상기 갭필용 산화막은 하나의 챔버에서 인-시츄(in-situ)방식으로 증착되는 것이 바람직하다.In the present invention, the liner oxide film and the gap fill oxide film are preferably deposited in-situ in one chamber.

본 발명에서, 상기 산화막 측벽은 30~50Å의 두께로 형성되는 것이 바람직하다.In the present invention, the oxide film sidewall is preferably formed to a thickness of 30 ~ 50Å.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한것이며, 본 발명의 권리 보호 범위가 이들 실시예에의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

상기와 같이 구성되는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the present invention configured as described above are as follows.

도 4a 및 도 4b는 본 발명에 의한 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 이를 참조하여 설명한다.4A and 4B are cross-sectional views for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 4a에 도시된 바와 같이, 반도체 기판(11)에 패드산화막(12)과 패드질화막(13)을 순차적으로 증착하고, 사진식각공정으로 일부를 식각하여 그 하부의 반도체 기판(11)의 일부를 노출시킨다.First, as illustrated in FIG. 4A, the pad oxide layer 12 and the pad nitride layer 13 are sequentially deposited on the semiconductor substrate 11, and a portion of the pad oxide layer 12 is sequentially etched by a photolithography process to remove the pad oxide layer 12 and the pad nitride layer 13. Expose some.

그런 다음, 건식식각공정으로 상기 노출된 반도체 기판(11)을 식각함으로써, 소자분리막 형성을 위한 트랜치를 형성한다.Then, the exposed semiconductor substrate 11 is etched by a dry etching process to form a trench for forming an isolation layer.

이어서, 도 4b에 도시된 바와 같이, 상기 트랜치 상에 산화막 측벽(14)을 형성한다. 이 때, 상기 산화막 측벽(14)의 두께는 30~50Å, 특히 약 40Å이 되도록 하여 이후의 산화 공정에서 그 산화막 측벽(4)이 팽창하는 경우에도 반도체 기판(1)에 가해지는 스트레스가 최소화할 수 있도록 한다. 이와 같이, 종래에는 산화막 측벽(14) 상에 형성되는 라이너 산화막으로 인해 반도체 기판에 가해지는 스트레스를 완화시키기 위하여 산화막 측벽(14)이 80Å정도로 두껍게 형성되어야 했으나, 본 실시예에서는 후술하는 바와 같이 라이너 질화막을 적용하지 않기 때문에 라이너 질화막으로 인한 스트레스를 완화시켜 줄 필요가 없어 산화막 측벽(14)의 두께를 얇게 하여도 된다.Subsequently, as shown in FIG. 4B, an oxide sidewall 14 is formed on the trench. At this time, the thickness of the oxide sidewall 14 is 30 to 50 kPa, particularly about 40 kPa, so that the stress applied to the semiconductor substrate 1 can be minimized even when the oxide side wall 4 is expanded in a subsequent oxidation process. To help. As described above, in order to alleviate the stress applied to the semiconductor substrate due to the liner oxide film formed on the oxide sidewall 14, the oxide sidewall 14 should be formed to a thickness of about 80 kPa. Since the nitride film is not applied, it is not necessary to relieve the stress caused by the liner nitride film, and the thickness of the oxide film sidewall 14 may be reduced.

다음으로, 상기 산화막 측벽(14)이 형성된 결과물 상에 도 4b에 도시된 바와 같이, 라이너 HDP(high density plasma) 산화막(15)을 증착한다.Next, as shown in FIG. 4B, a liner high density plasma (HDP) oxide film 15 is deposited on the resultant layer on which the oxide sidewall 14 is formed.

본 실시예에서는, 종래와는 달리 산화막 측벽(14) 상에 라이너 질화막을 증 착하지 않는다. 이미 상기에서 언급한 바와 같이, 종래 라이너 질화막은 후속 게이트 산화공정에서 옥시던트 소스의 침투에 의해 소자분리막의 계면이 산화되는 것을 방지하여 누설전류 증가를 억제하기 위한 목적으로 적용된 것이었다. 그러나, 이에 대한 연구 및 실험을 실시한 결과, 상기 라이너 질화막은 상기와 같은 역할을 하기 보다는, 오히려 이후 후속공정인 예열(preheating)공정 단계에서 반도체 기판(11)이 산화되는 것을 방지하는 역할이 주된 것임이 밝혀졌다. 즉, 종래 반도체 소자에서 적용되던 라이너 질화막은 후속 게이트 산화공정에서 옥시던트 소스의 침투 방지에는 큰 영향을 미치지 못하고, 오히려 애초 라이너 질화막의 리프팅성 결함 방지를 위해 적용되던 예열공정으로 인해 유발되는 반도체 기판의 산화를 방지하는 것이 주된 역할임이 밝혀진 것이다. Unlike the conventional embodiment, the liner nitride film is not deposited on the oxide film sidewall 14. As mentioned above, the conventional liner nitride film has been applied for the purpose of suppressing the leakage current increase by preventing the interface of the device isolation film from being oxidized by the penetration of the oxidant source in the subsequent gate oxidation process. However, as a result of the research and experiments, the liner nitride film does not play the role as described above, but rather the role of preventing the oxidation of the semiconductor substrate 11 in a subsequent preheating process step. Turned out. That is, the liner nitride film applied in the conventional semiconductor device does not have a great influence on the prevention of the penetration of the oxidant source in the subsequent gate oxidation process, but rather the semiconductor substrate caused by the preheating process applied to prevent the lifting defect of the liner nitride film in the first place. Preventing oxidation has been found to play a major role.

따라서, 라이너 질화막을 적용하지 않더라도 누설전류를 증가시키지 않아 반도체 소자의 기본 동작 특성을 유지할 수 있으므로, 본 실시예에서는 라이너 질화막 증착 공정을 적용하지 않음과 동시에 그에 따른 후속공정이었던 라이너 산화막 증착공정 및 예열 공정을 적용하지 않는다.Therefore, even if the liner nitride film is not applied, the basic operating characteristics of the semiconductor device can be maintained without increasing the leakage current. Therefore, in the present embodiment, the liner oxide film deposition process and the preheating process, which are not subsequent to the liner nitride film deposition process, are followed. Do not apply the process.

다만, 산화막 측벽(14) 상에 곧바로 HDP 산화막(16)을 증착하여 트랜치를 갭필하게 되면 불균일한 증착이 이루어져 특히 패드 질화막(13) 상에 불균일 증착에 의한 변색(discolor) 현상이 발생할 수 있다. 즉, 상기에서와 같이 예열공정을 생략하게 되면, 웨이퍼의 온도가 충분히 올라가지 않은 상태에서 HDP 산화막(16)의 증착이 이루어져 불균일한 증착에 의해 상기 변색현상이 발생할 수 있다. However, when the HDP oxide layer 16 is directly deposited on the oxide sidewall 14 to gap fill the trench, non-uniform deposition may occur, and in particular, discoloration may occur due to non-uniform deposition on the pad nitride layer 13. That is, if the preheating process is omitted as described above, the discoloration phenomenon may occur due to uneven deposition because the deposition of the HDP oxide layer 16 is performed while the temperature of the wafer is not sufficiently raised.

따라서, 본 실시예에서는 도 4b에 도시된 바와 같이, 상기 산화막 측벽(14) 이 형성된 결과물 상에 라이너 HDP 산화막(15)을 증착한다. 이 때 라이너 HDP 산화막(15)의 증착시 SiH4의 유량은 15~25sccm, O2의 유량은 20~30sccm, He의 유량은 850~950sccm, H2의 유량은 110~130sccm으로 하여 공급하되, 챔버의 돔 측에서 공급되는 RF AC 전원은 2~4MHz의 주파수, 2500~3500W의 전력으로 공급하고, 바닥(bottom)측에서 공급되는 RF AC 전원은 13~14MHz, 특히 13.56MHz의 주파수, 400~600W의 전력으로 공급한다. 그리고, 증착되는 라이너 HDP 산화막(15)의 두께는 150~250Å, 특히 200Å의 두께로 한다. 상기에서와 같이, 15~25sccm의 낮은 유량으로 SiH4를 공급하는 공정 조건을 이용할 경우에는 웨이퍼의 중심부가 너무 얇게 증착될 수 있기 때문에 이를 방지하기 위하여, 유동성(mobility)가 높고 가벼운 기체인 H2를 이용하여 웨이퍼의 중심부까지 균일하게 라이너 HDP 산화막(15)이 증착되도록 한다.Therefore, in the present embodiment, as shown in FIG. 4B, the liner HDP oxide film 15 is deposited on the resultant product on which the oxide film sidewalls 14 are formed. At this time, when the liner HDP oxide film 15 is deposited, the SiH 4 flow rate is 15 to 25 sccm, the O 2 flow rate is 20 to 30 sccm, the He flow rate is 850 to 950 sccm, and the H 2 flow rate is 110 to 130 sccm. RF AC power supplied from the dome side of the chamber is supplied at a frequency of 2-4 MHz, power of 2500-3500 W, and RF AC power supplied from the bottom side is 13-14 MHz, especially 13.56 MHz, 400- Supply at 600W power. The liner HDP oxide film 15 to be deposited has a thickness of 150 to 250 kPa, particularly 200 kPa. As described above, when using the process conditions for supplying SiH 4 at a low flow rate of 15 to 25 sccm, since the center of the wafer may be deposited too thin, H 2 , which is a high mobility and light gas, is prevented. The liner HDP oxide film 15 is uniformly deposited to the center of the wafer by using.

마지막으로, 라이너 HDP 산화막(15)이 증착된 결과물 상에 갭필용 HDP 산화막(16)을 증착한다. 이 때, HDP 산화막(16)은 1 차 및 2차에 걸친 HDP 산화막 증착공정을 통하여 형성할 수 있다. Finally, the gapfill HDP oxide layer 16 is deposited on the resultant on which the liner HDP oxide layer 15 is deposited. At this time, the HDP oxide film 16 may be formed through the HDP oxide film deposition process of the first and second.

상기에서, 라이너 HDP 산화막(15)과 HDP 산화막(16)은 하나의 챔버에서 인-시츄(in-situ)방식으로 증착된다.In the above, the liner HDP oxide film 15 and the HDP oxide film 16 are deposited in-situ in one chamber.

이상에서 살펴 본 바와 같이, 본 발명에 따른 실시예에서는 산화막 측벽(14)을 형성한 후, 라이너 질화막 증착공정과 라이너 산화막 증착공정 및 예열공정을 적용하지 않는 대신에, 라이너 HDP 산화막을 증착한다. As described above, in the embodiment according to the present invention, after the oxide sidewall 14 is formed, the liner HDP oxide layer is deposited instead of applying the liner nitride deposition process, the liner oxide deposition process, and the preheating process.

이에 따라 본 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 효과를 가진다.Accordingly, the method of manufacturing a semiconductor device according to the present embodiment has the following effects.

첫째, 본 실시예에 따르면, 라이너 질화막을 적용하지 않음으로 인해, 산화막 측벽(14)의 두께를 30~50Å 정도로 얇게 형성할 수 있어 반도체 기판(11)에 가해지는 스트레스를 대폭으로 감소시켜 리프레쉬 타임을 증가시킬 수 있다.First, according to the present embodiment, since the liner nitride film is not applied, the thickness of the oxide sidewall 14 can be formed to be as thin as 30 to 50 kPa, thereby greatly reducing the stress applied to the semiconductor substrate 11, thereby providing a refresh time. Can be increased.

둘째, HDP 산화막(16)의 증착시 갭필 마진을 증가시킬 수 있다. 즉, 본 실시예에 따르면 종래 적용되던 라이너 질화막과, 라이너 질화막의 산화방지를 위해 적용하던 라이너 산화막을 적용하지 않을 뿐만 아니라, 산화막 측벽(14)의 두께도 얇게 형성할 수 있어, HDP 산화막(16)의 증착을 위한 공간 증가에 의해 갭필 마진 증가 효과를 얻을 수 있다.Second, the gap fill margin may be increased when the HDP oxide layer 16 is deposited. That is, according to the present embodiment, not only the liner nitride film conventionally applied and the liner oxide film applied for the oxidation prevention of the liner nitride film are applied, but also the thickness of the oxide sidewall 14 can be formed thin, so that the HDP oxide film 16 By increasing the space for the deposition of) can be obtained the effect of increasing the gap fill margin.

셋째, 본 실시예에 따르면, 라이너 질화막을 적용하지 않으므로, 종래 라이너 질화막의 리프팅성 결함이 발생하던 문제를 근원적으로 해결할 수 있다.Third, according to the present embodiment, since the liner nitride film is not applied, a problem in which a lifting defect of the conventional liner nitride film occurs may be basically solved.

넷째, 본 실시예에 따르면, 종래와 비교하여 라이너 질화막 증착 공정, 라이너 산화막 증착 공정 및 예열공정을 적용하지 않음으로써 공정 단순화를 이룰 수 있다.Fourth, according to the present embodiment, the process can be simplified by not applying the liner nitride film deposition process, the liner oxide film deposition process, and the preheating process as compared with the related art.

이상 설명한 바와 같이, 본 발명에 따르면, 산화막 측벽의 두께를 얇게 형성할 수 있어 반도체 기판에 가해지는 스트레스를 대폭으로 감소시켜 리프레쉬 타임을 증가시킬 수 있고, HDP 산화막의 증착시 갭필 마진을 증가시킬 수 있고, 라이너 질화막을 적용하지 않으므로 종래 라이너 질화막의 리프팅성 결함이 발생하던 문제를 근원적으로 해결할 수 있으며, 종래와 비교하여 라이너 질화막 증착 공정, 라이너 산화막 증착 공정 및 예열공정을 적용하지 않음으로써 공정 단순화를 이룰 수 있다.
As described above, according to the present invention, the thickness of the sidewalls of the oxide film can be formed thin, thereby greatly reducing the stress applied to the semiconductor substrate, thereby increasing the refresh time, and increasing the gap fill margin during the deposition of the HDP oxide film. Since the liner nitride film is not applied, the problem of lifting defects of the conventional liner nitride film can be fundamentally solved, and the process simplification is achieved by not applying the liner nitride film deposition process, the liner oxide film deposition process, and the preheating process. Can be achieved.

Claims (13)

반도체 기판에 패드산화막과 패드질화막을 순차적으로 적층하는 단계와;Sequentially depositing a pad oxide film and a pad nitride film on a semiconductor substrate; 상기 패드 산화막과 패드질화막의 소정 영역을 사진식각공정에 의해 식각하여 상기 반도체 기판의 표면을 노출시키는 단계와;Etching a predetermined region of the pad oxide film and the pad nitride film by a photolithography process to expose a surface of the semiconductor substrate; 상기 노출된 반도체 기판을 식각하여 트랜치를 형성하는 단계와;Etching the exposed semiconductor substrate to form a trench; 상기 트랜치 상에 산화막 측벽을 형성하는 단계와;Forming an oxide sidewall on the trench; 상기 산화막 측벽 상에 라이너 HDP 산화막을 형성하는 단계와;Forming a liner HDP oxide film on the oxide sidewalls; 예열 공정을 진행하지 않고 상기 라이너 HDP 산화막이 형성된 결과물 상에 갭필용 산화막을 증착하는 단계를 포함하여 구성되는 반도체 소자의 제조방법.And depositing an oxide film for gap fill on the resultant on which the liner HDP oxide film is formed without performing a preheating process. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 라이너 HDP 산화막의 증착시 SiH4를 15~25sccm으로 공급하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device for supplying SiH 4 at 15 ~ 25sccm during deposition of the liner HDP oxide film. 제 3항에 있어서,The method of claim 3, wherein 상기 SiH4의 공급시, H2 가스를 함께 공급하는 반도체 소자의 제조방법.When supplying the SiH 4 , Method of manufacturing a semiconductor device supplying H 2 gas together. 제 4항에 있어서, The method of claim 4, wherein 상기 라이너 HDP 산화막의 증착시, O2를 20~30sccm, He를 850~950sccm, H2를 110~130sccm으로 공급하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device for supplying O 2 20 ~ 30sccm, He 850 ~ 950sccm, H 2 110 ~ 130sccm during deposition of the liner HDP oxide film. 제 1항에 있어서,The method of claim 1, 상기 라이너 HDP 산화막의 증착시, 챔버의 돔 측에서 공급되는 RF AC 전원은 2~4MHz의 주파수, 2500~3500W의 전력으로 공급하고, 바닥측에서 공급되는 RF AC 전원은 13~14MHz, 특히 13.56MHz의 주파수, 400~600W의 전력으로 공급하는 반도체 소자의 제조방법.In the deposition of the liner HDP oxide film, RF AC power supplied from the dome side of the chamber is supplied at a frequency of 2-4 MHz and power of 2500-3500 W, and RF AC power supplied from the bottom side is 13-14 MHz, particularly 13.56 MHz. Method of manufacturing a semiconductor device to supply at a frequency of 400 ~ 600W. 제 1항에 있어서,The method of claim 1, 상기 라이너 HDP 산화막의 두께는 150~250Å인 반도체 소자의 제조방법.The liner HDP oxide film has a thickness of 150 ~ 250 반도체 semiconductor device manufacturing method. 제 1항에 있어서,The method of claim 1, 상기 라이너 HDP 산화막과 상기 갭필용 산화막은 하나의 챔버에서 인-시츄(in-situ)방식으로 증착되는 반도체 소자의 제조방법.The liner HDP oxide film and the gapfill oxide film are deposited in-situ in a chamber. 제 1항에 있어서,The method of claim 1, 상기 산화막 측벽은 30~50Å의 두께로 형성되는 반도체 소자의 제조방법.The oxide film sidewalls are formed to a thickness of 30 ~ 50Å. 소자분리막 형성을 위한 트랜치가 형성된 반도체 기판과;A semiconductor substrate on which a trench for forming an isolation layer is formed; 상기 트랜치 상에 형성된 산화막 측벽과;An oxide film sidewall formed on the trench; 상기 산화막 측벽 상에 형성된 라이너 HDP 산화막과;A liner HDP oxide film formed on the oxide film sidewalls; 상기 라이너 HDP 산화막 상에 증착된 갭필용 산화막을 포함하여 구성되는 반도체 소자.A semiconductor device comprising a gap fill oxide film deposited on the liner HDP oxide film. 삭제delete 제 10항에 있어서,The method of claim 10, 상기 라이너 HDP 산화막의 두께는 150~250Å인 반도체 소자.The liner HDP oxide film has a thickness of 150 ~ 250Å. 제 10항에 있어서,The method of claim 10, 상기 산화막 측벽의 두께는 30~50Å인 반도체 소자.The thickness of the oxide film side wall is a semiconductor device of 30 ~ 50Å.
KR1020040117285A 2004-12-30 2004-12-30 Semiconductor Device and the Manufacturing Method thereof KR100642406B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117285A KR100642406B1 (en) 2004-12-30 2004-12-30 Semiconductor Device and the Manufacturing Method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117285A KR100642406B1 (en) 2004-12-30 2004-12-30 Semiconductor Device and the Manufacturing Method thereof

Publications (2)

Publication Number Publication Date
KR20060077753A KR20060077753A (en) 2006-07-05
KR100642406B1 true KR100642406B1 (en) 2006-11-08

Family

ID=37169763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117285A KR100642406B1 (en) 2004-12-30 2004-12-30 Semiconductor Device and the Manufacturing Method thereof

Country Status (1)

Country Link
KR (1) KR100642406B1 (en)

Also Published As

Publication number Publication date
KR20060077753A (en) 2006-07-05

Similar Documents

Publication Publication Date Title
KR100745067B1 (en) Trench isolation in semicontuctor device and the method for fabricating the same
TWI244724B (en) Method for manufacturing device isolation film of semiconductor device
KR100980058B1 (en) Isolation structure in memory device and fabricating method for the same
KR20070000758A (en) Method for manufacturing field effect transistor having vertical channel
KR100642406B1 (en) Semiconductor Device and the Manufacturing Method thereof
KR100792354B1 (en) A method of forming trench isolation layer in semiconductor device
KR100755056B1 (en) Method for fabricating the trench isolation in the semiconductor device
KR20060105852A (en) Method for fabricating trench isolation in semiconductor device
KR100955677B1 (en) Method for forming device isolation layer in semiconductor memory device
KR100647397B1 (en) Method for manufacturing device isolation film of semiconductor device
KR100801739B1 (en) Method for fabricating trench isolation in semiconductor device
KR20020005358A (en) Trench isolation method
KR100429678B1 (en) A method for forming a field oxide of semiconductor device
KR100712984B1 (en) Method for forming device isolation layer in semiconductor device
KR100668837B1 (en) Method for forming isolation layer of semiconductor device
KR20050002437A (en) Manufacturing method for semiconductor device
KR20050003057A (en) Fabricating method of trench isolation layer in semiconductor device
KR20070003043A (en) Method for fabricating trench isolation in semiconductor device
KR20000021301A (en) Method for forming trench isolation
KR20010066383A (en) Method for forming semiconductor device
KR100771542B1 (en) Method for fabricating trench isolation in semiconductor device
KR100702125B1 (en) Method for fabricating trench isolation in semiconductor device
KR20050003009A (en) Method for forming trench type isolation layer in semiconductor device
KR20050011190A (en) Fabricating method of trench isolation layer with low temperature plasma oxide in semiconductor device
KR20010058946A (en) A method for forming a field oxide of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee