KR100640976B1 - 씨모스 이미지 센서의 제조방법 - Google Patents

씨모스 이미지 센서의 제조방법 Download PDF

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Abstract

본 발명은 트랜스퍼 트랜지스터의 특성 변화를 방지하여 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서의 제조방법에 관한 것으로서, 포토 다이오드 영역과 트랜지스터 영역으로 정의된 액티브 영역을 갖는 반도체 기판의 트랜지스터 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 일측의 트랜지스터 영역에 제 1 도전형 제 1 불순물 영역을 형성하는 단계와, 상기 반도체 기판상에 감광막을 도포하고 노광 및 현상 공정으로 트랜지스터 영역을 덮도록 상기 감광막을 패터닝하는 단계와, 상기 패터닝된 감광막을 소정 온도에서 리플로우하여 상기 게이트 전극을 커버하는 단계와, 상기 리플로우된 감광막을 마스크로 하여 상기 게이트 전극의 타측 포토다이오드 영역에 제 1 도전형 제 2 불순물 영역을 형성하는 단계와, 상기 감광막을 제거하고 상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와, 상기 제 1 불순물 영역이 형성된 게이트 전극의 일측에 제 1 도전형 제 3 불순물 영역을 형성하는 단계와, 상기 제 2 불순물 영역이 형성된 게이트 전극의 타측에 제 2 도전형 제 4 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이미지 센서, 포토 다이오드, 감광막, 리플로우

Description

씨모스 이미지 센서의 제조방법{method for manufacturing of CMOS image sensor}
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도
도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도
도 3은 도 2의 I-I'선상의 포토 다이오드 및 트랜스퍼 게이트를 나타낸 구조 단면도
도 4a 내지 도 4i는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도 5a 내지 도 5k는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
111 : 에피층 112 : 게이트 절연막
113 : 게이트 전극 114 : 열산화막
115 : 제 1 감광막 116 : n-형 확산 영역
117 : 제 2 감광막 118 : n-형 확산 영역
119 : 제 1 측벽 절연막 120 : 제 2 측벽 절연막
121 : 제 3 감광막 122 : n+형 확산 영역
123 : 제 4 감광막 124 : p0형 확산 영역
본 발명은 씨모스 이미지 센서에 관한 것으로, 특히 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서의 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 엠프(Sense Amp)를 구비하여 구성 된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃이다. 도 3은 도 2의 I-I'선상의 포토 다이오드 및 트랜스퍼 게이트를 나타낸 구조 단면도이다.
도 1에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소(100)는 광전 변환부로서의 포토 다이오드(photo diode)(10)와, 4개의 트랜지스터들을 포함하여 구성된다. 상기 4개의 트랜지스터들의 각각은 트랜스퍼 트랜지스터(20), 리셋 트랜지스터(30), 드라이브 트랜지스터(40) 및 셀렉트 트랜지스터(50)이다. 그리고, 상기 각 단위 화소(100)의 출력단(OUT)에는 로드 트랜지스터(60)가 전기적으로 연결된다.
여기서, 미설명 부호 FD는 플로팅 확산 영역이고, Tx는 셀렉트 트랜지스터(20)의 게이트 전압이고, Rx는 리셋 트랜지스터(30)의 게이트 전압이고, Dx는 드라이브 트랜지스터(40)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(50)의 게이트 전 압이다.
일반적인 4T형 CMOS 이미지 센서의 단위화소는, 도 2에 도시한 바와 같이, 액티브 영역이 정의되어 상기 액티브 영역을 제외한 부분에 소자 분리막이 형성된다. 상기 액티브 영역 중 폭이 넓은 부분에 1개의 포토다이오드(PD)가 형성되고, 상기 나머지 부분의 액티브 영역에 각각 오버랩되는 4개의 트랜지스터의 게이트 전극(23, 33, 43, 53)이 형성된다.
즉, 상기 게이트 전극(23)에 의해 트랜스퍼 트랜지스터(20)가 형성되고, 상기 게이트 전극(33)에 의해 리셋 트랜지스터(30)가 형성되고, 상기 게이트 전극(43)에 의해 드라이브 트랜지스터(40)가 형성되며, 상기 게이트 전극(53)에 의해 셀렉트 트랜지스터(50)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역에는 각 게이트 전극(23, 33, 43, 53) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역(S/D)이 형성된다.
상기와 같은 구성을 갖는 종래의 CMOS 이미지 센서의 포토다이오드와 트랜스퍼 트랜지스터의 단면을 설명하면 다음과 같다.
도 3에 도시된 바와 같이, P++형 반도체 기판에 P-형 에피층(11)이 형성된다.
도 2의 트랜스퍼 트랜지스터(20)를 위한 에피층(11)의 부분 상에 게이트 절연막(21)과 게이트 전극(23)이 형성되고, 상기 게이트 전극(23)의 양 측벽에 제 1, 제 2 측벽 절연막(29,30)이 형성된다.
그리고, 상기 포토 다이오드 영역(PD)의 상기 에피층(11)에는 n-형 확산 영역(28) 및 P°형 확산 영역(35)이 형성된다. 상기 P°형 확산 영역(35)은 상기 n-형 확산 영역(35) 상에 형성된다. 또한, 상기 소오스/드레인 영역(S/D)은 고농도 n+형 확산 영역(N+)(32)과 저농도 n형 확산영역(n-)(26)이 형성된다.
도 4a 내지 도 4i는 종래 기술에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 고농도 P++형 단결정 실리콘 등의 반도체 기판에 에피택셜(epitaxial) 공정으로 저농도 P-형 에피층(11)을 형성한다.
여기서, 상기 에피층(11)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이어, 상기 에피층(11) 전면에 게이트 절연막(21)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 포토 및 식각 공정을 통해 상기 도전층을 선택적으로 제거하여 게이트 전극(23)을 형성한다.
여기서, 상기 게이트 절연막(21)은 반도체 기판을 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있으며, 상기 도전층위에 실리사이드층을 더 형성하여 게이트 전극을 형성할 수 있다.
도 4b에 도시한 바와 같이, 상기 게이트 전극(23)을 열산화하여 상기 게이트 전극(23)의 표면에 열산화막(24)을 형성한다.
도 4c에 도시한 바와 같이, 상기 반도체 기판상에 제 1 감광막(25)을 도포한 후, 노광 및 현상 공정으로 상기 포토다이오드 영역을 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(25)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 저농도 n-형 불순물 이온을 주입하여 저농도 n-형 확산 영역(26)을 형성한다.
도 4d에 도시한 바와 같이, 상기 제 1 감광막(25)을 모두 제거한 다음, 상기 반도체 기판의 전면에 제 2 감광막(27)을 도포한 후, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(27)을 마스크로 이용하여 상기 에피층(11)에 저농도 n-형 불순물 이온을 100KeV ~ 500KeV의 이온 주입 에너지로 주입하여 포토 다이오드 영역에 저농도 n-형 확산 영역(28)을 형성한다.
여기서, 상기 포토 다이오드 영역의 저농도 n-형 확산 영역(28)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 저농도 n-형 확산 영역(26) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 4e에 도시한 바와 같이, 상기 제 2 감광막(27)을 모두 제거하고, 상기 반 도체 기판의 전면에 화학 기상 증착 공정(저압 화학 기상 증착 공정) 등으로 산화막(29a)과 질화막(30a)을 차례로 형성한다.
도 4f에 도시한 바와 같이, 상기 질화막(30a)과 산화막(29a)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(123)의 양측면에 제 1, 제 2 측벽 절연막(29,30)을 형성한다.
도 4g에 도시한 바와 같이, 상기 반도체 기판상에 제 3 감광막(31)을 도포한 후, 노광 및 현상 공정으로 상기 제 3 감광막(31)이 상기 포토 다이오드 영역 상에 남도록 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(31)을 마스크로 이용하여 상기 소오스/드레인 영역에 고농도 n+ 불순물 이온을 주입하여 n+형 확산 영역(32)을 형성한다.
도 4h에 도시한 바와 같이, 상기 제 3 감광막(31)을 모두 제거하고, 상기 반도체 기판의 전면에 제 4 감광막(34)을 도포한 후, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 4 감광막(34)을 마스크로 이용하여 P0형 불순물 이온을 주입하여 상기 포토 다이오드 영역의 n-형 확산 영역(28)의 에피층(11) 표면에 P0형 확산 영역(35)을 형성한다.
도 4i에 도시한 바와 같이, 상기 제 4 감광막(34)을 제거한 후, 열처리 공정(예를 들면, 급속 열처리 공정)을 실시하여 상기 n-형 확산 영역(26), P0형 확산 영 역(35), n-형 확산 영역(28) 및 n+형 확산 영역(32) 내의 불순물 이온을 확산시킨다.
그러나 상기와 같은 종래 기술에 의한 씨모스 이미지 센서의 제조방법에 있어서 다음과 같은 문제점이 있었다.
도 4d에서와 같이 포토 다이오드 영역에 형성된 n-형 확산 영역을 트랜스퍼 트랜지스터의 소오스(source)로 사용하기 위해 포토 공정시 트랜스퍼 트랜지스터의 게이트 전극 상부까지 일정 부분 노출되어야 한다.
즉, 감광막이 트랜스퍼 트랜지스터의 전부를 가리면 안되고 소오스쪽 게이트 전극의 일부만 노출되도록 하여 이온 주입 공정이 게이트 전극에 셀프-얼라인(self-align)되게 만들어야 한다.
따라서 n-형 확산 영역을 형성하기 위한 이온 주입시 100KeV ~ 500KeV의 주입 에너지로 주입하기 때문에 노출된 게이트 전극 부분(A)에도 불순물 이온이 주입되어 트랜스퍼 트랜지스터의 특성이 변화하여 이미지 센서의 특성이 열화된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 트랜스퍼 트랜지스터의 특성 변화를 방지하여 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제 조방법은 포토 다이오드 영역과 트랜지스터 영역으로 정의된 액티브 영역을 갖는 반도체 기판의 트랜지스터 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 일측의 트랜지스터 영역에 제 1 도전형 제 1 불순물 영역을 형성하는 단계와, 상기 반도체 기판상에 감광막을 도포하고 노광 및 현상 공정으로 트랜지스터 영역을 덮도록 상기 감광막을 패터닝하는 단계와, 상기 패터닝된 감광막을 소정 온도에서 리플로우하여 상기 게이트 전극을 커버하는 단계와, 상기 리플로우된 감광막을 마스크로 하여 상기 게이트 전극의 타측 포토다이오드 영역에 제 1 도전형 제 2 불순물 영역을 형성하는 단계와, 상기 감광막을 제거하고 상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와, 상기 제 1 불순물 영역이 형성된 게이트 전극의 일측에 제 1 도전형 제 3 불순물 영역을 형성하는 단계와, 상기 제 2 불순물 영역이 형성된 게이트 전극의 타측에 제 2 도전형 제 4 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 5a 내지 도 5k는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이, 고농도 P++형 단결정 실리콘 등의 반도체 기판에 에피택셜(epitaxial) 공정으로 저농도 P-형 에피층(111)을 형성한다.
여기서, 상기 에피층(111)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이어, 상기 에피층(111) 전면에 게이트 절연막(112)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 포토 및 식각 공정을 통해 상기 도전층을 선택적으로 제거하여 게이트 전극(113)을 형성한다.
여기서, 상기 게이트 절연막(112)은 반도체 기판을 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있으며, 상기 도전층위에 실리사이드층을 더 형성하여 게이트 전극을 형성할 수 있다.
도 5b에 도시한 바와 같이, 상기 게이트 전극(113)을 열산화하여 상기 게이트 전극(113)의 표면에 약 60Å 이내의 열산화막(114)을 형성한다.
도 5c에 도시한 바와 같이, 상기 반도체 기판상에 제 1 감광막(115)을 도포한 후, 노광 및 현상 공정으로 포토다이오드 영역은 커버되고 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(115)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 저농도 n-형 불순물 이온을 주입하여 저농도 n-형 확산 영역(116)을 형성한다.
도 5d에 도시한 바와 같이, 상기 제 1 감광막(115)을 모두 제거한 다음, 상기 반도체 기판의 전면에 제 2 감광막(117)을 도포한 후, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 패터닝한다.
도 5e에 도시한 바와 같이, 상기 패터닝된 제 2 감광막(117)을 100 ~ 300℃의 온도에서 리플로우(reflow)시킨다.
이때 상기 제 2 감광막(117)의 리플로우 공정에 의해 종래와 같이 노출된 게이트 전극(113)의 전부 또는 일부분을 커버(cover)하게 된다.
한편, 상기 제 2 감광막(117)의 리플로우 공정에 의해 처음으로 패터닝된 제 2 감광막(117)보다 약 0.4㎛만큼 더 게이트 전극(113)을 커버하도록 하고, 상기 게이트 전극(113)의 상부 폭을 초과하지 않는 범위내에서 리플로우 공정을 실시한다.
도 5f에 도시한 바와 같이, 상기 리플로우된 제 2 감광막(117)을 마스크로 이용하여 상기 에피층(111)에 저농도 n-형 불순물 이온을 100KeV ~ 500KeV의 이온 주입 에너지로 주입하여 포토 다이오드 영역에 저농도 n-형 확산 영역(118)을 형성한다.
여기서, 상기 포토 다이오드 영역의 저농도 n-형 확산 영역(118)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 저농도 n-형 확산 영역(116) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 5g에 도시한 바와 같이, 상기 제 2 감광막(117)을 모두 제거하고, 상기 반도체 기판의 전면에 화학 기상 증착 공정(저압 화학 기상 증착 공정) 등으로 산화막(119a)과 질화막(120a)을 차례로 형성한다.
여기서, 상기 산화막(119a)은 약 200Å의 두께로 형성하고, 상기 질화막 (120a)은 약 800Å의 두께로 형성한다.
도 5h에 도시한 바와 같이, 상기 질화막(120a)과 산화막(119a)의 전면에 에치백 공정을 실시하여 상기 게이트 전극(113)의 양측면에 제 1, 제 2 측벽 절연막(119,120)을 형성한다.
도 5i에 도시한 바와 같이, 상기 반도체 기판상에 제 3 감광막(121)을 도포한 후, 노광 및 현상 공정으로 상기 제 3 감광막(121)이 상기 포토 다이오드 영역 상에 남도록 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(121)을 마스크로 이용하여 상기 소오스/드레인 영역에 고농도 n+ 불순물 이온을 주입하여 n+형 확산 영역(122)을 형성한다.
도 5j에 도시한 바와 같이, 상기 제 3 감광막(121)을 모두 제거하고, 상기 반도체 기판의 전면에 제 4 감광막(123)을 도포한 후, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 4 감광막(123)을 마스크로 이용하여 P0형 불순물 이온을 주입하여 상기 포토 다이오드 영역의 n-형 확산 영역(118)의 에피층(111) 표면에 P0형 확산 영역(124)을 형성한다.
도 5k에 도시한 바와 같이, 상기 제 4 감광막(123)을 제거한 후, 상기 반도체 기판에 800 ~ 1200℃의 온도에서 열처리 공정(예를 들면, 급속 열처리 공정)을 실시하여 상기 n-형 확산 영역(116), P0형 확산 영역(124), n-형 확산 영역(118) 및 n+형 확산 영역(122) 내의 불순물 이온을 확산시킨다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 상세히 설명한 바와 같은 본 발명에 따른 씨모스 이미지 센서의 제조방법은 다음과 같은 효과가 있다.
즉, 트랜스퍼 트랜지스터의 소오스로 사용되는 포토다이오드 영역의 불순물 영역을 형성할 때 패터닝된 감광막을 소정온도에서 리플로우하여 트랜스퍼 트랜지스터의 게이트 전극을 전부 또는 일부를 커버함으로써 게이트 전극에 주입되는 불순물량을 최소화하여 트랜스퍼 트랜지스터의 특성 변화를 최소화할 수 있기 때문에 이미지 센서의 특성을 향상시킬 수 있다.

Claims (4)

  1. 포토 다이오드 영역과 트랜지스터 영역으로 정의된 액티브 영역을 갖는 반도체 기판의 트랜지스터 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 일측의 트랜지스터 영역에 제 1 도전형 제 1 불순물 영역을 형성하는 단계;
    상기 반도체 기판상에 감광막을 도포하고 노광 및 현상 공정으로 트랜지스터 영역을 덮도록 상기 감광막을 패터닝하는 단계;
    상기 패터닝된 감광막을 소정 온도에서 리플로우하여 상기 게이트 전극을 커버하는 단계;
    상기 리플로우된 감광막을 마스크로 하여 상기 게이트 전극의 타측 포토다이오드 영역에 제 1 도전형 제 2 불순물 영역을 형성하는 단계;
    상기 감광막을 제거하고 상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계;
    상기 제 1 불순물 영역이 형성된 게이트 전극의 일측에 제 1 도전형 제 3 불순물 영역을 형성하는 단계;
    상기 제 2 불순물 영역이 형성된 게이트 전극의 타측에 제 2 도전형 제 4 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 도전형 제 2 불순물 영역은 상기 제 1 도전형 제 1 불순물 영역보다 깊게 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  3. I제 1 항에 있어서, 상기 게이트 전극의 표면에 60Å이내의 산화막을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  4. 제 1 항에 있어서, 상기 감광막은 리플로우는 100 ~ 300℃에서 실시하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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