KR100634833B1 - Liquid crystal display panel - Google Patents

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Abstract

본 발명은 COG형 형성되어 종속적으로 접속된 데이터 D-IC를 정전기로부터 보호할 수 있는 액정 표시 패널에 관한 것이다.The present invention relates to a liquid crystal display panel which can protect a data D-IC formed in a COG type and connected in a dependent manner from static electricity.

이를 위하여, 본 발명의 액정 표시 패널은 화소 매트릭스와; 상기 화소 매트릭스의 게이트 라인을 구동하기 위하여 기판 상에 실장된 게이트 구동 집적 회로와; 상기 화소 매트릭스의 데이터 라인을 구동하기 위하여 기판 상에 실장되고, 그 기판 상에 직접 형성된 다수의 LOG 신호 라인들을 통해 종속적으로 접속되고, 로직전압 공급라인을 통해 로직전압을 공급받고, 아날로그 구동전압 공급라인을 통해 아날로그 구동 전압을 공급받으며, 기저전압 공급라인을 통해 기저전압을 공급받는 데이터 구동 집적 회로와; 정전기로 인한 과전류를 상기 로직전압 공급 라인과 기저전압 공급 라인 사이에 형성된 전류 패스를 통해 방전시키기 위한 제1 정전기 방지회로를 구비하고; 상기 제1 정전기 방지회로는 상기 로직전압 공급 라인 및 기저전압 공급 라인 사이에 접속됨과 아울러 상기 LOG 신호 라인들, 상기 데이터 구동 집적 회로의 입력 라인들 및 상기 데이터 구동 집적 회로의 출력 라인들 중 어느 하나에 접속되는 것을 특징으로 한다.To this end, the liquid crystal display panel of the present invention comprises a pixel matrix; A gate driving integrated circuit mounted on a substrate to drive a gate line of the pixel matrix; It is mounted on a substrate to drive the data line of the pixel matrix, and is cascaded through a plurality of LOG signal lines directly formed on the substrate. The logic voltage is supplied through a logic voltage supply line, and an analog driving voltage is supplied. A data driving integrated circuit receiving an analog driving voltage through a line and receiving a base voltage through a base voltage supply line; A first antistatic circuit for discharging overcurrent due to static electricity through a current path formed between said logic voltage supply line and a ground voltage supply line; The first antistatic circuit is connected between the logic voltage supply line and the base voltage supply line, and any one of the LOG signal lines, input lines of the data driving integrated circuit, and output lines of the data driving integrated circuit. It is characterized by being connected to.

Description

액정 표시 패널{LIQUID CRYSTAL DISPLAY PANEL} Liquid crystal display panel {LIQUID CRYSTAL DISPLAY PANEL}             

도 1은 종래의 액정 표시 장치의 구성을 도시한 블록도.1 is a block diagram showing the configuration of a conventional liquid crystal display device.

도 2는 직렬 COG형 데이터 D-IC를 이용한 액정 표시 모듈의 구조를 개략적으로 도시한 평면도.2 is a plan view schematically showing the structure of a liquid crystal display module using a serial COG data D-IC.

도 3은 도 2에 도시된 데이터 드라이버 IC의 상세 블록도.3 is a detailed block diagram of the data driver IC shown in FIG. 2;

도 4는 본 발명의 실시 예에 따른 액정 표시 장치의 직렬 COG형 데이터 드라이버 IC를 도시한 블록도.4 is a block diagram illustrating a serial COG type data driver IC of a liquid crystal display according to an exemplary embodiment of the present invention.

도 5는 도 4에 도시된 정전기 방지 회로를 구체적으로 도시한 도면.FIG. 5 is a view showing specifically the antistatic circuit shown in FIG. 4. FIG.

도 6은 본 발명의 실시 예에 따른 액정 표시 장치의 직렬 COG형 데이터 드라이버 IC를 도시한 블록도.6 is a block diagram illustrating a serial COG type data driver IC of a liquid crystal display according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10 : 액정 패널 12 : 게이트 드라이버10 liquid crystal panel 12 gate driver

14 : 데이터 드라이버 16 : 타이밍 컨트롤러14: data driver 16: timing controller

18 : 전원부 20 : 하판18: power supply unit 20: lower plate

22 : 상판 24 : 게이트 드라이버 IC22: top plate 24: gate driver IC

26, 50 : 데이터 드라이버 IC 28 : FPC26, 50: data driver IC 28: FPC

30 : 쉬프트 레지스터 32 : 데이터 레지스터30: shift register 32: data register

34 : 래치부 36 : DAC부34: latch portion 36: DAC portion

38 : 감마 전압부 40 : 출력 버퍼부38: gamma voltage part 40: output buffer part

60, 62 : 정전기 방지 회로60, 62: antistatic circuit

본 발명은 액정 표시 패널에 관한 것으로, 특히 칩 온 글래스 타입으로 형성되어 직렬 접속된 데이터 구동 집적 회로를 정전기로부터 보호할 수 있는 액정 표시 패널에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display panel, and more particularly, to a liquid crystal display panel formed of a chip on glass type and capable of protecting a series-connected data driving integrated circuit from static electricity.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화소 매트릭스를 갖는 액정 패널과, 액정 패널을 구동하기 위한 드라이버를 구비한다.The liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal having dielectric anisotropy using an electric field. To this end, the liquid crystal display includes a liquid crystal panel having a pixel matrix and a driver for driving the liquid crystal panel.

구체적으로, 액정 표시 장치는 도 1에 도시된 바와 같이 화소 매트릭스를 갖는 액정 패널(12)과, 액정 패널(12)의 게이트 라인들(GL1 내지 GLm)을 구동하기 위한 게이트 드라이버(14)와, 액정 패널(12)의 데이터 라인들(DL1 내지 DLn)을 구동하기 위한 데이터 드라이버(16)와, 게이트 드라이버(14)와 데이터 드라이버(16)의 구동 타이밍을 제어하기 위한 타이밍 컨트롤러(18)와, 상기 구성 요소들이 필요로 하는 구동 전압들(VDD, VGH, VGL 등)을 공급하는 전원부(18)를 구비한다.Specifically, the liquid crystal display includes a liquid crystal panel 12 having a pixel matrix, a gate driver 14 for driving gate lines GL1 to GLm of the liquid crystal panel 12, as shown in FIG. A data driver 16 for driving the data lines DL1 to DLn of the liquid crystal panel 12, a timing controller 18 for controlling the driving timing of the gate driver 14 and the data driver 16; The power supply unit 18 supplies driving voltages VDD, VGH, and VGL required by the above components.

액정 패널(12)은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차로 정의되는 영역마다 형성된 화소들로 구성된 화소 매트릭스를 구비한다. 화소들 각각은 화소 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(TFT)들을 구비한다. The liquid crystal panel 12 includes a pixel matrix composed of pixels formed at respective regions defined by intersections of the gate lines GL and the data lines DL. Each of the pixels includes a liquid crystal cell Clc for adjusting light transmittance according to a pixel signal, and thin film transistors TFT for driving the liquid crystal cell Clc.

박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트-온 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 화소 신호를 액정셀(Clc)에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트-오프 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀(Clc)에 충전된 화소 신호가 유지되게 한다. The thin film transistor TFT is turned on when the gate-on voltage VGH from the gate line GL is supplied to supply the pixel signal from the data line DL to the liquid crystal cell Clc. The thin film transistor TFT is turned off when the gate-off voltage VGL is supplied from the gate line GL to maintain the pixel signal charged in the liquid crystal cell Clc.

액정셀(Clc)은 등가적으로 캐패시터로 표현되며, 액정을 사이에 두고 대면하는 공통 전극과 박막 트랜지스터(TFT)에 접속된 화소 전극으로 구성된다. 그리고, 액정셀(Clc)은 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터(도시하지 않음)를 더 구비한다. 이러한 액정셀(Clc)은 박막 트랜지스터(TFT)를 통해 충전되는 화소 신호에 따라 유전 이방성을 가지는 액정의 배열 상태가 가변하여 광 투과율을 조절함으로써 계조를 구현하게 된다. The liquid crystal cell Clc is equivalently represented by a capacitor and includes a common electrode facing each other with a liquid crystal interposed therebetween and a pixel electrode connected to the thin film transistor TFT. In addition, the liquid crystal cell Clc further includes a storage capacitor (not shown) so that the charged pixel signal is stably maintained until the next pixel signal is charged. In the liquid crystal cell Clc, an array state of liquid crystals having dielectric anisotropy varies according to pixel signals charged through the thin film transistor TFT, thereby adjusting grayscale.

게이트 드라이버(14)는 타이밍 컨트롤러(18)로부터의 게이트 스타트 펄스(Gate Start Pulse; GSP)를 게이트 쉬프트 클럭(Gate Shift Clock; GSC)에 따라 쉬프트시켜 게이트 라인들(GL1 내지 GLm)에 순차적으로 전원부(18)로부터의 게이트-온 전압(VGH)을 갖는 스캔 펄스를 공급한다. 그리고, 게이트 드라이버(14)는 게이트 라인들(GL)에 게이트-온 전압(VGH)의 스캔 펄스가 공급되지 않는 나머지 기간에서는 전원부(18)로부터의 게이트-오프 전압(VGL)을 공급하게 된다. 또한, 게이트 드라이버(14)는 상기 스캔 펄스의 펄스 폭을 타이밍 컨트롤러(18)로부터의 게이트 출력 이네이블(Gate Output Enable; GOE) 신호에 따라 제어하게 된다.The gate driver 14 sequentially shifts the gate start pulse GSP from the timing controller 18 according to the gate shift clock GSC, and sequentially supplies the gate lines GL1 to GLm to the gate lines GL1 to GLm. The scan pulse having the gate-on voltage VGH from 18 is supplied. The gate driver 14 supplies the gate-off voltage VGL from the power supply 18 in the remaining periods in which the scan pulse of the gate-on voltage VGH is not supplied to the gate lines GL. In addition, the gate driver 14 controls the pulse width of the scan pulse according to a gate output enable (GOE) signal from the timing controller 18.

데이터 드라이버(16)는 타이밍 컨트롤러(18)로부터의 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 데이터 드라이버(16)는 상기 SSC에 따라 입력되는 화소 데이터(RGB)를 상기 샘플링 신호에 따라 래치한 후 소스 출력 이네이블(Source Output Enable; SOE) 신호에 응답하여 라인단위로 공급한다. 이어서, 데이터 드라이버(16)는 라인단위로 공급되는 화소 데이터(RGB)를 감마 전압부(도시하지 않음)로부터의 감마 전압을 아날로그 화소 신호로 변환하여 데이터 라인들(DL)에 공급한다. 여기서, 데이터 드라이버(16)는 상기 화소 데이터를 화소 신호로 변환할 때 타이밍 컨트롤러(18)로부터의 극성 제어(POL) 신호에 응답하여 그 화소 신호의 극성을 결정하게 된다. 그리고, 데이터 드라이버(16)는 상기 소스 출력 이네이블(SOE) 신호에 응답하여 상기 화소 신호가 데이터 라인들(DL)에 공급되는 기간을 결정한다.The data driver 16 shifts the source start pulse SSP from the timing controller 18 according to the source shift clock SSC to generate a sampling signal. The data driver 16 latches the pixel data RGB according to the SSC according to the sampling signal and supplies the data in units of lines in response to a source output enable (SOE) signal. Subsequently, the data driver 16 converts the gamma voltage from a gamma voltage unit (not shown) into pixel data RGB supplied in line units, and converts the gamma voltage from an gamma voltage unit (not shown) to an analog pixel signal. Here, the data driver 16 determines the polarity of the pixel signal in response to the polarity control (POL) signal from the timing controller 18 when converting the pixel data into the pixel signal. The data driver 16 determines a period in which the pixel signal is supplied to the data lines DL in response to the source output enable signal SOE.

타이밍 컨트롤러(18)는 게이트 드라이버(14)를 제어하는 GSP, GSC, GOE 신호 등을 발생하고, 데이터 드라이버(16)를 제어하는 SSP, SSC, SOE, POL 신호 등을 발생한다. 이 경우, 타이밍 컨트롤러(18)는 외부로부터 입력되는 유효 데이터 구간을 알리는 데이터 이네이블(Data Enable; DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 화소 데이터(RGB)의 전송 타이밍을 결정하는 도트 클럭(Dot Clock; DCLK)을 이용하여 상기 GSP, GSC, GOE, SSP, SSC, SOE, POL 등과 같은 제어신호들을 생성하게 된다.The timing controller 18 generates GSP, GSC, GOE signals, etc. for controlling the gate driver 14, and generates SSP, SSC, SOE, POL signals, etc., for controlling the data driver 16. In this case, the timing controller 18 transmits a data enable (DE) signal, a horizontal sync signal (Hsync), a vertical sync signal (Vsync), and pixel data (RGB) indicating a valid data section input from the outside. Control signals such as the GSP, GSC, GOE, SSP, SSC, SOE, and POL are generated by using a dot clock (DCLK) that determines timing.

전원부(18)는 입력 구동 전압(VCC)을 이용하여 집적회로(이하,IC) 디지털 구동 전압, IC 아날로그 구동 전압(VDD), 게이트-온 전압(VGH), 게이트-오프 전압(VGL) 등을 발생한다. 그리고, 전원부(18)는 IC 디지털 구동 전압을 타이밍 컨트롤러(16) 및 데이터 드라이버(14)로, IC 아날로그 구동 전압(VDD)을 데이터 드라이버(14)로, 게이트-온 전압(VGH)과 게이트-오프 전압(VGL)을 게이트 드라이버(12)로 공급한다. 또한, 전원부(18)는 액정 패널(10)의 액정셀 구동시 기준이 되는 공통 전압(도시하지 않음)을 발생하여 공통 전극에 공급한다.The power supply unit 18 uses an input driving voltage VCC to generate an integrated circuit (hereinafter referred to as IC) digital driving voltage, IC analog driving voltage (VDD), gate-on voltage (VGH), gate-off voltage (VGL), and the like. Occurs. The power supply unit 18 supplies the IC digital driving voltage to the timing controller 16 and the data driver 14, the IC analog driving voltage VDD to the data driver 14, and the gate-on voltage VGH and the gate-. The off voltage VGL is supplied to the gate driver 12. In addition, the power supply unit 18 generates a common voltage (not shown) which is a reference when driving the liquid crystal cell of the liquid crystal panel 10 and supplies the same to the common electrode.

이러한 액정 표시 장치에서 게이트 드라이버(12) 및 데이터 드라이버(14)는 다수의 집적 회로(IC)로 집적화된다. 집적화된 게이트 드라이브 IC(이하, D-IC)와 데이터 D-IC는 테이프 캐리어 패키지(Tape Carrier Package; 이하, TCP) 또는 칩 온 필름(Chip On Film ; 이하, COF)에 실장되어 탭(TAB : Tape Automatic Bonding) 방식으로 액정 패널(10)과 부착되거나, 액정 패널(10)에 칩 온 글래스(Chip On Glass; 이하, COG) 타입으로 액정 패널(10) 상에 실장된다.In such a liquid crystal display, the gate driver 12 and the data driver 14 are integrated into a plurality of integrated circuits (ICs). Integrated gate drive ICs (D-ICs) and data D-ICs are mounted on a tape carrier package (TCP) or a chip on film (COF) to form a tab (TAB). The liquid crystal panel 10 may be attached to the liquid crystal panel 10 by a tape automatic bonding, or mounted on the liquid crystal panel 10 in a chip on glass (hereinafter referred to as COG) type.

도 2는 게이트 및 데이터 D-IC가 액정 패널 상에 COG형으로 형성된 구조를 개략적으로 도시한 평면도이다.2 is a plan view schematically illustrating a structure in which a gate and a data D-IC are formed in a COG type on a liquid crystal panel.

도 2에 도시된 액정 패널은 하판(20) 및 상판(22)과, 하판(20)의 COG 영역에 실장된 COG형의 게이트 D-IC(24) 및 데이터 D-IC(26)와, 도 1에 도시된 타이밍 컨트롤러(16)와 접속된 가요성 인쇄 회로(Flexable Printed Circuit; 이하, FPC) 필름(28)를 구비한다.The liquid crystal panel shown in FIG. 2 includes a lower plate 20 and an upper plate 22, a COG gate D-IC 24 and a data D-IC 26 mounted in a COG region of the lower plate 20, and FIG. A flexible printed circuit (FPC) film 28 connected to the timing controller 16 shown in FIG. 1 is provided.

박막 트랜지스터가 형성된 하판(20)과, 칼라 필터가 형성된 상판(22)은 액정을 사이에 두고 접합된다. The lower plate 20 on which the thin film transistor is formed and the upper plate 22 on which the color filter is formed are bonded to each other with the liquid crystal interposed therebetween.

게이트 D-IC(24) 및 데이터 D-IC(26)는 상판(22)가 중첩되지 않는 하판(20)의 주변 영역, 즉 COG 영역에 COG 방식으로 실장된다.The gate D-IC 24 and the data D-IC 26 are mounted in a COG manner in the peripheral area of the lower plate 20, that is, the COG area, in which the upper plate 22 does not overlap.

도 1에 도시된 타이밍 컨트롤러(16)과 접속된 FPC 필름(28)은 하판(20)에서 데이터 D-IC(26)가 실장되는 COG 영역의 중앙부와 접속된다. 이에 따라, 데이터 D-IC(26)는 FPC 필름(28)에 종속적으로 접속된다. 이에 따라, FPC 필름(28)을 통해 공급되는 다수의 제어 신호 및 비디오 데이터 신호는 데이터 D-IC(26)와, 데이터 D-IC(26) 사이의 하판(20)에 라인 온 글래스(Line On Glass; 이하, LOG) 타입으로 형성된 LOG 신호 라인들을 경유하여 다른 데이터 D-IC로 전송된다. 또한, FPC 필름(28)으로부터 게이트 D-IC(24)로 공급되어야할 신호들로 LOG 신호 라인들을 통해 전송된다. The FPC film 28 connected with the timing controller 16 shown in FIG. 1 is connected to the central portion of the COG region in which the data D-IC 26 is mounted on the lower plate 20. Accordingly, the data D-IC 26 is cascaded to the FPC film 28. Accordingly, a plurality of control signals and video data signals supplied through the FPC film 28 are line-on-glass on the lower plate 20 between the data D-IC 26 and the data D-IC 26. It is transmitted to other data D-IC via LOG signal lines formed of Glass; In addition, signals to be supplied from the FPC film 28 to the gate D-IC 24 are transmitted via LOG signal lines.

도 3은 도 2에 도시된 2개의 데이터 D-IC(26)의 내부 구성을 도시한 것이다.FIG. 3 shows the internal configuration of the two data D-ICs 26 shown in FIG.

도 3에 도시된 데이터 D-IC(26) 각각은 샘플링 신호를 발생하는 쉬프트 레지스터(30)와, 비디오 데이터를 임시 저장하는 데이터 레지스터(32)와, 데이터 레지스터(32)로부터의 비디오 데이터를 샘플링 신호에 따라 래치하는 래치부(34)와, 래치부(36)로부터의 비디오 데이터를 감마 전압부(38)로부터의 감마 전압(GH, GL)을 이용하여 아날로그 신호로 변환하는 디지털-아날로그 변환(이하, DAC)부(36)와, DAC부(36)로부터의 아날로그 데이터 신호를 신호 완충하여 데이터 라인들로 공급하는 출력 버퍼부(40)를 구비한다.Each of the data D-ICs 26 shown in FIG. 3 samples a shift register 30 for generating a sampling signal, a data register 32 for temporarily storing video data, and video data from the data register 32. A digital-to-analog conversion for converting the latch portion 34 to latch in accordance with the signal and the video data from the latch portion 36 to analog signals using the gamma voltages GH and GL from the gamma voltage portion 38 ( Hereinafter, a DAC section 36 and an output buffer section 40 for buffering analog data signals from the DAC section 36 and supplying them to the data lines are provided.

여기서, 쉬프트 레지스터(30)로 공급되는 스타트 펄스(EIO1), 데이터 레지스터(32)로 공급되는 비디오 데이터, 래치부(34)로 공급되는 POL 및 SOE, 감마 전압부(38)로 공급되는 기준 감마 전압 등은 이전단 데이터 D-IC(26)와, 데이터 D-IC(26) 사이의 하판에 형성된 LOG 신호 라인을 경유하여 FPC 필름(28)으로부터 공급됨을 알 수 있다. Here, the start pulse EIO1 supplied to the shift register 30, the video data supplied to the data register 32, the POL and SOE supplied to the latch unit 34, and the reference gamma supplied to the gamma voltage unit 38. It can be seen that the voltage and the like are supplied from the FPC film 28 via the LOG signal line formed in the lower plate between the previous data D-IC 26 and the data D-IC 26.

이렇게, 데이터 D-IC(26)가 LOG 신호 라인을 경유하여 FPC 필름(28)에 종속적으로 접속된 경우 데이터 D-IC(26)가 LOG 신호 라인의 높은 저항 성분(수백Ω~수㏀)에 의해 외부 정전기에 더욱 취약한 단점이 있다. Thus, when the data D-IC 26 is cascaded to the FPC film 28 via the LOG signal line, the data D-IC 26 is connected to the high resistance component (hundreds of dB to several Hz) of the LOG signal line. There is a disadvantage that is more vulnerable to external static electricity.

따라서, 본 발명의 목적은 COG형으로 형성되어 종속적으로 접속된 데이터 D-IC를 정전기로부터 보호할 수 있는 액정 표시 패널에 관한 것이다.Accordingly, an object of the present invention relates to a liquid crystal display panel which is formed in a COG type and can protect the data D-IC connected in a dependent manner from static electricity.

상기 목적을 달성하기 위하여, 본 발명에 일 실시예에 따른 액정 표시 패널은 화소 매트릭스와; 상기 화소 매트릭스의 게이트 라인을 구동하기 위하여 기판 상에 실장된 게이트 구동 집적 회로와; 상기 화소 매트릭스의 데이터 라인을 구동하기 위하여 기판 상에 실장되고, 그 기판 상에 직접 형성된 다수의 LOG 신호 라인들을 통해 종속적으로 접속되고, 로직전압 공급라인을 통해 로직전압을 공급받고, 아날로그 구동전압 공급라인을 통해 아날로그 구동 전압을 공급받으며, 기저전압 공급라인을 통해 기저전압을 공급받는 복수의 데이터 구동 집적 회로와; 정전기로 인한 과전류를 상기 로직전압 공급 라인과 기저전압 공급 라인 사이에 형성된 전류 패스를 통해 방전시키기 위한 제1 정전기 방지회로를 구비하고; 상기 제1 정전기 방지회로는 상기 로직전압 공급 라인 및 기저전압 공급 라인 사이에 접속됨과 아울러 상기 LOG 신호 라인들, 상기 데이터 구동 집적 회로의 입력 라인들 및 상기 데이터 구동 집적 회로의 출력 라인들 중 어느 하나에 접속되는 것을 특징으로 한다.
상기 액정 표시 패널은 정전기로 인한 과전류를 상기 아날로그 구동전압 공급라인과 상기 기저전압 공급라인 사이에 형성된 전류 패스를 통해 방전시키기 위한 제2 정전기 방지회로를 더 구비하고; 상기 제2 정전기 방지회로는 상기 아날로그 구동전압 공급라인과 상기 기저전압 공급라인 사이에 접속됨과 아울러 상기 LOG 신호 라인들, 상기 데이터 구동 집적 회로의 입력 라인들 및 상기 데이터 구동 집적 회로의 출력 라인들 중 어느 하나에 접속되는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 액정 표시 패널은 화소 매트릭스와;상기 화소 매트릭스의 게이트 라인을 구동하기 위하여 기판상에 실장된 게이트 구동 집적 회로와; 상기 화소 매트릭스의 데이터 라인을 구동하기 위하여 기판상에 실장되고, 그 기판 상에 직접 형성된 다수의 LOG신호 라인들을 통해 종속적으로 접속되고, 아날로그 구동전압 공급라인을 통해 아날로그 구동 전압을 공급받으며, 기저전압 공급라인을 통해 기저전압을 공급받는 데이터 구동 집적 회로와; 정전기로 인한 과전류를 상기 아날로그 구동전압 공급 라인과 기저전압 공급 라인 사이에 형성된 전류 패스를 통해 방전시키기 위한 정전기 방지회로를 구비하고; 상기 정전기 방지회로는 상기 아날로그 구동전압 공급 라인 및 기저전압 공급 라인 사이에 접속됨과 아울러 상기 LOG 신호 라인들, 상기 데이터 구동 집적 회로의 입력 라인들 및 상기 데이터 구동 집적 회로의 출력 라인들 중 어느 하나에 접속되는 것을 특징으로 한다.
상기 정전기 방지 회로는, 상기 데이터 구동 집적 회로의 입력단 또는 출력단에 위치하도록 내장되거나, 상기 LOG 신호 라인들에 직접 접속되는 것을 특징으로 한다.
상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.In order to achieve the above object, a liquid crystal display panel according to an embodiment of the present invention comprises a pixel matrix; A gate driving integrated circuit mounted on a substrate to drive a gate line of the pixel matrix; It is mounted on a substrate to drive the data line of the pixel matrix, and is cascaded through a plurality of LOG signal lines directly formed on the substrate. The logic voltage is supplied through a logic voltage supply line, and an analog driving voltage is supplied. A plurality of data driving integrated circuits receiving an analog driving voltage through a line and receiving a ground voltage through a base voltage supply line; A first antistatic circuit for discharging overcurrent due to static electricity through a current path formed between said logic voltage supply line and a ground voltage supply line; The first antistatic circuit is connected between the logic voltage supply line and the base voltage supply line, and any one of the LOG signal lines, input lines of the data driving integrated circuit, and output lines of the data driving integrated circuit. It is characterized by being connected to.
The liquid crystal display panel further includes a second antistatic circuit for discharging an overcurrent due to static electricity through a current path formed between the analog driving voltage supply line and the base voltage supply line; The second antistatic circuit is connected between the analog driving voltage supply line and the base voltage supply line, and among the LOG signal lines, input lines of the data driving integrated circuit, and output lines of the data driving integrated circuit. It is characterized by being connected to either.
In addition, a liquid crystal display panel according to another exemplary embodiment of the present invention may include a pixel matrix; a gate driver integrated circuit mounted on a substrate to drive a gate line of the pixel matrix; It is mounted on a substrate to drive the data line of the pixel matrix, is cascaded through a plurality of LOG signal lines directly formed on the substrate, and receives an analog driving voltage through an analog driving voltage supply line, and a base voltage. A data driving integrated circuit supplied with a base voltage through a supply line; An antistatic circuit for discharging overcurrent due to static electricity through a current path formed between the analog driving voltage supply line and the ground voltage supply line; The antistatic circuit is connected between the analog driving voltage supply line and the ground voltage supply line, and is connected to any one of the LOG signal lines, input lines of the data driving integrated circuit, and output lines of the data driving integrated circuit. It is characterized by being connected.
The antistatic circuit may be embedded to be located at an input terminal or an output terminal of the data driving integrated circuit, or may be directly connected to the LOG signal lines.
Other objects and advantages of the present invention in addition to the above objects will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

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이하, 본 발명의 바람직한 실시예를 첨부한 도 4 내지 도 6을 참조하여 상세하게 설명하기로 한다.Hereinafter, with reference to Figures 4 to 6 attached to a preferred embodiment of the present invention will be described in detail.

도 4는 본 발명의 실시 예에 따른 액정 표시 장치에서 COG형으로 실장된 데이터 D-IC의 상세 구성을 도시한 것이다.4 illustrates a detailed configuration of a data D-IC mounted in a COG type in a liquid crystal display according to an exemplary embodiment of the present invention.

도 4에 도시된 데이터 D-IC(50) 각각은 전술한 바와 같이 하판의 COG 영역에 COG 방식으로 실장된다. 이러한 데이터 D-IC(50)는 타이밍 컨트롤러(미도시)와 접속된 FPC 필름(미도시)과 종속적으로 접속된다. 이에 따라, FPC 필름을 통해 공급되는 다수의 제어 신호 및 비디오 데이터 신호는 데이터 D-IC(50)와, 데이터 D-IC(50) 사이의 LOG 신호 라인들을 경유하여 다음단 데이터 D-IC(50)로 전송된다.Each of the data D-ICs 50 shown in FIG. 4 is mounted in the COG region of the lower plate in a COG manner as described above. This data D-IC 50 is cascaded with an FPC film (not shown) connected with a timing controller (not shown). Accordingly, the plurality of control signals and the video data signals supplied through the FPC film are transferred to the next data D-IC 50 through the LOG signal lines between the data D-IC 50 and the data D-IC 50. Is sent.

데이터 D-IC(50) 각각은 샘플링 신호를 발생하는 쉬프트 레지스터(30)와, 비디오 데이터를 임시 저장하는 데이터 레지스터(32)와, 데이터 레지스터(32)로부터의 비디오 데이터를 샘플링 신호에 따라 래치하는 래치부(34)와, 래치부(36)로부터의 비디오 데이터를 감마 전압부(38)로부터의 감마 전압(GH, GL)을 이용하여 아날로그 신호로 변환하는 디지털-아날로그 변환(이하, DAC)부(36)와, DAC부(36)로부터의 아날로그 데이터 신호를 신호 완충하여 데이터 라인들로 공급하는 출력 버퍼부(40)를 구비한다.Each of the data D-ICs 50 latches a shift register 30 for generating a sampling signal, a data register 32 for temporarily storing video data, and latches video data from the data register 32 according to the sampling signal. Digital-to-analog conversion (DAC) section for converting the latch section 34 and video data from the latch section 36 into analog signals using the gamma voltages GH and GL from the gamma voltage section 38. And an output buffer section 40 for buffering analog data signals from the DAC section 36 to the data lines.

쉬프트 레지스터(30)는 LOG 신호 라인을 통해 공급된 스타트 펄스(EIO1)를 SSP에 따라 순차적으로 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 쉬프트 레지스터(30)에서 최종적으로 발생된 샘플링 신호는 LOG 신호 라인을 통해 다음단 데이터 D-IC(50)로 공급하고, SSP를 중계한다. The shift register 30 sequentially shifts the start pulse EIO1 supplied through the LOG signal line according to the SSP to generate a sampling signal. The sampling signal finally generated in the shift register 30 is supplied to the next stage data D-IC 50 through the LOG signal line, and the SSP is relayed.

데이터 레지스터(32)는 LOG 신호 라인들을 통해 공급된 비디오 데이터를 임시 저장하여 래치부(34)로 공급한다. 그리고, 데이터 레지스터(32)는 다음단 데이터 D-IC(50)에 공급되어질 비디오 데이터를 중계한다.The data register 32 temporarily stores the video data supplied through the LOG signal lines and supplies them to the latch unit 34. The data register 32 then relays the video data to be supplied to the next stage data D-IC 50.

래치부(34)는 쉬프트 레지스터(30)로부터의 샘플링 신호에 응답하여 데이터 레지스터(32)로부터의 비디오 데이터를 순차적으로 저장한 다음, 저장된 비디오 데이터를 동시에 DAC부(36)로 공급한다. 이때, 래치부(34)는 LOG 신호 라인을 통해 공급된 SOE에 응답하여 저장된 비디오 데이터를 동시에 출력한다. 그리고, 래치부(34)는 다음단 데이터 D-IC(50)로 공급되어질 SOE 신호를 중계한다.The latch unit 34 sequentially stores the video data from the data register 32 in response to the sampling signal from the shift register 30, and then supplies the stored video data to the DAC unit 36 at the same time. At this time, the latch unit 34 simultaneously outputs the stored video data in response to the SOE supplied through the LOG signal line. The latch unit 34 relays the SOE signal to be supplied to the next data D-IC 50.

감마 전압부(38)는 LOG 신호 라인을 통해 공급된 기준 감마 전압 세트를 세분화하여 정극성(Vcom 기준) 및 부극성(Vcom 기준) 감마 전압 세트(GH, GL)를 발생한다.The gamma voltage unit 38 subdivides the reference gamma voltage set supplied through the LOG signal line to generate the positive (negative Vcom) and negative (negative Vcom) gamma voltage sets GH and GL.

DAC부(36)는 래치부(34)로부터의 디지털 비디오 데이터를 감마 전압부(38)로부터의 감마 전압 세트(GH, GL)를 이용하여 아날로그 신호로 변환하여 출력한다. 이 경우, DAC부(36)는 LOG 신호 라인을 통해 공급된 POL 신호에 따라 아날로그 신호의 극성을 결정한다. 그리고, DAC부(36)는 다음단 데이터 D-IC(50)로 공급되어질 기준 감마 전압 세트 및 POL 신호를 중계한다.The DAC unit 36 converts the digital video data from the latch unit 34 into an analog signal using the gamma voltage sets GH and GL from the gamma voltage unit 38 and outputs the analog signal. In this case, the DAC unit 36 determines the polarity of the analog signal according to the POL signal supplied through the LOG signal line. The DAC unit 36 relays the reference gamma voltage set and the POL signal to be supplied to the next data D-IC 50.

출력 버퍼부(40)는 DAC부(36)로부터의 아날로그 데이터 신호를 신호 완충하여 데이터 라인으로 공급한다. 이때, 출력 버퍼부(40)는 POL 신호에 따라 아날로그 데이터 신호의 정극성 및 부극성 출력 경로를 결정하게 된다. The output buffer unit 40 buffers the analog data signal from the DAC unit 36 and supplies it to the data line. At this time, the output buffer unit 40 determines the positive and negative output paths of the analog data signal according to the POL signal.

또한, 데이터 D-IC(50)에는 디지털 구동 전압, 즉 로직 전압(VCC) 및 액정 구동 전압, 즉 아날로그 구동 전압(VDD)을 LOG 신호 라인을 통해 입력하고, 다음단 데이터 D-IC(50)로 공급되도록 중계한다. In addition, a digital driving voltage, that is, a logic voltage VCC and a liquid crystal driving voltage, that is, an analog driving voltage VDD, is input to the data D-IC 50 through the LOG signal line, and the next stage data D-IC 50 is input. Relay to be supplied to.

그리고, 데이터 D-IC(50)는 LOG 신호 라인의 높은 저항 성분(수백Ω~수㏀)에 의해 정전기에 취약한 단점을 해결하기 위하여, 입력 라인들 또는 출력 라인들과 접속된 정전기 방지(이하, ESD) 회로(60, 62)를 구비한다.In addition, the data D-IC 50 may prevent static electricity from being connected to the input lines or the output lines in order to solve the disadvantage of being susceptible to static electricity due to the high resistance component (hundreds of micrometers to several micrometers) of the LOG signal line. ESD) circuits 60, 62.

제1 ESD 회로(60)는 도 5a에 도시된 바와 같이 로직 전압(VCC) 공급 라인과 기저 전압(GND) 공급 라인 사이에 제1 신호 라인을 사이에 두고 접속된다. 여기서, 제1 신호 라인은 LOG 신호 라인을 통해 스타트 펄스(EIO1), POL, SOE, 비디오 데이터(R, G, B), SSP 신호를 각각 입력하거나, LOG 신호 라인으로 출력하는 다수의 신호 라인을 의미한다. 이러한 제1 ESD 회로(60)는 다수개의 박막트랜지스터들로 구성되어 정전기 등에 의한 고전압 영역에서는 낮은 임피던스를 갖게 된다. 따라서, 정전기로 인한 과전류가 로직 전압(VCC) 공급 라인과 기저 전압(GND) 공급 라인 사이에 형성된 전류 패스를 통해 방전되게 함으로써 제1 신호 라인을 통해 정전기가 데이터 D-IC(50)로 유입되는 것을 차단한게 된다. 그리고, 제1 ESD 회로(60) 각각은 정상 구동시에는 높은 임피던스를 가져 제1 신호 라인을 통해 공급되는 구동 신호에 영향을 주지 않게 된다.The first ESD circuit 60 is connected with the first signal line between the logic voltage VCC supply line and the ground voltage GND supply line as shown in FIG. 5A. Here, the first signal line inputs a plurality of signal lines that respectively input start pulses (EIO1), POL, SOE, video data (R, G, B), and SSP signals through the LOG signal lines, or output the LOG signal lines. it means. The first ESD circuit 60 is composed of a plurality of thin film transistors to have a low impedance in a high voltage region by static electricity. Accordingly, the overcurrent due to static electricity is discharged through a current path formed between the logic voltage (VCC) supply line and the ground voltage (GND) supply line, thereby allowing static electricity to flow into the data D-IC 50 through the first signal line. Will be blocked. Each of the first ESD circuits 60 has a high impedance during normal driving so that the first ESD circuit 60 does not affect the driving signal supplied through the first signal line.

제2 ESD 회로(62)는 도 5b에 도시된 바와 같이 아날로그 구동 전압(VDD) 공급 라인과 기전 전압(GND) 공급 라인 사이에 제2 신호 라인을 사이에 두고 접속된다. 여기서, 제2 신호 라인은 LOG 신호 라인을 통해 기준 감마 전압 세트를 입력하거나, LOG 신호 라인으로 출력하는 다수의 신호 라인을 의미한다. 이러한 제2 ESD 회로(62)는 다수개의 박막트랜지스터들로 구성되어 정전기 등에 의한 고전압 영역에서는 낮은 임피던스를 갖게 된다. 따라서, 정전기로 인한 과전류가 아날로그 구동 전압(VDD) 공급 라인과 기저 전압(GND) 공급 라인 사이에 형성된 전류 패스를 통해 방전되게 함으로써 제2 신호 라인을 통해 정전기가 데이터 D-IC(50)로 유입되는 것을 차단한게 된다. 그리고, 제2 ESD 회로(62) 각각은 정상 구동시에는 높은 임피던스를 가져 제2 신호 라인을 통해 공급되는 구동 신호에 영향을 주지 않게 된다.As shown in FIG. 5B, the second ESD circuit 62 is connected between the analog driving voltage VDD supply line and the electromotive voltage GND supply line with a second signal line therebetween. Here, the second signal line means a plurality of signal lines that input or output the reference gamma voltage set through the LOG signal line. The second ESD circuit 62 is composed of a plurality of thin film transistors to have a low impedance in a high voltage region by static electricity. Thus, the overcurrent due to the static electricity is discharged through a current path formed between the analog driving voltage (VDD) supply line and the ground voltage (GND) supply line, so that static electricity flows into the data D-IC 50 through the second signal line. It will block you from doing so. Each of the second ESD circuits 62 has a high impedance during normal driving so that the second ESD circuit 62 does not affect the driving signal supplied through the second signal line.

이러한 제1 및 제2 ESD 회로(60, 40)는 도 4에 도시된 바와 같이 데이터 D-IC(50)의 입력 라인들 또는 출력 라인들 각각과 접속되어 내장되거나, 도 6에 도시된 바와 같이 데이터 D-IC(50) 사이의 LOG 신호 라인들 각각과 접속되어 데이터 D-IC(50)로의 정전기 유입을 차단하게 된다.The first and second ESD circuits 60 and 40 are embedded in connection with each of input lines or output lines of the data D-IC 50 as shown in FIG. 4, or as shown in FIG. 6. Each of the LOG signal lines between the data D-ICs 50 is connected to block static electricity from entering the data D-ICs 50.

상술한 바와 같이, 본 발명에 따른 액정 표시 패널은 종속 접속된 COG형 데이터 D-IC의 입력 라인들, 또는 데이터 D-IC 출력 라인들, 또는 인접하는 데이터 D-IC들 사이를 연결하는 LOG 신호 라인들에 접속된 ESD 회로를 구비한다. 이를 통해, 정전기로 인한 과전류가 로직전압 공급라인과 기저전압 공급라인 사이에 형성된 전류 패스를 통해 방전되게 함으로써, 또는 정전기로 인한 과전류가 아날로그 구동전압 공급라인과 기저전압 공급라인 사이에 형성된 전류 패스를 통해 방전되게 함으로써 LOG 신호 라인을 통해 정전기가 데이터 D-IC로 유입되는 것을 차단할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.As described above, the liquid crystal display panel according to the present invention is a LOG signal connecting the input lines of the cascaded COG data D-ICs, the data D-IC output lines, or the adjacent data D-ICs. It has an ESD circuit connected to the lines. This allows the overcurrent due to static electricity to be discharged through a current path formed between the logic voltage supply line and the ground voltage supply line, or the overcurrent due to static electricity is used to remove the current path formed between the analog drive voltage supply line and the ground voltage supply line. By discharging it, the static electricity can be prevented from entering the data D-IC through the LOG signal line.
Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (6)

화소 매트릭스와;A pixel matrix; 상기 화소 매트릭스의 게이트 라인을 구동하기 위하여 기판 상에 실장된 게이트 구동 집적 회로와;A gate driving integrated circuit mounted on a substrate to drive a gate line of the pixel matrix; 상기 화소 매트릭스의 데이터 라인을 구동하기 위하여 기판 상에 실장되고, 그 기판 상에 직접 형성된 다수의 LOG 신호 라인들을 통해 종속적으로 접속되고, 로직전압 공급라인을 통해 로직전압을 공급받고, 아날로그 구동전압 공급라인을 통해 아날로그 구동 전압을 공급받으며, 기저전압 공급라인을 통해 기저전압을 공급받는 복수의 데이터 구동 집적 회로와;It is mounted on a substrate to drive the data line of the pixel matrix, and is cascaded through a plurality of LOG signal lines directly formed on the substrate. The logic voltage is supplied through a logic voltage supply line, and an analog driving voltage is supplied. A plurality of data driving integrated circuits receiving an analog driving voltage through a line and receiving a ground voltage through a base voltage supply line; 정전기로 인한 과전류를 상기 로직전압 공급 라인과 기저전압 공급 라인 사이에 형성된 전류 패스를 통해 방전시키기 위한 제1 정전기 방지회로를 구비하고;A first antistatic circuit for discharging overcurrent due to static electricity through a current path formed between said logic voltage supply line and a ground voltage supply line; 상기 제1 정전기 방지회로는 상기 로직전압 공급 라인 및 기저전압 공급 라인 사이에 접속됨과 아울러 상기 복수의 데이터 구동 집적 회로 사이에 위치한 LOG 신호 라인들을 통해 상기 데이터 구동 집적 회로를 제어하는 다수의 제어신호들과 비디오 데이터들을 전송하는 제1 신호라인을 사이에 두고 접속되며, 상기 데이터 구동 집적 회로에 내장되거나 상기 LOG 신호 라인들에 직접 접속되는 것을 특징으로 하는 액정 표시 패널.The first antistatic circuit is connected between the logic voltage supply line and the ground voltage supply line, and a plurality of control signals for controlling the data driving integrated circuit via LOG signal lines located between the plurality of data driving integrated circuit And a first signal line for transmitting video data therebetween, the liquid crystal display panel being embedded in the data driving integrated circuit or directly connected to the LOG signal lines. 제 1 항에 있어서,The method of claim 1, 정전기로 인한 과전류를 상기 아날로그 구동전압 공급라인과 상기 기저전압 공급라인 사이에 형성된 전류 패스를 통해 방전시키기 위한 제2 정전기 방지회로를 더 구비하고;A second antistatic circuit for discharging overcurrent due to static electricity through a current path formed between the analog driving voltage supply line and the base voltage supply line; 상기 제2 정전기 방지회로는 상기 아날로그 구동전압 공급라인과 상기 기저전압 공급라인 사이에 접속됨과 아울러 상기 복수의 데이터 구동 집적 회로 사이에 위치한 LOG 신호 라인들을 통해 기준 감마 전압 세트를 전송하는 제2 신호라인을 사이에 두고 접속되며, 상기 데이터 구동 집적 회로에 내장되거나 상기 LOG 신호 라인들에 직접 접속되는 것을 특징으로 하는 액정 표시 패널.A second signal line connected between the analog driving voltage supply line and the base voltage supply line and transmitting a reference gamma voltage set through LOG signal lines positioned between the plurality of data driving integrated circuits; A liquid crystal display panel connected to the data driving integrated circuit or directly connected to the LOG signal lines. 삭제delete 화소 매트릭스와;A pixel matrix; 상기 화소 매트릭스의 게이트 라인을 구동하기 위하여 기판상에 실장된 게이트 구동 집적 회로와;A gate driving integrated circuit mounted on a substrate to drive a gate line of the pixel matrix; 상기 화소 매트릭스의 데이터 라인을 구동하기 위하여 기판상에 실장되고, 그 기판 상에 직접 형성된 다수의 LOG신호 라인들을 통해 종속적으로 접속되고, 아날로그 구동전압 공급라인을 통해 아날로그 구동 전압을 공급받으며, 기저전압 공급라인을 통해 기저전압을 공급받는 복수의 데이터 구동 집적 회로와;It is mounted on a substrate to drive the data line of the pixel matrix, is cascaded through a plurality of LOG signal lines directly formed on the substrate, and receives an analog driving voltage through an analog driving voltage supply line, and a base voltage. A plurality of data driving integrated circuits receiving a base voltage through a supply line; 정전기로 인한 과전류를 상기 아날로그 구동전압 공급 라인과 기저전압 공급 라인 사이에 형성된 전류 패스를 통해 방전시키기 위한 정전기 방지회로를 구비하고;An antistatic circuit for discharging overcurrent due to static electricity through a current path formed between the analog driving voltage supply line and the ground voltage supply line; 상기 정전기 방지회로는 상기 아날로그 구동전압 공급 라인 및 기저전압 공급 라인 사이에 접속됨과 아울러 상기 복수의 데이터 구동 집적 회로 사이에 위치한 LOG 신호 라인들을 통해 기준 감마 전압 세트를 전송하는 소정의 신호라인을 사이에 두고 접속되며, 상기 데이터 구동 집적 회로에 내장되거나 상기 LOG 신호 라인들에 직접 접속되는 것을 특징으로 하는 액정 표시 패널.The antistatic circuit is connected between the analog driving voltage supply line and the ground voltage supply line, and between a predetermined signal line for transmitting a reference gamma voltage set through LOG signal lines located between the plurality of data driving integrated circuits. And are connected in the data driving integrated circuit or directly connected to the LOG signal lines. 삭제delete 삭제delete
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