KR100632464B1 - Method of manufacturing an integrated circuit and including a passive element shield structure - Google Patents

Method of manufacturing an integrated circuit and including a passive element shield structure

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KR100632464B1 KR20050040220A KR20050040220A KR100632464B1 KR 100632464 B1 KR100632464 B1 KR 100632464B1 KR 20050040220 A KR20050040220 A KR 20050040220A KR 20050040220 A KR20050040220 A KR 20050040220A KR 100632464 B1 KR100632464 B1 KR 100632464B1
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정철호
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Abstract

집적 회로 소자는 반도체 기판 및 반도체 기판 상의 플럭스 라인 생성 수동 소자를 포함한다. The integrated circuit device includes a flux line generating passive element on the semiconductor substrate and the semiconductor substrate. 더미 게이트 구조는 수동 소자 하부 영역의 반도체 기판 상에 배열된다. The dummy gate structure is arranged on a semiconductor substrate of a passive element the lower region. 더미 게이트는 복수의 세그먼트를 포함하되, 각 세그먼트는 제1 방향으로 연장된 부분과 제2 방향으로 연장된 부분을 포함하고, 제2 방향으로 연장된 부분은 제1 방향으로 연장된 부분의 일 말단으로부터 소정 각도로 연장되며, 제1 방향으로 연장된 각 세그먼트들은 제1 방향으로 제2 방향으로 연장된 각 세그먼트들은 제2 방향으로 실질적으로 동일한 각도로 연장되고 서로 소정 간격 이격되어 배열된다. Dummy gates comprising a plurality of segments, each segment containing an extended portion in the portion and a second direction extending in a first direction, and extending in a second direction part of the one end of the extending portion in a first direction from and extending at a predetermined angle, the respective segments extending in a first direction are each segment extending in a first direction, the second direction may extend to substantially the same angle in the second direction are arranged spaced apart from each other a predetermined interval.
수동 소자, 플럭스 라인, 쉴드 A passive element, the flux lines, the shield

Description

수동 소자 쉴드 구조를 포함하는 집적 회로 및 그 제조 방법{Integrated circuit devices including passive device shielding structures and method of forming the same} An integrated circuit including a passive device and a method of manufacturing the same shield structure {Integrated circuit devices including passive device shielding structures and method of forming the same}

도 1a는 집적 회로 소자에서 자기장과 에디 전류를 도시하는 사시도이다. Figure 1a is a perspective view showing the magnetic field and the eddy currents in the integrated circuit device.

도 1b는 집적 회로 소자에서 자기장과 에디 전류를 도시하는 사시도이다. Figure 1b is a perspective view showing the magnetic field and the eddy currents in the integrated circuit device.

도 2는 본 발명의 몇몇 실시예들에 따른 수동 소자 쉴드 구조를 포함하는 집적 회로 소자를 나타내는 단면도이다. Figure 2 is a cross-sectional view showing an integrated circuit device including a passive device shield structure in accordance with some embodiments of the invention.

도 3은 도 2의 일부 사시도이다. Figure 3 is a perspective view of a portion of Figure 2;

도 4는 도 2의 소자의 평면도이다. 4 is a plan view of the device of Figure 2;

도 5는 본 발명의 몇몇 실시예들에 따른 수동 소자 쉴드 구조에서 접지와의 도전성 콘택을 나타내는 평면도이다. Figure 5 is a plan view of a conductive contact of the ground shield in the passive device structure in accordance with some embodiments of the invention.

도 6은 본 발명의 몇몇 실시예들에 따른 집적 회로 소자의 Q 계수를 측정한 결과를 나타내는 그래프이다. Figure 6 is a graph showing the results of the measurement of the Q factor of the integrated circuit device in accordance with some embodiments of the present invention.

도 7은 본 발명의 다른 실시예들에 따른 수동 소자 쉴드 구조를 포함하는 집적 회로를 나타내는 단면도이다. Figure 7 is a section view showing an integrated circuit including a passive device shield structure in accordance with another embodiment of the present invention.

도 8은 도 7의 상부 평면도이다. Figure 8 is a top plan view of Fig.

도 9는 본 발명의 또 다른 실시예들에 따른 수동 소자 쉴드 구조를 포함하는 집적 회로 소자의 단면도이다. Figure 9 is a cross-sectional view of an integrated circuit device including a passive device shield structure in accordance with another embodiment of the present invention.

도 10은 본 발명의 또 다른 실시예들에 따른 수동 소자 쉴드 구조를 포함하는 집적 회로 소자의 단면도이다. 10 is a cross-sectional view of an integrated circuit device including a passive device shield structure in accordance with another embodiment of the present invention.

도 11은 본 발명의 몇몇 실시예들에 따른 수동 소자 쉴드 구조를 포함하는 집적 회로 소자의 제조 단계를 나타내는 흐름도이다. 11 is a flowchart showing a manufacturing step of an integrated circuit device including a passive device shield structure in accordance with some embodiments of the invention.

도 12는 본 발명의 다른 실시예들에 따른 수동 소자 쉴드 구조를 포함하는 집적 회로 소자의 제조 단계를 나타내는 흐름도이다. 12 is a flowchart showing a manufacturing step of an integrated circuit device including a passive device shield structure in accordance with another embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명) (Description of the Related Art)

100: 반도체 기판 110: 소자 분리 영역 100: semiconductor substrate 110: element isolation region

111: 더미 게이트 구조 130: 도전 영역 111: dummy gate structure 130: conductive regions

140: 층간 절연막 150: 인덕터 140: interlayer insulating film 150: inductor

160, 175: 플럭스 라인 170a, 170b: 에디 전류 160, 175: flux lines 170a, 170b: eddy current

200: 도전 스크린 200: Screen Challenge

본 발명은 집적 회로 소자에 관한 것으로, 특히, 수동 소자를 구비하는 집적 회로 소자 및 이의 제조 방법에 관한 것이다. The present invention relates to, and more particularly, an integrated circuit device and a method having the passive elements of the integrated circuit device.

서로 다른 전자 부품들이 개별 회로로 존재하는 대신 하나의 집적 회로 소자에 함께 형성됨으로써 비용, 크기 및/또는 패키지의 복잡성을 감소시키고 있다. There were different electronic components to reduce the complexity of the cost, size, and / or on a package by being formed together in one integrated circuit element, rather than present as separate circuits. 이 와 같은 집적 회로 소자를 SOC(System On Chip) 소자로 지칭한다. It refers to an integrated circuit element such as the element by (System On Chip) SOC. 이와 같은 집적 회로 소자를 포함하는 다양한 상업적 제품들, 예컨대 무선 통신 소자와 같은 제품들이 RF(Radio Frequency) 밴드에서 동작한다. In this variety of commercial products including such an integrated circuit device, for example, are products such as a wireless communication device operates in the RF (Radio Frequency) band. 이와 같은 소자의 경우, 인덕터, 커패시터 등의 수동 소자들이 아날로그 회로 및/또는 RF 회로의 중요 소자들이다. For such devices, an inductor, a passive element such as a capacitor and so on are important elements of the analog circuit and / or the RF circuitry. 인덕터의 성능은 주로 Q(Quality) 계수로 나타내어진다. Performance of the inductor is mainly represented by the Q (Quality) factor. Q 계수는 아래 식에 의해 나타내진다. Q factor is expressed by the following equation.

상기 식에서 ω는 각 주파수(angular frequency)를 나타낸다. Wherein ω represents the angular frequency (angular frequency).

인덕터는 동작시 자계를 발생한다. The inductor generates a magnetic field during operation. 집적 회로 소자를 관통하는 자계의 발생에 의해 에디 전류 등이 발생한다. Such as the eddy current generated by the magnetic field passing through the integrated circuit device occurs. 도 1a 및 도 1b에 도시되어 있는 바와 같이 에디 전류는 기판(10) 상의 층간절연막(40) 위에 형성된 인덕터(50)에 의해 자계(B field)(60)가 형성되면 자계(60)의 방향과 수직한 기판(10)내에서 발생하는 원형의 전류(70)이다. Figures 1a and the eddy currents as shown in Figure 1b is the direction of the magnetic field (B field) When (60) is formed the magnetic field 60 by an inductor 50 formed on the interlayer insulating film 40 on the substrate 10, It is normal to the substrate 10, a current 70 of the round occurring within. 에디 전류(70)는 기판(10) 내의 파워를 방산(dissipate) 시키고 인덕터(50)로부터 에너지를 빼앗아 Q 계수를 저하시킨다. The eddy current 70 to lower the Q factor whereby the energy from dissipating (dissipate) and the inductor 50, the power in the substrate 10. 또 기판(10) 표면을 타고 흐르는 에디 전류(70)로 인해 인접 인덕터(50)들간, 또는 인덕터(50)와 다른 소자(예, 커패시터 등의 수동 소자 또는 능동 소자)간에 기판 노이즈 커플링이 발생하고, 층간절연막(40) 내에 형성된 쉴드 패턴(20)과 인덕터(50) 사이에 기생 커패시턴스가 발생한다. In the substrate 10 flowing riding surface adjacent due to the eddy current 70, the inductor 50 between, or the inductor 50 and the other element substrate noise coupling is generated between (e.g., passive or active element of the capacitor and so on) and it generates a parasitic capacitance formed between the shield patterns 20 and the inductor 50 in the interlayer dielectric film 40.

본 발명이 이루고자 하는 기술적 과제는 수동 소자 쉴드 구조를 포함하는 집적 회로 소자를 제공하고자 하는 것이다. The present invention is intended to provide an integrated circuit device including a passive device shield structure.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 수동 소자 쉴드 구조를 포함하는 집적 회로 소자의 제조 방법을 제공하고자 하는 것이다. The present invention is intended to provide a method for producing integrated circuit devices including the passive element shield structure.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Not limited to the technical challenges are the technical problem referred to above another object of the present invention, still another aspect are not mentioned it will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 집적 회로 소자는 반도체 기판, 반도체 기판 상에 형성된 플럭스 라인 발생 수동 소자, 및 상기 수동 소자 하부의 상기 반도체 기판 상에 배열된 더미 게이트 구조로, 상기 더미 게이트는 복수의 세그먼트를 포함하되, 각 세그먼트는 제1 방향으로 연장된 부분과 제2 방향으로 연장된 부분을 포함하고, 상기 제2 방향으로 연장된 부분은 상기 제1 방향으로 연장된 부분의 일 말단으로부터 소정 각도로 연장되며, 상기 제1 방향으로 연장된 각 세그먼트들은 상기 제1 방향으로 상기 제2 방향으로 연장된 각 세그먼트들은 상기 제2 방향으로 실질적으로 동일한 각도로 각각 연장되고 서로 소정 간격 이격되어 배열되는 더미 게이트 구조를 포함할 수 있다. The integrated circuit device according to embodiments of the present invention for achieving the above-mentioned technical problem is to flux lines generated passive elements, and the dummy gate structure arranged on the semiconductor substrate of the passive element bottom formed on a semiconductor substrate, a semiconductor substrate , the dummy gate comprising a plurality of segments, each segment comprises an extension with a portion and a second direction extending in a first direction and a portion extending in the second direction extending in the first direction extends from one end of the portion at a predetermined angle, wherein each segment extending in a first direction are each segment extending in the first direction and the second direction are respectively extended with substantially the same angle as in the second direction to each other It is spaced apart a predetermined distance may include a dummy gate structure is arranged.

본 발명의 다른 실시예들에 따른 집적 회로 소자에서 상기 더미 게이트 구조는 상기 수동 소자에 의해 발생하는 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하도록 형성된다. Another embodiment the integrated circuit of the dummy gate structure in the device according to the present invention, the flux lines generated by the passive element is formed so as to block the penetration into the semiconductor substrate. 상기 수동 소자는 인덕터이고, 상기 세그먼트들의 적어도 절반은 그 위에 놓여지는 상기 인덕터와 수직한 방향으로 연장된다. Wherein the passive element is an inductor, and at least half of the segment is extended in a direction normal to the said inductor is placed thereon. 수동 소자는 커패시터일 수 있다. The passive element may be a capacitor. 더미 게이트 구조는 대칭 패턴으로 배열된 복수의 세그먼트들 세트를 포함할 수 있다. Dummy gate structure may include a plurality of segments in a set are arranged in a symmetrical pattern.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 수동 소자의 하부에 복수의 소자 분리 영역을 더 포함하고, 상기 더미 게이트 구조 세그먼트들은 상기 소자 분리 영역 상에 형성되어 제1 쉴드를 정의한다. Integrated in accordance with a further embodiment of the invention the circuit element further comprises a plurality of element isolation regions in the lower portion of the passive element, and the dummy gate structure segments are formed on the device isolation region defines a first shield. 상기 소자 분리 영역들 사이에 형성되어 상보적인 제2 쉴드를 정의하는 복수의 도전 영역들을 더 포함할 수 있다. Is formed between the device isolation region can further include a plurality of conductive regions defining a complementary second shield. 도전 영역은 반도체 기판 상의 금속 실리사이드 패턴일 수 있다. The conductive region may be a metal silicide pattern on the semiconductor substrate. 상기 더미 게이트 구조 및 상기 복수의 도전 영역들을 덮으며 그 위에 상기 수동 소자가 놓여지는 층간 절연막을 더 포함할 수 있다. It was cover the dummy gate structure, and the plurality of conductive regions may further include an interlayer insulating film which is the passive element is placed thereon.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 상기 수동 소자 주변의 상기 층간 절연막 내부에 연장되어 형성되고 상기 수동 소자를 둘러싸는 경계를 정의하며 상기 수동 소자에 의해 발생된 플럭스 라인이 상기 경계를 넘어 외부로 침투하는 것을 제한하도록 형성된 도전성 스크린을 더 포함할 수 있다. Integrated, in accordance with another embodiment of the present invention, circuit elements are that the boundary of the flux lines generated by said passive element, and defines the boundary is formed extending to the inside of the interlayer around the passive element insulating film surrounding the passive element beyond may further include a conductive screen configured to limit the penetration to the outside. 상기 도전 스크린은 상기 경계를 따라 상기 층간 절연막 내로 서로 소정 간격 이격되어 연장되어 형성된 복수의 도전성 컬럼을 포함하되, 각 도전성 컬럼은 서로 이격되어 배치되고 전기적으로 연결된 복수의 도전성 요소들을 포함할 수 있다. The conductive screen can comprise a plurality of conductive elements comprising: a plurality of conductive columns formed by extending with a predetermined interval apart from each other into the interlayer insulation film along the border, each of the conductive columns are arranged spaced apart from each other and electrically connected to. 상기 수동소자 주변의 상기 층간 절연막내에 연장되어 형성되고, 상기 수동 소자 주변의 제2 경계를 정의하고, 상기 도전성 스크린으로부터 이격되고, 상기 제2 경계를 넘어 수동 소자에 의해 생성된 플럭스 라인이 외부로 침투하는 것을 제한하도록 형성된 상보적인 도전성 스크린을 더 포함할 수 있다. The surrounding passive elements are formed extending in the interlayer insulating film, defining a second border around the passive elements, and spaced from the conductive screen, a second boundary crossing to the outside of the flux lines generated by the passive elements It may further include a complementary conductive screen configured to limit the penetration.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자에서 상기 수동 소자 하부는 집적 회로 소자의 수동 소자 영역을 포함하고, 상기 집적 회로 소자는 상기 수동 소자 영역의 상기 경계 외부에 인접한 상기 반도체 기판 상에 액티브 소자 영역을 더 포함하고, 상기 액티브 소자 영역은 상기 다수의 더미 게이트 전극을 형성할 때 형성된 액티브 소자 게이트 전극을 포함할 수 있다. In the integrated circuit device according to other embodiments, and the passive element bottom comprises a passive device region of the integrated circuit device, the integrated circuit device of the present invention on the semiconductor substrate adjacent to the boundary outside the passive device region further comprising an active device region, it said active device region may include a active device gate electrode formed in forming the plurality of dummy gate electrode. 또 다른 실시예들에서는 상기 액티브 소자 게이트 전극은 더미 게이트 구조와 동일층으로 형성될 수 있다. In yet other embodiments, the active device gate electrode may be formed as the dummy gate structure and the same layer.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자에서 상기 더미 게이트 구조는 상기 반도체 기판 상의 게이트 절연막 및 상기 게이트 절연막 상의 도전성 게이트 전극을 포함할 수 있다. In the integrated circuit of the dummy gate structure in a device in accordance with another embodiment of the present invention may include a gate insulating film and a conductive gate electrode on the gate insulating film on the semiconductor substrate. 상기 더미 게이트 구조는 상기 게이트 전극 상의 실리사이드막 및 상기 게이트 절연막, 게이트 전극 및 실리사이드막 측벽의 절연성 측벽을 더 포함할 수 있다. The dummy gate structure may further include a silicide layer and the insulating side wall of the gate insulating film, a gate electrode and a silicide film on the gate electrode side walls.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자에서 상기 층간 절연막은 제1 및 제2 층간 절연막을 포함하고, 상기 제1 층간 절연막은 상기 더미 게이트 전극상에 형성되고 상기 복수의 도전 영역들은 상기 제1 층간 절연막 상에 형성되고 상기 제2 층간 절연막은 상기 복수의 도전 영역 상에 형성될 수 있다. In the interlayer insulating film in an integrated circuit device according to other embodiments the first and the second containing an interlayer insulating film, the first interlayer insulating film is formed on the dummy gate electrode conductive region of the plurality of the invention the a first interlayer insulating film is formed on the second interlayer insulation film may be formed on the conductive region of the plurality. 또, 상기 수동 소자 하부의 중심 영역에서 상기 더미 게이트 구조에 연결되어 상기 더미 게이트 구조를 접지에 연결하는 금속 콘택을 더 포함할 수 있다. Further, in the central region of the lower passive elements are connected to the dummy gate structure may further include a metal contact connected to said dummy gate structure to the ground.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 반도체 기판, 상기 반 도체 기판 상의 플럭스 라인 생성 수동 소자, 상기 수동 소자 하부의 상기 반도체 기판 상에 배열되고 상기 수동 소자에 의해 발생하는 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하도록 배열된 더미 게이트 구조, 및 상기 수동 소자 하부의 중심 영역에서 상기 더미 게이트 구조에 연결되어 상기 더미 게이트 구조를 접지로 연결하는 금속 콘택을 포함할 수 있다. Integrated, in accordance with another embodiment of the present invention, circuit elements are arranged on the semiconductor substrate, the flux lines generated passive device, the semiconductor substrate of the passive element lower on the semiconductor substrate on which the flux lines generated by the passive elements in the above-arranged so as to block the penetration into the semiconductor substrate a dummy gate structure, and a central region of the lower passive elements are connected to the dummy gate structure may include a metal contact connected to said dummy gate structure to the ground.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 반도체 기판, 상기 반도체 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막 상의 제2 층간 절연막, 상기 제2 층간 절연막 상의 제3 층간 절연막, 상기 제3 층간 절연막 상의 플럭스 라인 발생 수동 소자, 상기 수동 소자 하부 영역의 상기 제1 층간 절연막 상에 형성된 제1 접지된 도전성 쉴드 패턴, 및 상기 수동 소자 하부 영역의 상기 제2 층간 절연막 상에 형성된 제2 접지된 도전성 쉴드 패턴을 포함할 수 있다. The integrated circuit device according to still another embodiment of the present invention, the third interlayer insulating film on the second interlayer insulating film, the second interlayer insulating film on the first interlayer insulating film on the semiconductor substrate, the semiconductor substrate, the first interlayer insulating film, wherein 3 generated the flux lines on the interlayer insulation film passive elements, the passive first first grounded conductive shield formed on the interlayer insulating layer pattern of the device the lower region, and second ground formed on the second interlayer insulating film of the passive element lower region the shield may include a conductive pattern. 상기 제1 및 제2 접지된 도전성 쉴드 패턴은 금속 패턴일 수 있다. The first and second conductive shield ground pattern may be a metal pattern.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 반도체 기판, 상기 반도체 기판 상의 플럭스 라인 발생 수동 소자, 상기 수동 소자 하부의 반도체 기판내에 형성되어 상기 수동 소자에 의해 발생하는 상기 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하는 제1 쉴드 패턴을 정의하는 복수의 세그먼트들을 구비하는 복수의 소자 분리 영역, 및 상기 복수의 소자 분리 영역 사이에 형성되어 상기 수동 소자에 의해 발생하는 상기 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하는 상보적인 제2 쉴드 패턴을 정의하는 복수의 도전 요소를 포함할 수 있다. The integrated circuit device according to still another embodiment of the present invention, the semiconductor the flux line is formed in the semiconductor substrate, the flux lines caused passive elements, a semiconductor substrate of the passive element lower on the semiconductor substrate caused by the passive element a plurality of device isolation regions having a plurality of segments defining a first shield pattern that blocks the penetration into the substrate, and the semiconductor the flux lines generated by the passive element is formed between the plurality of element isolation regions may include a plurality of conductive elements defining a complementary second shield pattern that blocks the penetration into the substrate. 상기 복수의 도전 요소는 더미 게이트 구조 또는 금속 실리사이드 패턴일 수 있다. The plurality of conductive elements may be a dummy gate structure or a metal silicide pattern.

본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 반도체 기판, 상기 반도체 기판 상의 플럭스 라인 발생 커패시터, 및 상기 커패시터 하부 영역내의 상기 반도체 기판 상에 배열되고 상기 커패시터에 의해 발생하는 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하는 더미 게이트 구조를 포함할 수 있다. The integrated circuit device according to still another embodiment of the present invention, the flux lines on the semiconductor substrate, the semiconductor substrate occurs the capacitor, and the semiconductor flux lines which are arranged on the semiconductor substrate in the capacitor lower region generated by the capacitor It may include a dummy gate structure to block the penetration into the substrate.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 집적 회로 소자의 제조 방법은 반도체 기판 내에 액티브 소자 영역과 수동 소자 영역을 형성하는 단계, 상기 액티브 소자 영역에 액티브 소자의 게이트 전극을 상기 수동 소자 영역에 더미 게이트 전극을 동시에 형성하는 단계, 상기 게이트 전극 및 더미 게이트 전극 상에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막을 관통하여 상기 더미 게이트 전극의 중심부에서 접촉하는 금속 플러그를 형성하는 단계, 상기 금속 플러그와 접촉하여 상기 더미 게이트 전극을 접지에 연결하는 금속막 패턴을 형성하는 단계, 상기 금속막 패턴 상에 제2 층간 절연막을 형성하는 단계, 및 상기 더미 게이트 전극 상의 상기 제2 층간 절연막 상에 플럭스 라인 생성 수동 소자를 형성하는 단계 A gate electrode of an integrated circuit manufacturing method of the device is active in forming an active element region and a passive element region in the semiconductor substrate, the active device region the device according to the embodiment of the present invention to achieve the above another aspect for example the forming a dummy gate electrode on the passive device region at the same time, the gate electrode and the pile forming a first interlayer insulating film on the gate electrode, the first through the interlayer insulation film of metal plugs in contact at the center portion of the dummy gate electrode forming, comprising the steps of contacting the metal plug to form a metal film pattern to connect the dummy gate electrode to the ground, forming a second interlayer insulating film on the metal film pattern, and wherein on the dummy gate electrode the method comprising: forming a flux line generating passive elements on the second interlayer insulating film 포함할 수 있다. It can be included.

상기 다른 기술적 과제를 본 발명의 실시예들에 따른 집적 회로 소자의 제조 방법은 반도체 기판내에 액티브 소자 영역과 수동 소자 영역을 형성하는 단계, 상기 액티브 소자 영역내에 액티브 소자의 게이트 전극을 상기 수동 소자 영역내에 더미 게이트 전극 구조를 동시에 형성하되, 상기 더미 게이트 전극 구조는 복수의 세그먼트들을 포함하고, 상기 각 세그먼트는 제1 방향으로 연장된 부분과 제2 방향 으로 연장된 부분을 포함하고, 상기 제2 방향으로 연장된 부분은 상기 제1 방향으로 연장된 부분의 일 말단으로부터 소정 각도로 연장되며, 상기 제1 방향으로 연장된 각 세그먼트들은 상기 제1 방향으로 상기 제2 방향으로 연장된 각 세그먼트들은 상기 제2 방향으로 실질적으로 동일한 각도로 연장되고 서로 소정 간격 이격되어 배열되는 더미 게이트 The gate electrodes of the active elements in the embodiment of the integrated circuit manufacturing method of the device to form an active element region and a passive element region in the semiconductor substrate, the active device region according to the present invention, the another aspect passive device region but in the form a dummy gate electrode structure at the same time, and the dummy gate electrode structure comprises a plurality of segments, wherein each segment comprises an extension with a portion and a second direction extending in a first direction and the second direction the extending portion extends at an angle from one end of the extending portion in the first direction, each segment extending in the first direction are each segment extending in the first direction and the second direction are the first dummy gate extending substantially at the same angle as a predetermined distance from each other and are arranged spaced apart in two directions 구조를 형성하는 단계, 상기 게이트 전극 및 상기 더미 게이트 전극 구조 상에 층간 절연막을 형성하는 단계, 및 상기 더미 게이트 전극 구조 상의 상기 층간 절연막 상에 플럭스 라인 생성 수동 소자를 생성하는 단계를 포함할 수 있다. Forming a structure, comprising: forming the gate electrode and the interlayer insulating film on the dummy gate electrode structure, and may include the step of generating a flux lines generated passive element on the interlayer insulating film on the dummy gate electrode structure .

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 반도체 기판, 상기 반도체 기판 상의 플럭스 라인 생성 수동 소자, 및 상기 수동 소자의 주변 및 상기 수동 소자와 상기 반도체 기판 사이에 배열되고, 상기 수동 소자로부터 발생하는 상기 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하고 상기 수동 소자로부터 발생하는 상기 플럭스 라인인 상기 수동 소자를 둘러싸는 주변으로 침투하는 것을 차단하는 3차원 자기장 쉴드를 포함할 수 있다. Between the descriptive yet another embodiment of the present invention for achieving the task integrated according to the example circuit element flux lines on the semiconductor substrate, the semiconductor substrate produced passive elements, and the peripheral and the passive element and the semiconductor substrate of the passive elements arranged and, the three-dimensional magnetic field shield that is the flux lines generated by the passive component blocks the penetration into the semiconductor substrate and blocks the penetration into the surrounding enclosing the flux lines of the passive elements, generated from said passive device It can be included.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 반도체 기판, 상기 반도체 기판 상의 플럭스 라인 생성 수동 소자, 및 상기 수동 소자 하부의 상기 반도체 기판 상에 배열된 복수의 더미 게이트 구조로, 각 더미 게이트 구조들은 서로 이격되어 배열되고 상기 수동 소자에 의해 발생하는 플럭스 라인이 반도체 기판에 침투하는 것을 차단하는 복수의 더미 게이트 구조를 포함할 수 있다. The technical yet another embodiment of the present invention for achieving the task integrated according to the example circuit element is generated flux lines on the semiconductor substrate, the semiconductor substrate, the passive elements, and a pile of the array a plurality on the semiconductor substrate of the passive element lower a gate structure, each of the dummy gate structures may be arranged apart from each other a plurality of dummy gate structure that prevents the flux lines generated by the passive elements to penetrate the semiconductor substrate. 또, 상기 복수의 더미 게이트 구조 상의 층간 절연막, 상기 층간 절연막 상의 접지에 연결된 금속막, 및 상기 금속막으로부터 상기 복수의 더미 게이트 구조로 연장되어 상기 금속막을 통해 상기 복수의 더미 게이트 구조를 접지로 연결하는 복수의 도전 콘택을 포함할 수 있다. Further, a metal film connected to the ground on the interlayer insulating film on the plurality of dummy gate structure, the interlayer insulating film, and connected to ground, the plurality of dummy gate structure is extended in the plurality of dummy gate structure from the metal film through a film of the metal a plurality of conductive contacts which may comprise.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 집적 회로 소자는 반도체 기판, 상기 반도체 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막 상의 제2 층간 절연막, 상기 제2 층간 절연막 상의 제3 층간 절연막, 상기 제3 층간 절연막 상의 플럭스 라인 생성 수동 소자, 상기 수동 소자 하부 영역의 상기 제1 층간 절연막 상의 제1 금속 도전성 쉴드 패턴, 및 상기 수동 소자 하부 영역의 상기 제2 층간 절연막 상의 제2 금속 도전성 쉴드 패턴을 포함할 수 있다. The technical yet another embodiment of the present invention for achieving the task integrated according to the example circuit elements on the second interlayer insulating film, the second interlayer insulating film on the first interlayer insulating film on the semiconductor substrate, the semiconductor substrate, the first interlayer insulating film third the surface of the dielectric interlayer, the third interlayer insulating flux lines generated passive elements, the passive elements the lower region of the first and the second layers of the first metal conductive shield pattern and the passive element the lower region on the interlayer insulating film insulating film on the 2 may include a conductive metal shield pattern.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the following description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. Methods of accomplishing the advantages and features of the present invention and reference to the embodiments that are described later in detail in conjunction with the accompanying drawings will be apparent. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. However, the present invention is not limited to the embodiments set forth herein will be embodied in many different forms, but the present embodiment are also the teachings of the present invention to complete, invention the scope of a person of ordinary skill will be provided to completely known, the present invention will only be defined by the appended claims. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. The size and relative sizes of layers and regions in the drawings may be exaggerated for clarity of illustration.

소자(elements) 또는 층이 다른 소자 또는 층 "위(on)", "연결된(connected to)" 또는 "커플링된(coupled to)"이라고 지칭되는 것은 다른 소자 바로 위에, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. Element (elements) or layers of different elements or layers "up (on)", "connected to (connected to)", or is referred to as "a coupling (coupled to)" just above the other device, directly to the other element or If the coupling includes both a case where the other layer or intervening elements or other intermediate. 반면, 소자가 "직접 위(directly on)" "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. On the other hand, indicates that the element is referred to as "directly above (directly on)," "directly connected (directly connected to)" or "directly coupled (directly coupled to)" is not through the other element or layer in the middle. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Like reference numerals throughout the specification refer to like elements. "및/또는" 는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. "And / or" it comprises each and at least one all combinations of the mentioned items.

비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. Although the first, second, etc. are not limited by various elements, components, regions, layers and / or, but is used to describe sections, these elements, components, regions, layers and / or sections, these terms are Of course. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. These terms are only used to the one element, component, region, layer or section, in order to distinguish it from another device, component, region, layer or section. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 층 또는 제2 섹션일 수도 있음은 물론이다. Thus, a first element discussed below, the first component, the first region, the first layer or the first section of the second element, the second component, the second area within the spirit of the present invention, the second layer or it is understood there may be a second section.

공간적으로 상대적인 용어인 "아래(below)", 아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. Spatially single element as shown in the relative term "down (below)", the following (beneath) "," bottom (lower) "," upper (above) "," top (upper) ", etc. is a view or configuration may be used to easily describe the correlation with the other element or component element spatially relative terms are in addition to the direction illustrated in the drawing containing different orientation of the device when in use or operation it should be understood by the term. for example, when the flip element is shown in the figure, the element described as "below (below)", or "below (beneath)," the other elements of the other element, "above (above)" the can be placed. Thus, the exemplary term "below" may include both directions of the above follows: element can be oriented in other directions, and thus spatially relative terms are to be construed in accordance with the oriented along have.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. As used herein, the term is intended to illustrate the embodiments are not intended to limit the invention. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. In this specification, the singular also includes the plural unless specifically stated otherwise in the text. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. As used herein, "includes (comprises)" and / or the presence of "(comprising) comprising" is mentioned components, steps, operation and / or device, comprising: one or more other components, operation and / or elements or does not preclude further.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. Unless otherwise defined, all terms used herein (including technical and scientific terms) could be used as a means that can be commonly understood by one of ordinary skill in the art to which this invention belongs. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은한 이상적으로 또는 과도하게 해석되지 않는다. Another term that is defined in a general dictionary used are obviously not to be construed as ideal or excessively is not specifically defined.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. Embodiments described herein are described with reference to an ideal schematic cross-sectional view of the present invention. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. Thus, a form of an exemplary view may be modified by manufacturing techniques and / or tolerances. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. Thus, embodiments of the present invention is to not be limited to the illustrated specific forms include a change in the type produced according to the manufacturing process. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. For example, an etched region illustrated as a right angle or may be a round shape having a predetermined curvature. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시 된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. Thus, the example in the drawing area will have a schematic property, shape of the area illustrated in the drawings are for purposes of illustrating a particular type region of the device is not intended to limit the scope of the invention.

이하, 본 발명의 다양한 몇몇 실시예들을 도 2-5를 참조하여 설명한다. Hereinafter, different to certain embodiments of the present invention will be described with reference to Figure 2-5. 도 2는 본 발명의 몇몇 실시예들에 따른 수동 소자 쉴드를 포함하는 집적 회로 소자(반도체 소자)의 단면도이다. Figure 2 is a cross-sectional view of an integrated circuit device (semiconductor device) including a passive element shield in accordance with some embodiments of the invention. 도 2에 도시되어 있는 바와 같이, 집적 회로 기판(100)은 더미 게이트 구조(111)가 그 위에 배열되어 있는 트렌치 소자 분리 영역(110)을 포함한다. As shown in Figure 2, integrated circuit substrate 100 includes the dummy gate structure 111, the trench element isolation region which is arranged thereon (110). 도 2에 도시되어 있는 더미 게이트 구조(111)는 게이트 절연막(112) 및 폴리실리콘층(115)과 그 위의 실리사이드층(118)등으로 형성된 도전성 게이트 전극(115)을 포함한다. Dummy gate structure 111 shown in Figure 2 includes a conductive gate electrode 115 formed in the gate insulating film 112 and the polysilicon layer 115 and the top of the silicide layer 118 and the like. 도 2의 더미 게이트 구조(111)는 게이트 절연막(112), 폴리실리콘층(115) 및 실리사이드층(118)의 측벽에 형성된 절연성 측벽(S)을 포함한다. Dummy gate structure 111 of Figure 2 includes an insulating side wall (S) formed on the side wall of the gate insulating film 112, the polysilicon layer 115 and silicide layer 118.

더미 게이트 구조(111)는, 도 2에 도시되어 있는 바와 같이, 인덕터(150)로 예시되어 있는 수동 소자 하부 영역의 집적 회로 기판(100)에 배열된다. Dummy gate structure 111, are arranged on an integrated circuit substrate 100 in FIG passive elements in the lower region, as is shown in Figure 2, is illustrated as inductor 150. The 더미 게이트 구조(111)는 인덕터(150)에 의해 생성된 플럭스 라인(160)이 집적 회로 기판(100)에 침투하는 것을 차단하도록 형성되어 제1 쉴드 패턴을 정의한다. Dummy gate structure 111 is formed so as to block the infiltration of the flux lines 160, the integrated circuit substrate 100 is generated by the inductor 150 defines a first shield pattern. 도 2에 개략적으로 도시되어 있는 바와 같이, 인덕터(150)의 자기장에 의해 생성된 플럭스 라인(160)은 인덕터(150)의 성능을 열화시킬 수 있는 에디 전류(170A, 170B)를 유발할수 있으며, 집적 회로 기판(100)의 다른 영역에 형성되어 있는 인접 소자들에까지 플로우될 수 있다. As is shown schematically in Figure 2, the flux lines 160 generated by the magnetic field of inductor 150 is able to induce an eddy current (170A, 170B) which can degrade the performance of the inductor 150, far the adjacent element is formed in another area of ​​the integrated circuit substrate 100 may be a flow. 에디 전류(170A, 170B)는 본 발명의 다양한 실시예들에 따라 제공되는 쉴드 구조에 의해 감소되거나 나아가 제거될 수 있다. Eddy current (170A, 170B) may be further reduced or eliminated by the shield structure provided in accordance with various embodiments of the invention.

소자 분리 영역(110)들 사이에 복수의 도전 영역(130)이 제공된다. A plurality of conductive regions (130) is provided between the device isolation region 110. 도전 영 역(130)은 상보적인 제2 쉴드를 정의하도록 형성된다. Conductive area 130 is formed so as to define a complementary second shield. 예를 들면, 도전 영역(130)은 금속 실리사이드일 수 있다. For example, the conductive region 130 may be a metal silicide. 금속 실리사이드내의 금속은 코발트, 니켈, 텅스텐 및/또는 티타늄일 수 있다. Metal in the metal suicide may be a cobalt, nickel, tungsten and / or titanium. 도 2의 실시예에 도시되어 있는 바와 같이, 층간 절연막(140)은 더미 게이트 구조(111)와 도전 영역(130)을 덮도록 집적 회로 기판(100)의 전면에 걸쳐 놓여진다. As shown in Example 2, the interlayer insulating layer 140 is placed over the entire surface of integrated circuit substrate 100 so as to cover the dummy gate structure 111 and the conductive area 130. 인덕터(150)는 층간 절연막(140)의 상면에 형성된다. Inductor 150 is formed on the upper surface of the interlayer insulating film 140.

도 2의 실시예에 도시되어 있는 바와 같이, 인덕터(150) 주변의 층간 절연 영역(140)내에 도전 스크린(200)이 위치하여 인덕터(150)의 경계를 정의한다. Also defines the boundaries of the inductor 150, the inductor conductive screen 200 in 150 of the insulating interlayer peripheral region 140 is positioned as shown in the embodiment of Figure 2. 도전 스크린(200)은 인덕터(150)에 의해 발생된 플럭스 라인(175)이 도전 스크린(200)을 넘어 외부로 침투하는 것을 제한하도록 형성된다. Conductive screen 200 is formed so as to restrict the over the flux lines 175, the conductive screen 200 generated by the inductor (150) penetrate to the outside. 도전 스크린(200)은 집적 회로 기판(100) 상에 형성된 층간 절연막(140)내에 형성된 다층 금속 패턴들(M1~Mn)로 이루어질 수 있다. Conductive screen 200 can be composed of multilayer metal pattern (M1 ~ Mn) formed in the integrated circuit interlayer insulation film 140 formed on the substrate 100. 따라서, 도 2에 도시되어 있는 층간 절연막(140)은 금속 패턴들(M1~Mn)이 사이에 형성되어 있는 다층 절연막일 수 있다. Thus, the interlayer insulating layer 140 shown in Figure 2 may be a multi-layer dielectric film that is formed between the metal patterns (M1 ~ Mn). 도전 스크린(200)의 최상층을 정의하는 상부 금속층(Mn)은 인덕터(150)와 동일 금속으로 형성될 수 있다. The top metal layer (Mn) to define the top layer of the conductive screen 200 can be formed by inductor 150 and the same metal.

도 2의 사시도인 도 3에 도시되어 있는 바와 같이, 도전성 스크린(200)은 경계를 따라 층간 절연막(140) 내에 연장되어 형성된 도전 요소들의 다수의 컬럼을 포함할 수 있다. As shown in Figure 32 is also a perspective view of the conductive screen 200 may include a number of columns of conductive elements formed extending in the interlayer insulating layer 140 along the boundary. 컬럼들은 서로 이격되어 배치되며, 각 컬럼들은 서로 이격되어 배치된 다수의 도전 요소들(M1~Mn)을 포함할 수 있다. Columns are arranged separately from one another, and each column can include a plurality of conductive elements disposed spaced apart from each other (M1 ~ Mn). 도 2 및 도 3에 도시되어 있는 바와 같이, 도전성 컬럼을 구성하는 다수의 도전 요소들은 금속 콘택(MC)에 의해 연결될 수 있다. 2 and as shown in Figure 3, the plurality of electrically conductive elements of the conductive columns may be connected by metal contacts (MC). 도전성 스크린(200)은 상보적인 쉴드 패턴(130)을 정의하는 도전성 영역(130)과 콘택하여 커플링되어 접지된다. Conductive screen 200 is grounded is coupled to the contact and the conductive area 130 which defines the complementary shield pattern 130. 쉴드 패턴(120) 및 상보적인 쉴드 패턴(130)과 조합되어 사용되는 도전성 스크린(200)은 인덕터(150)의 제1 경계를 정의한다. Shield pattern 120 and complementary in combination with the shield pattern 130, conductive screen 200 is used to define a first border of the inductor 150.

도 4는 도 2 및 도 3에 도시된 소자의 상면도이다. 4 is a top view of the element shown in Figs. 도 4에 도시되어 있는 바와 같이, 본 발명의 몇몇 실시예들에서는 상보적인 도전성 스크린(210)이 더 제공될 수도 있다. As shown in Figure 4, in some embodiments of the invention it may be further provided with a complementary conductive screen (210). 상보적인 도전성 스크린(210)은 인덕터(150)의 주변의 층간 절연막내에 도전성 스크린(200)과 소정 거리 이격되어 인접하여 인덕터(150)를 둘러싸는 제2 경계를 정의한다. Complementary conductive screen (210) defines a second perimeter surrounding a conductive screen (200) and the predetermined distance is adjacent the inductor 150 within the surrounding interlayer insulating films of the inductor 150. 도 4에 도시되어 있는 바와 같이, 상보적인 도전성 스크린(210)은 도전성 스크린(200)과 오프셋 형태로 배열된다. As shown in Figure 4, complementary to the conductive screen 210 it is arranged to offset the conductive screen 200 form. 상보적인 도전성 스크린(210)은 인덕터(150)에 의해 생성된 플럭스 라인이 제2 경계를 넘어 외부로 침투하거나 제2 경계 외부에 형성된 다른 소자에 영향을 미치는 것을 제한하도록 형성된다. Complementary to the conductive screen 210 is formed so as to limit the influence on the other elements of the flux lines crossing the second boundary penetrated to the outside, or formed in the second outer boundary created by the inductor (150).

도 4는 더미 게이트 구조(111) 패턴의 다양한 양태를 예시한다. 4 illustrates various aspects of the dummy gate structure 111 pattern. 특히, 도 4의 상면도에 도시되어 있는 바와 같이, 더미 게이트 구조(111)는 복수의 세그먼트(111i~111n)를 포함한다. In particular, a dummy gate structure 111 as shown in top view in Figure 4 comprises a plurality of segments (111i ~ 111n). 각 세그먼트(111i~111n)는 제1 방향으로 연장된 부분(111a)과 제1 방향으로 연장된 부분(111a)의 말단으로부터 소정 각도를 이루도록 제2 방향으로 연장된 부분(111b)을 포함한다. Each segment (111i ~ 111n) is to achieve a predetermined angle from the end of the portion (111a) and a portion (111a) extending in a first direction extending in the first direction includes a portion (111b) extending in the second direction. 또, 도 4에 도시되어 있는 바와 같이, 각 세그먼트(111i~111n)내의 각 부분들(111a, 111b)은 실질적으로 동일 각도로 연장되고 그 사이에 도전 영역(130)들이 배치될 수 있도록 이격되어 배열된다. In addition, as shown in Figure 4, each of the segments (111i ~ 111n) in each section (111a, 111b) in a substantially extends at the same angle and spaced apart so as to be electrically conductive regions 130 are disposed between the It is arranged. 인덕터(150)에 대한 각 세그먼트들(111i~111n)들의 상대적인 배열은 도시되어 있는 바와 같이, 각 세그먼트들(111i~111n)의 적어도 절반이 그 위에 놓여있는 인덕터 (150)와 실질적으로 수직한 방향으로 연장된다. As the relative arrangement of the respective segments (111i ~ 111n) of the inductor 150 is shown, the respective segments (111i ~ 111n) at least in one direction half the substantially vertically and the inductor (150) that lies over it in the to extend. 이와 같은 수직 배열은 쉴드들(111, 130)에 의한 쉴드 효과를 증대시킬 수 있다. The vertical arrangement is such it is possible to increase the shielding effect by the shield (111, 130).

또, 도 4에 도시되어 있는 바와 같이, 더미 게이트 구조는 대칭 패턴으로 배열된 복수의 세그먼트들(111i~111n) 세트를 포함할 수 있다. In addition, as shown in FIG. 4, the dummy gate structure may include a plurality of segments arranged in a symmetrical pattern (111i ~ 111n) sets. 도 4에 도시되어 있는 바와 같이, 4개의 세트 패턴들이 인덕터(150) 하부의 각 4분 영역에 각각 배열되고 각 4분 영역에 대칭 형태로 배열된다. As shown in Figure 4, four sets of patterns are respectively arranged at each of the lower region 4 minutes inductor 150 are arranged in a symmetrical four minutes in each zone.

상술한 바와 같이, 본 발명의 실시예에 따르면, 다수의 더미 게이트 구조는 인덕터(150)와 같은 수동 소자 하부 영역에 형성된 집적 회로 상에 배열되고, 인덕터(150)에 의해 발생한 플럭스 라인이 반도체 기판(100)으로 침투하는 것을 저지할 수 있도록 서로 떨어져서 배열된다. , According to the embodiment of the invention, the plurality of dummy gate structure is arranged on an integrated circuit formed on the passive elements the lower region, such as the inductor 150, the flux lines of the semiconductor substrate produced by the inductor 150 as described above, to be prevented from penetrating into (100) is arranged apart from each other.

쉴드를 정의하는 더미 게이트 구조와 도전성 스크린(200)과 몇몇 실시예들에서는 상보적인 쉴드 패턴(130) 및 상보적인 도전 스크린(210)은 인덕터(150) 주변과 인덕터(150)와 기판(100) 사이에 배열된 3차원 전자기 쉴드를 제공할 수 있다. Dummy gate structure and the conductive screen that defines a shield 200, and some embodiments the complementary shield pattern 130, and a complementary conductive screen 210, the inductor 150, close to the inductor 150 and the substrate 100, It may provide a three-dimensional electromagnetic shield arranged between. 전자기 쉴드는 인덕터(150)로부터 발생하는 플럭스 라인이 반도체 기판(100)으로 침투하는 것을 차단하고 인덕터(150)로부터 발생하는 플럭스 라인이 인덕터(150) 주변의 경계를 통과해서 외부로 침투하는 것을 차단할 수 있다. The electromagnetic shield is cut off that the flux lines generated from the inductor 150 to prevent the penetration into the semiconductor substrate 100 and the flux lines pass through the surrounding inductor 150 bounds generated from the inductor 150, which penetrates to the outside can. 또, 이하에서 도 5를 참고하여 설명하는 바와 같이, 인덕터(150) 하부의 중심 영역에서는 금속 콘택이 더미 게이트 구조(111)를 접지에 연결한다. In addition, as will be described with reference to Figure 5 below, the inductor 150 in the central region of the bottom and a metal contact connected to the ground the dummy gate structure 111.

도 5는 본 발명의 몇몇 실시예들에 따른 접지된 소자 쉴드 구조의 도전성 콘택 배열을 나타내는 상면도이다. Figure 5 is a top view showing the conductive contacts arranged in a grounded shield device structure in accordance with some embodiments of the invention. 도 5는 도 4의 중심 영역(C )의 확대 상면도이다. Figure 5 is a top enlarged view of the central region (C) of Fig. 도 5에 도시되어 있는 바와 같이, 중심에 위치한 금속 콘택(505)을 통해 제1 쉴드 패턴을 정의하는 더미 게이트(111)에 중심에 위치한 콘택이 제공되고, 금속 콘택(500)과 소정의 각을 이루는 연결 라인들(510)을 통해 도전 영역(130)에 대한 중심 콘택이 제공된다. As shown in Figure 5, through a metal contact 505 is located in the center is provided with a contact located in the center of the dummy gate (111) defining the first shield pattern, the metal contact 500, with a predetermined angle a center contact for the conductive region 130 is provided through the forming connection line 510. 오프셋 형태의 소정의 각을 이루는 연결 라인들(510)은 더미 게이트들(111)을 각 콘택 패드(505)에 연결하기 위해서 제공된다. The connecting line forms an angle of offset type 510 is provided to connect the dummy gate 111 on each contact pad 505. 유사하게, 각 쉴드 구조는 개별적인 구조가 아니라 중심 영역에 공통 콘택 포인트를 통해 접지에 연결될 수도 있다. Similarly, each of the shield structure may be connected to ground through a common contact point in the center region as a separate structure.

금속 콘택을 중심에 레이아웃하면 인덕터(150)등과 같은 수동 소자로부터 발생하는 플럭스 라인의 필드 강도가 가장 큰 영역 또는 중심 영역에 최상의 접지 콘택이 놓여지도록 할 수 있다. When laid out in the center of the metal contact may be such that the best possible ground contact lies in the field strength of the largest area or central area of ​​the flux lines generated from the passive elements such as inductor 150. 소정의 각을 이루는 연결 라인들(510)은, 도 4에 도시되어 있는 바와 같이, 대칭적인 배열을 하도록 서로 소정 간격 이격되어 배열되어 그들 사이에 상보적인 쉴드 패턴을 정의하는 각 도전 영역(130)이 놓여지도록 하는 더미 게이트 구조(111)의 각 세그먼트에 개선된 또는 보다 효과적인 접지 콘택이 이루어지도록 할 수 있다. The connecting line forms an angle 510, as shown in 4, it is spaced apart are arranged apart from each other given to the symmetrical arrangement, each conductive region 130 that defines the complementary shield pattern between them this may ensure a more effective or improved ground contact to each segment of the dummy gate structure 111 is made to be put. 모든 더미 게이트 구조(111) 세그먼트들 및/또는 모든 도전 영역들(130)을 접지에 연결하고 접지와의 연결을 가운데에 배열함으로써 개선된 쉴드 성능을 얻을 수 있다. Connect all dummy gate structure 111, a segment and / or all of the conductive region 130 to ground and by arranging the center of the connection to ground can be obtained an improved shield performance. 따라서, 금속 콘택(500, 505)은 인덕터(150) 하부의 중심 영역(C )에 있는 더미 게이트 구조(111)의 세그먼트들 및/또는 도전 영역들(130)에 연결되어 더미 게이트 구조(111)의 세그먼트들 및/또는 도전 영역들(130)을 접지에 연결한다. Accordingly, the metal contact (500, 505) is an inductor (150) connected to the segments and / or conductive regions of the dummy gate structure 111 in the central region of the bottom (C) (130) the dummy gate structure (111) connect to the segments and / or conductive area 130 to the ground. 접지에 연결된 금속막 또는 기타 다른 도전막이 더미 게이트 구조(111) 및 도전 영역들(130)을 상에 놓여질 수 있으며, 복수의 도전 콘택 들이 금속막으로부터 더미 게이트 구조(111) 및/또는 도전 영역들(130) 및/또는 금속 콘택 영역들(500, 505)로 연장되어 금속막을 통해 이들을 접지로 연결한다. S connected to the ground metal or other conductive layer dummy gate structure 111 and may be placed on the the conductive region 130, the dummy gate structure 111 and / or conductive region a plurality of conductive contacts are from a metal film It extends to 130 and / or a metal contact region (500, 505) and connecting them to ground through a metal film.

도 6은 도 2 내지 도 5를 참조하여 설명한 본 발명의 몇몇 실시예들에 따른 집적 회로 소자의 Q 계수를 측정한 결과를 나타내는 그래프이다. Figure 6 is a graph showing the results of the measurement of the Q factor of the integrated circuit device in accordance with some embodiments of the invention described with reference to FIG. 2 to FIG. 도 6의 그래프 ① 은 도 2-5에 예시되어 있는 실시예들에 대해 측정한 주파수별 Q 계수를 그래프 ② 는 종래 구조에 대해 측정한 주파수별 Q 계수를 나타낸다. The graph of Fig. 6 ① is also a frequency-dependent a Q factor graph measured for the embodiments illustrated in 2-5 ② represents a frequency-dependent factor Q measured for the conventional structure. Q 계수의 측정은 네트워크 분석기(Network Analyzer) 8510C ® (Agilent社)를 사용하여 0.5GHz 내지 40.5 GHz 주파수 범위에 대해서 Q 계수를 측정하였다. Measurement of the Q factor is to measure the Q factor for the 0.5GHz to 40.5 GHz frequency range by using a network analyzer (Network Analyzer) 8510C ® (Agilent社). 도 6에 도시되어 있는 바와 같이 본 발명의 실시예들에 따를 경우 종래의 경우에 비해 약 14% 정도 Q 계수가 증가하였음을 알 수 있다. Even if subject to the embodiments of the present invention as is shown in Figure 6 it can be seen that it has about 14% of Q factor is increased compared with the conventional case.

본 발명의 다른 실시예들이 도 7에 도시되어 있다. Other embodiments of the invention is illustrated in FIG. 도 2를 참고하여 설명한 바와 같이, 도 7에 예시되어 있는 실시예들은 반도체 기판(100) 내의 소자 분리 영역(110)상에 놓여진 더미 게이트 구조(패턴)(111)에 의해 정의된 제1 쉴드를 포함한다. Also, embodiments illustrated in Figure 7, as described with reference to two examples of the first shield is defined by the dummy gate structure (pattern) 111 is placed on the element isolation region 110 in the semiconductor substrate 100 It includes. 도 7에 도시되어 있는 더미 게이트 구조(111)는 반도체 기판(100) 상에, 더욱 자세하게는 반도체 기판(100) 내의 소자 분리 영역(110) 상에 형성된 게이트 절연막(112) 및 게이트 절연막(112) 상의 폴리실리콘층(115) 및 실리사이드층(118)을 포함하는 도전성 게이트 전극을 포함한다. Dummy gate structure 111 shown in Figure 7, the semiconductor substrate 100 on, and more particularly, the gate insulating film 112 and the gate insulating film 112 formed on the element isolation region 110 in the semiconductor substrate 100 It includes a conductive gate electrode comprising the polysilicon on the layer 115 and silicide layer 118. 또, 게이트 절연막(112) 및 폴리실리콘 게이트 전극층(115) 및 실리사이드층(118)의 측벽에 절연 측벽 스페이서(S)가 형성될 수 있다. In addition, there can be formed a side wall insulating sidewall spacers (S) on the gate insulating film 112 and the polysilicon gate electrode layer 115 and a silicide layer 118. 또, 도 2를 참고하여 설명한 바와 같이, 소자 분리 영역들(110) 사이 에 도전 영역들(130)이 형성되어 상보적인 제2 쉴드를 정의한다. Further, as described with reference to Figure 2, the conductive area between the device isolation regions 110, 130 is formed to define a complementary second shield. 더미 게이트 전극 구조(11) 및 도전 영역들(130)은 도 7에 도시되어 있는 바와 같은 에디 전류(170a, 170b) 등과 같은 에디 전류의 흐름을 억제하거나 제거한다. And the dummy gate electrode structure 11 and the conductive area 130 inhibits the flow of eddy currents such as eddy currents or remove (170a, 170b) as shown in Fig.

도 7에 도시되어 있는 실시예들에서 플럭스 라인을 생성하는 수동 소자는 커패시터(340)이다. Also in the embodiments illustrated in FIG. 7 passive device for generating a flux line is a capacitor (340). 커패시터(340)는 하부 전극(310), 유전체(320) 및 유전체(320) 상의 상부 전극(330)을 포함한다. The capacitor 340 includes a lower electrode 310, dielectric 320 and top electrode 330 on the dielectric 320. 커패시터(340)는 더미 게이트 구조(111) 및 도전 영역들(130)을 포함하는 반도체 기판(100) 상의 층간 절연막(140) 위에 놓여진다. Capacitor 340 is placed on the interlayer insulating layer 140 on the semiconductor substrate 100 including a dummy gate structure 111 and the conductive area 130. 비록 도 7에는 도시되어 있지 않지만, 도전 스크린(200) 및/또는 상보적 도전 스크린(210)이 도 7에 도시되어 있는 실시예들에 적용될 수 있음은 물론이다. Although that Figure 7 can be applied to the embodiment shown in Figure 7, although not shown, the conductive screen 200 and / or complementary to the conductive screen 210, as a matter of course.

또, 도 7은 수동 전자 소자(340)로부터 멀리 떨어진 기판 액티브 소자 영역을 포함하는 집적 회로 소자를 예시한다. In addition, Figure 7 illustrates an integrated circuit device comprising a substrate away from the active device region Passive electronic device 340. The 특히, 수동 소자인 커패시터(340) 하부 영역은 수동 소자 영역이고, 집적 회로 소자는 커패시터(340)를 포함하는 수동 소자 영역에 인접한 도 7의 오른쪽 영역으로 제1 및/또는 제2 쉴드 및/또는 이와 조합된 도전성 스크린(들)에 의해 정의된 경계의 외부에 존재하는 액티브 소자 영역을 더 포함할 수 있다. In particular, the passive elements of the capacitor 340, the lower region is a passive device region, integrated circuit devices are in the right area of ​​Fig adjacent the passive device region including a capacitor 340, 7 the first and / or second shields and / or an active device region which is outside of the boundaries defined by these combined conductive screen (s) may further include. 도 7에 도시되어 있는 바와 같이, 액티브 소자 영역은 더미 게이트 구조(111)를 형성하는 동안 형성된 액티브 소자 게이트 전극을 포함할수 있다. As shown in Figure 7, the active device region may be include active device gate electrode formed during the formation of the dummy gate structure 111. 도 7에 도시되어 있는 바와 같이, 액티브 소자 게이트 전극(180)은 더미 게이트 전극 구조(111)와 동일 층으로 형성될 수 있다. As shown in Figure 7, the active device gate electrode 180 may be formed in the same layer and the dummy gate electrode structure (111). 또, 액티브 소자 게이트 전극(180)을 포함하는 액티브 소자 영역이 도 2에는 도시되어 있지 않지만, 이와 같은 액티브 소자 영역이 도 2에 도시되어 있는 실시예에도 적용될 수 있음은 물론이다. Further, that the active element the gate electrode 180, the active device region 2 is not shown, including, be applied to the embodiment shown in these two are the same active device area, the example. FIG.

도 8은 도 7에 도시되어 있는 소자의 상면도이다. 8 is a top view of the device shown in Fig. 도 8에 도시되어 있는 바와 같이, 더미 게이트 구조(111) 및 도전 영역들(130)은 커패시터(340)의 하부 영역에 도 4를 참조하여 설명한 바와 유사하게 배열될 수 있다. As shown in Figure 8, the dummy gate structure 111 and the conductive region 130 may be arranged similarly described with reference to Figure 4 in the lower region of the capacitor 340. 비록 도전 스크린(200) 및 상보적인 도전 스크린(210)이 도 7 및 도 8에 도시되어 있지 않으나, 이들이 포함될 수 있음은 물론이다. Although the conductive screen 200 and complementary conductive screen 210 is not shown at Figure 7 and in Figure 8, it is understood that they can be included.

본 발명의 또 다른 실시예들을 도 9를 참조하여 설명한다. It will now be described with addition of a further embodiment of the present invention with reference to Fig. 도 9에 도시되어 있는 바와 같이, 더미 게이트 구조(930)로 이루어진 쉴드 패턴이 수동 소자, 예컨대 금속층(Mn)으로 이루어진 인덕터(150) 하부 영역 내에 있는 반도체 기판(100)상에 배열된다. As shown in Figure 9, the shield pattern made of a dummy gate structure 930 are arranged on the semiconductor substrate 100 in the passive device, such as the inductor 150, the lower region of a metal (Mn). 더미 게이트 구조(930)는 폴리실리콘층(115), 실리사이드층(118) 및 측벽 스페이서를 포함한다. The dummy gate structure 930 comprises a polysilicon layer 115, the silicide layer 118 and the sidewall spacers. 층간 절연막(140)은 더미 게이트 구조(930) 상에 형성된 제1 층간 절연막(140a)을 포함한다. The interlayer insulating layer 140 includes a first inter-layer insulating film (140a) formed on the dummy gate structure 930. 제2 쉴드 패턴을 정의하는 복수의 도전 영역들(920)은 제1 층간 절연막(140a)상에 형성된다. The plurality of conductive regions defining the second shield pattern 920 is formed on the first interlayer insulating film (140a). 제2 층간 절연막(140b)이 제1 층간 절연막(140a) 및 도전 영역들(920) 상에 형성된다. The second interlayer insulating film (140b) is formed on the first interlayer insulating film (140a) and a conductive region 920. The 인덕터(150)가 제2 층간 절연막(140b) 상에 형성된다. The inductor 150 is formed on the second interlayer insulating film (140b). 도 9에 도시되어 있는 바와 같이, 도전 영역들(920)은 더미 게이트 구조(930) 사이에 배치되어 인덕터(150) 하부에 놓여진 상보적인 쉴드 패턴을 정의한다. As shown in Figure 9, the conductive regions (920) defines a complementary shielding pattern placed on the bottom inductor 150 is disposed between the dummy gate structure 930. 앞의 실시예들에서 설명한 바와 같이, 상보적인 쉴드 패턴(920, 930)는 각각 접지된다. As described in the preceding embodiment, the complementary shield patterns 920 and 930 are each grounded.

도 10은 본 발명의 또 다른 실시예들에 따른 수동 소자 쉴드를 포함하는 집적 회로 소자의 단면도이다. 10 is a cross-sectional view of an integrated circuit device including a passive device shield in accordance with another embodiment of the present invention. 도 10에 도시되어 있는 바와 같이, 반도체 기판(100) 상에 제1 층간 절연막(140a)이 형성되어 있다. As shown in Figure 10, a first interlayer insulating film (140a) on the semiconductor substrate 100 is formed. 제2 층간 절연막(140b)이 제1 층간 절연막(140a) 상에 형성되고 제3 층간 절연막(140c)이 제2 층간 절연막(140b) 상에 형성된다. The second interlayer insulating film (140b) is formed on the first interlayer insulating film (140a) the third interlayer insulating film (140c) is formed on the second interlayer insulating film (140b). 제1 내지 제 3 층간 절연막(140a, 140b, 140c)이 층간 절연막(140)을 구성한다. The first to third inter-layer insulating film (140a, 140b, 140c) constitute an interlayer insulating film 140.

인덕터(150)로 예시되어 있는 플럭스 라인을 발생하는 수동 소자가 제3 층간 절연막(140c) 상에 형성되어 있다. The passive device for generating a flux lines which are illustrated in the inductor 150 is formed on the third interlayer insulating film (140c). 제1 접지된 도전 쉴드 패턴(1030)이 인덕터(150) 하부 영역에 있는 제1 층간 절연막(140a) 상에 형성되어 있다. Claim 1 has a grounded conductive shield pattern 1030 is formed on the first interlayer insulating film (140a) in the lower region inductor 150. The 제2 접지된 도전 쉴드 패턴(1020)이 인덕터(150) 하부 영역에 있는 제2 층간 절연막(140b) 상에 형성되어 있다. Claim 2 has a grounded conductive shield pattern 1020 is formed on the second dielectric interlayer (140b) in the lower region inductor 150. The 각 도전 쉴드 패턴(1020, 1030)은 서로 상보적으로 패턴되어 있다. The conductive shield patterns (1020, 1030) is a complementary pattern with each other. 도 10에 도시되어 있는 바와 같이, 각 쉴드 패턴들(1020, 1030)은 적층된 금속막(Mn-k, Mn-(k+1))으로 이루어질 수 있다. As shown in Figure 10, may be formed of each of the shield patterns (1020, 1030) is a laminated metal film (Mn-k, Mn- (k + 1)). 예를 들면, Mn-(k+1)층은 집적 회로 소자의 인접 액티브 소자 영역내에서 연결배선으로 기능하는 제1 금속막일 수 있다. For example, the layer Mn- (k + 1) can makil the first metal interconnection to the features in the adjacent active device region of the integrated circuit device. 유사하게, Mn-k층은 집적 회로 소자의 인접 액티브 소자 영역내에서 연결배선으로 사용될 수 있다. Similarly, Mn-k layer can be used in the adjacent active device region of an integrated circuit device to the connection wiring.

각 금속층(Mn-k, Mn-(k+1))은 액티브 소자 영역내에서 사용되는 금속 도전 패턴의 형성과 동시에 같은 층내에 형성될 수 있다. Each metal layer (Mn-k, Mn- (k + 1)) can be formed in the same layer simultaneously with the formation of the metal conductive patterns used in the active device region. 따라서, 도 10에서 쉴드 구조를 정의하는 금속막은, 앞에서 언급한 더미 게이트 구조와 마찬가지로, 집적 회로 소자의 제조 공정 중간에 함께 형성될 수 있다. Therefore, similarly to the metal film, the dummy gate structure mentioned earlier, to define a shield structure in Figure 10, it may be formed together in the middle of the manufacturing process of the integrated circuit device. 제1 및 제2 접지된 도전 쉴드들(1020, 1030) 각각은 앞에서 언급한 금속막일 수 있으며, 이들은 수동 소자의 하부 영역의 중심부에서 접지될 수 있다. First and second, and with a grounded conductive shield (1020, 1030) each of which can makil previously mentioned metals, it can be ground at the central portion of the lower region of the passive element.

이하에서는 본 발명의 또 다른 실시예들을 도 2를 참조하여 설명하도록 한 다. Hereinafter, the one to be described with reference to Figure 2. In other embodiments of the present invention. 앞에서는 비록 도 2가 인덕터(150) 하부에 더미 게이트 구조와 상보적인 쉴드를 정의하는 도전 패턴을 함께 포함하는 실시예들을 설명하기 위하여 사용되었으나, 본 발명의 또 다른 실시예들에서는 더미 게이트 구조(111) 없이 소자 분리 영역(110)이 인덕터(150) 등의 수동 소자에 의해 발생하는 플럭스 라인이 반도체 기판(100)에 침투하는 것을 방지하도록 형성될 수 있다. Earlier, although Figure 2 has been used to describe the embodiments, including with a conductive pattern that defines the gate structure and the complementary shield pile to the lower inductor 150, a dummy gate structure In another embodiment of the present invention ( 111) there is no flux lines of the device isolation region 110 is generated by the passive elements such as inductor 150 can be formed to prevent the penetration into the semiconductor substrate (100). 더미 게이트 구조(111) 없이 소자 분리 영역(110)을 사용하는 몇몇 실시예들에서는 복수의 도전 영역들(130)이 소자 분리 영역(110) 사이에 형성되어 인덕터(150)에 의해 발생하는 플럭스 라인이 반도체 기판(100)에 침투하는 것을 억제하도록 형성되어 상보적인 제2 쉴드 패턴을 정의할 수 있다. Dummy gate structure 111, the flux lines caused some embodiments a plurality of conductive regions in the example of using the element isolation region 110, 130 is formed between the device isolation region 110 by the inductor 150, without It is formed so as to inhibit the penetration to the semiconductor substrate 100 may define a complementary second shield pattern. 또, 본 발명의 또 다른 몇몇 실시예들에서는 더미 게이트 구조(111)는 도 2에서 도전 영역들(130)이 위치하는 소자 분리 영역들(110) 사이에 형성될 수 있다. In addition, in still other certain embodiments of the invention the dummy gate structure 111 may be formed between the device isolation region which is the conductive area 130 located in FIG. 2 (110). 따라서, 본 발명의 또 다른 실시예들에서 소자 분리 영역(110)은 도전 영역들(130) 또는 더미 게이트 구조(111) 와 조합된 상보적인 쉴드 패턴으로 사용될 수 있다. Thus, the device isolation region 110 in a further embodiment of the present invention can be used in a complementary shielding pattern in combination with the conductive regions 130 or dummy gate structure 111.

본 발명의 다양한 실시예들에 따른 집적 회로 소자의 제조 방법을 도 11의 예시적인 흐름도를 참고하여 설명한다. It is described with a method for producing integrated circuit devices in accordance with various embodiments of the present invention refer to the exemplary flow diagram of Fig.

먼저 반도체 기판 상에 액티브 소자 영역과 수동 소자 영역을 형성한다(1100). First, to form the active device region and the passive device region on a semiconductor substrate 1100. 액티브 소자의 게이트 전극을 액티브 소자 영역에 형성하고, 동시에 더미 게이트 전극을 수동 소자 영역에 형성한다(1105). And a gate electrode of the active element is formed in the active device region, while forming a dummy gate electrode region on the passive element 1105. 제1 층간 절연층을 게이트 전극 및 더미 게이트 전극 상에 형성한다(1110). First to form a first interlayer insulating layer on the gate electrode and a dummy gate electrode 1110. 제1 층간 절연층을 관통하여 더미 게이트 전극의 중심 영역에서 접촉하는 금속 플러그를 형성한다(1115). Claim 1 is to penetrate the interlayer insulating layer to form a metal plug-in contact in the central region of the dummy gate electrode 1115. 금속 플러그와 접촉하여 더미 게이트 전극을 접지시키기 위한 금속막 패턴을 형성한다(1120). It is in contact with the metal plug to form a metal film pattern for grounding the dummy gate electrode 1120. 제2 층간 절연막을 금속막 패턴 상에 형성한다(1125). First and the second interlayer insulating film formed on the metal film pattern 1125. 마지막으로 플럭스 라인을 생성하는 수동 소자, 예컨데 인덕터 등을 더미 게이트 전극 상의 층간 절연막 위에 형성한다(1130). Finally, the passive components, such as for example the inductor to generate a flux line is formed on the interlayer insulating film on the dummy gate electrode 1130.

본 발명의 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 도 12의 예시적인 흐름도를 참고하여 설명한다. Is described with a method of manufacturing integrated circuit devices according to other embodiments of the invention refer to the exemplary flow diagram of Fig. 도 12에 도시되어 있는 바와 같이, 액티브 소자 영역 및 수동 소자 영역을 반도체 기판 상에 형성한다(1200). As shown in Figure 12, to form an active element region and a passive device region on a semiconductor substrate 1200. 액티브 소자의 게이트 전극을 액티브 소자 영역에 형성하고 동시에 더미 게이트 전극 구조를 수동 소자 영역에 형성한다(1205). A gate electrode of the active element in the active device region to form the dummy gate electrode structure at the same time the passive device region 1205. 더미 게이트 전극 구조는 복수의 세그먼트를 포함한다. Dummy gate electrode structure includes a plurality of segments. 각 세그먼트는 제1 방향으로 연장된 부분과 제2 방향으로 연장된 부분을 포함한다. And each segment comprises a portion extending into the second portion and extending in a first direction. 세그먼트들 중 한 그룹은 실질적으로 동일한 각도로 연장되고 서로 소정 간격 이격되어 배열된다. A group of the segments extend in substantially the same angle to one another and arranged spaced apart a predetermined interval. 층간 절연막을 게이트 전극 및 더미 게이트 전극 구조 상에 형성한다(1210). An interlayer insulating film on the gate electrode and the dummy gate electrode structure (1210). 플럭스 라인 발생 수동 소자, 예컨대 인덕터 또는 커패시터를 더미 게이트 전극 구조 상의 층간 절연막 위에 형성한다(1215) The pile of the flux lines generated passive elements, such as inductors or capacitors formed on the interlayer insulating film on the gate electrode structure 1215

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. Although above it described embodiments of the present invention with reference to the accompanying drawings, that in the art to which this invention belongs One of ordinary skill may be made without changing departing from the scope and spirit of the present invention in other specific forms it will be appreciated that. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Thus the embodiments described above are only to be understood as illustrative and non-restrictive in every respect.

본 발명에 따르면 기판과 수동 소자 사이에 놓여지고 쉴드 기능을 하는 더미 게이트 구조 및/또는 도전 영역에 의해 수동 소자에 의해 발생하는 플럭스 라인이 기판에 침투하는 것을 효과적으로 차단할 수 있다. According to the present invention may be is placed between the substrate and the passive elements block the flux lines from penetrating to the substrate caused by a passive element by a dummy gate structure and / or conductive regions that function effectively shielded. 또, 쉴드 구조 및/또는 도전성 스크린을 포함함으로써 플럭스 라인 또는 에디 전류가 수동 소자 이외의 액티브 소자 영역으로 침투하는 것을 효과적으로 차단할 수 있다. In addition, by including a shield structure and / or electrically conductive screen can be blocked that the flux lines or eddy current penetration into the active device region other than the passive device effectively.

Claims (67)

  1. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상에 형성된 플럭스 라인 발생 수동 소자; Passive elements generated flux lines formed on the semiconductor substrate; And
    상기 수동 소자 하부의 상기 반도체 기판 상에 배열된 더미 게이트 구조로, 상기 더미 게이트는 복수의 세그먼트를 포함하되, 각 세그먼트는 제1 방향으로 연장된 부분과 제2 방향으로 연장된 부분을 포함하고, 상기 제2 방향으로 연장된 부분은 상기 제1 방향으로 연장된 부분의 일 말단으로부터 소정 각도로 연장되며, 상기 제1 방향으로 연장된 각 세그먼트들은 상기 제1 방향으로 상기 제2 방향으로 연장된 각 세그먼트들은 상기 제2 방향으로 실질적으로 동일한 각도로 각각 연장되고 서로 소정 간격 이격되어 배열되는 더미 게이트 구조를 포함하는 집적 회로 소자. As a dummy gate structure arranged on the semiconductor substrate of the passive element lower, but the dummy gate has a plurality of segments, each segment comprising an elongated part with a portion and a second direction extending in a first direction, the part extending in the second direction extends at an angle from one end of the extending portion in the first direction, the first direction of each segments are extended in the first direction and each extending in the second direction segments are integrated circuit devices, which each extend substantially the same angle as, and including the dummy gate structure in which are arranged spaced from each other a predetermined distance in the second direction.
  2. 제1 항에 있어서, 상기 더미 게이트 구조는 상기 수동 소자에 의해 발생하는 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하도록 형성된 집적 회로 소자. The method of claim 1, wherein the dummy gate structure in an integrated circuit device having flux lines generated by the passive element is formed so as to block the penetration into the semiconductor substrate.
  3. 제2 항에 있어서, 상기 수동 소자는 인덕터이고, 상기 세그먼트들의 적어도 절반은 그 위에 놓여지는 상기 인덕터와 수직한 방향으로 연장되는 집적 회로 소자. The method of claim 2, wherein the passive element is an inductor, and at least half of the integrated circuit device extending in the vertical direction and the inductor is placed on that of the segment.
  4. 제2 항에 있어서, 상기 수동 소자의 하부에 복수의 소자 분리 영역을 더 포함하고, 상기 더미 게이트 구조 세그먼트들은 상기 소자 분리 영역 상에 형성되어 제1 쉴드를 정의하는 집적 회로 소자. 3. The method of claim 2, wherein the lower portion of the passive element, and further comprising a plurality of device isolation region, and the dummy gate structure segments are integrated circuit components defining a first shield is formed on the element isolation region.
  5. 제4 항에 있어서, 상기 소자 분리 영역들 사이에 형성되어 상보적인 제2 쉴드를 정의하는 복수의 도전 영역들을 더 포함하는 집적 회로 소자. 5. The method of claim 4, is formed between the device isolation region integrated circuit device further comprises a plurality of conductive regions defining a complementary second shield.
  6. 제5 항에 있어서, 상기 복수의 도전 영역들은 상기 반도체 기판 상의 금속 실리사이드 패턴을 포함하는 집적 회로 소자. The method of claim 5, wherein the plurality of conductive regions are the integrated circuit device comprising a metal silicide pattern on the semiconductor substrate.
  7. 제5 항에 있어서, 상기 더미 게이트 구조 및 상기 복수의 도전 영역들을 덮으며 그 위에 상기 수동 소자가 놓여지는 층간 절연막을 더 포함하는 집적 회로 소자. The method of claim 5, wherein the integrated circuit device of the above was covered with a dummy gate structure, and the plurality of conductive regions further includes an interlayer insulating film which is the passive element is placed thereon.
  8. 제7 항에 있어서, 상기 수동 소자 주변의 상기 층간 절연막 내부에 연장되어 형성되고 상기 수동 소자를 둘러싸는 경계를 정의하며 상기 수동 소자에 의해 발생된 플럭스 라인이 상기 경계를 넘어 외부로 침투하는 것을 제한하도록 형성된 도전성 스크린을 더 포함하는 집적 회로 소자. The method of claim 7, wherein the limit to the surrounding passive elements is formed extending inside the interlayer insulating layer defining a boundary enclosing the passive element, and the flux lines generated by the passive elements beyond penetrate to the outside of the boundary the integrated circuit device further comprising a conductive screen configured to.
  9. 제8 항에 있어서, 상기 도전 스크린은 상기 경계를 따라 상기 층간 절연막 내로 서로 소정 간격 이격되어 연장되어 형성된 복수의 도전성 컬럼을 포함하되, 각 도전성 컬럼은 서로 이격되어 배치되고 전기적으로 연결된 복수의 도전성 요소들을 포함하는 집적 회로 소자. The method of claim 8, wherein said conductive screen comprises a plurality of conductive elements comprising: a plurality of conductive columns formed by extending with a predetermined interval apart from each other into the interlayer insulation film along the border, each of the conductive columns are arranged spaced apart from each other and electrically connected to the integrated circuit device comprising a.
  10. 제9 항에 있어서, 상기 수동소자는 인덕터를 포함하는 집적 회로 소자. The method of claim 9, wherein the integrated circuit device of the passive element is an inductor.
  11. 제10 항에 있어서, 상기 수동 소자 하부는 집적 회로 소자의 수동 소자 영역을 포함하고, 상기 집적 회로 소자는 상기 수동 소자 영역의 상기 경계 외부에 인접한 상기 반도체 기판 상에 액티브 소자 영역을 더 포함하고, 상기 액티브 소자 영역은 상기 다수의 더미 게이트 전극을 형성할 때 형성된 액티브 소자 게이트 전극을 포함하는 집적 회로 소자. The method of claim 10, wherein the passive element lower part is an integrated circuit including a passive device region of the device, said integrated circuit device further comprises an active device region on the semiconductor substrate adjacent to the boundary outside the passive device region, the active device region is an integrated circuit device including the active device gate electrode formed in forming the plurality of dummy gate electrode.
  12. 제10 항에 있어서, 상기 수동 소자 하부 영역은 상기 집적 회로 소자의 수동 소자 영역을 포함하고, 상기 집적 회로 소자는 상기 수동 소자 영역의 상기 경계 외부에 인접한 상기 반도체 기판 상에 액티브 소자 영역을 더 포함하고, 상기 액티브 소자 영역은 상기 다수의 더미 게이트 전극과 동일 층으로 이루어진 액티브 소자 게이트 전극을 포함하는 집적 회로 소자. 11. The method of claim 10, wherein the passive element lower region is the integrated circuit device, comprising a passive component area of ​​said integrated circuit device further comprises an active device region on the semiconductor substrate adjacent to the boundary outside the passive device region , and the active device region is an integrated circuit device including an active element consisting of a gate electrode of the plurality of dummy gate electrode and the same layer.
  13. 제9 항에 있어서, 상기 수동소자 주변의 상기 층간 절연막내에 연장되어 형성되고, 상기 수동 소자 주변의 제2 경계를 정의하고, 상기 도전성 스크린으로부터 이격되고, 상기 제2 경계를 넘어 수동 소자에 의해 생성된 플럭스 라인이 외부로 침투하는 것을 제한하도록 형성된 상보적인 도전성 스크린을 더 포함하는 집적 회로 소자. 10. The method of claim 9, is formed extending in the interlayer insulating film around the passive elements, defining a second border around the passive elements, and spaced from the conductive screen, beyond the second boundary generated by the passive elements the integrated circuit device of the flux lines further includes a complementary conductive screen configured to limit the penetration to the outside.
  14. 제7 항에 있어서, 상기 더미 게이트 구조는 상기 반도체 기판 상의 게이트 절연막 및 상기 게이트 절연막 상의 도전성 게이트 전극을 포함하는 집적 회로 소자. The method of claim 7, wherein the dummy gate structure in an integrated circuit device comprising a gate insulating film and a conductive gate electrode on the gate insulating film on the semiconductor substrate.
  15. 제14 항에 있어서, 상기 더미 게이트 구조는 상기 게이트 전극 상의 실리사이드막 및 상기 게이트 절연막, 게이트 전극 및 실리사이드막 측벽의 절연성 측벽을 더 포함하는 집적 회로 소자. 15. The method of claim 14, wherein the dummy gate structure is an integrated circuit device further comprises a silicide film and the insulating side wall of the gate insulating film, a gate electrode and a silicide film on the gate electrode side walls.
  16. 제7 항에 있어서, 상기 층간 절연막은 제1 및 제2 층간 절연막을 포함하고, 상기 제1 층간 절연막은 상기 더미 게이트 전극상에 형성되고 상기 복수의 도전 영역들은 상기 제1 층간 절연막 상에 형성되고 상기 제2 층간 절연막은 상기 복수의 도전 영역 상에 형성된 집적 회로 소자. The method of claim 7, wherein the inter-layer insulating film has a first and a second containing an interlayer insulating film, the first interlayer insulating film is formed on the dummy gate electrode of the plurality of conductive regions formed on the first interlayer insulating film the second interlayer insulating film integrated circuit devices formed on conductive regions of said plurality.
  17. 제16 항에 있어서, 상기 수동소자는 커패시터를 포함하는 집적 회로 소자. The method of claim 16, wherein the integrated circuit device of the passive components is a capacitor.
  18. 제5 항에 있어서, 상기 수동 소자 하부의 중심 영역에서 상기 더미 게이트 구조에 연결되어 상기 더미 게이트 구조를 접지에 연결하는 금속 콘택을 더 포함하는 집적 회로 소자. The method of claim 5, wherein in a central region of the lower passive elements are connected to the dummy gate structure in an integrated circuit device further comprising a metal contact connected to said dummy gate structure to the ground.
  19. 제18 항에 있어서, 상기 수동 소자 하부의 중심 영역에서 상기 복수의 도전 영역들에 연결되어 상기 복수의 도전 영역들을 접지에 연결하는 금속 콘택을 더 포함하는 집적 회로 소자. 19. The method of claim 18, connected to the plurality of conductive regions in the central region of the lower passive elements integrated circuit device further comprising a metal contact connected to the plurality of conductive regions on the ground.
  20. 제2 항에 있어서, 상기 수동 소자 하부의 중심 영역에서 상기 더미 게이트 구조에 연결되고 상기 더미 게이트 구조를 접지에 연결하는 금속 콘택을 더 포함하는 집적 회로 소자. The method of claim 2, wherein the elements in the central region of the lower passive elements integrated circuit further comprising a metal contact connected to the dummy gate structure and connected to the dummy gate structure to the ground.
  21. 제2 항에 있어서, 상기 더미 게이트 구조는 대칭 패턴으로 배열된 복수의 세그먼트들 세트를 포함하는 집적 회로 소자. The method of claim 2, wherein the dummy gate structure in an integrated circuit device including a plurality of segments in a set are arranged in a symmetrical pattern.
  22. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상의 플럭스 라인 생성 수동 소자; Passive element flux lines generated on the semiconductor substrate;
    상기 수동 소자 하부의 상기 반도체 기판 상에 배열되고 상기 수동 소자에 의해 발생하는 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하도록 배열된 더미 게이트 구조; Wherein the passive element is arranged on a lower semiconductor substrate of the flux lines generated by the passive elements are arranged so as to block the penetration into the semiconductor substrate a dummy gate structure; And
    상기 수동 소자 하부의 중심 영역에서 상기 더미 게이트 구조에 연결되어 상 기 더미 게이트 구조를 접지로 연결하는 금속 콘택을 포함하는 집적 회로 소자. In the central region of the lower passive elements integrated circuit device comprising a metal contact connected to the dummy gate structure in the group are connected to the dummy gate structure to the ground.
  23. 제22 항에 있어서, 상기 수동 소자는 인덕터이고, 상기 더미 게이트 구조는 일방향으로 연장된 복수의 세그먼트를 포함하고, 상기 복수의 세그먼트의 적어도 절반이 상기 인덕터와 수직하게 연장되는 집적 회로 소자. 23. The method of claim 22, wherein the passive element is an inductor, and wherein the dummy gate structure comprises a plurality of segments extending in one direction, and the integrated circuit element, at least half of the plurality of segments that are vertically extended and the inductor.
  24. 제22 항에 있어서, 상기 수동 소자 하부의 영역에 복수의 소자 분리 영역을 더 포함하고, 상기 더미 게이트 구조 세그먼트들은 상기 소자 분리 영역 상에 놓여져서 제1 쉴드를 정의하는 집적 회로 소자. The method of claim 22 wherein the integrated circuit device of the manual and in the lower region of the device further comprising a plurality of device isolation region, and the dummy gate structure segments are so positioned on the element isolation region defining a first shield.
  25. 제24 항에 있어서, 상기 소자 분리 영역들 사이에 형성되어 상보적인 제2 쉴드를 정의하는 복수의 도전 영역들을 더 포함하는 집적 회로 소자. 25. The method of claim 24, is formed between the device isolation region integrated circuit device further comprises a plurality of conductive regions defining a complementary second shield.
  26. 제25 항에 있어서, 상기 복수의 도전 영역들은 상기 반도체 기판 상의 금속 실리사이드 패턴을 포함하는 집적 회로 소자. 26. The method of claim 25, wherein the plurality of conductive regions are the integrated circuit device comprising a metal silicide pattern on the semiconductor substrate.
  27. 제25 항에 있어서, 상기 더미 게이트 구조 및 상기 복수의 도전 영역들을 덮으며 그 위에 상기 수동 소자가 놓여지는 층간 절연막을 더 포함하는 집적 회로 소자. The method of claim 25, wherein the integrated circuit device of the above was covered with a dummy gate structure, and the plurality of conductive regions further includes an interlayer insulating film which is the passive element is placed thereon.
  28. 제27 항에 있어서, 상기 수동 소자 주변의 상기 층간 절연막 내부에 연장되어 형성되고, 상기 수동 소자를 둘러싸는 경계를 정의하며, 상기 수동 소자에 의해 발생된 플럭스 라인이 상기 경계를 넘어 외부로 침투하는 것을 제한하도록 형성된 도전성 스크린을 더 포함하는 집적 회로 소자. 28. The method of claim 27, is formed extending to the inside of the interlayer insulating film around the passive elements, defining a boundary enclosing the passive element, and the flux lines generated by said passive element to beyond penetrate to the outside of the boundary the integrated circuit device further comprising a conductive screen configured to restrict.
  29. 제28 항에 있어서, 상기 도전성 스크린은 상기 경계를 따라 상기 층간 절연막 내로 서로 소정 간격 이격되어 연장되어 형성된 복수의 도전성 컬럼을 포함하되, 각 도전성 컬럼은 서로 이격되어 배치되고 전기적으로 연결된 복수의 도전성 요소들을 포함하는 집적 회로 소자. The method of claim 28 wherein the electrically conductive screen is a plurality of conductive elements comprising: a plurality of conductive columns formed by extending with a predetermined interval apart from each other into the interlayer insulation film along the border, each of the conductive columns are arranged spaced apart from each other and electrically connected to the integrated circuit device comprising a.
  30. 제29 항에 있어서, 상기 수동소자는 인덕터를 포함하는 집적 회로 소자. The method of claim 29, wherein the integrated circuit device of the passive element is an inductor.
  31. 제30 항에 있어서, 상기 수동 소자 하부는 집적 회로 소자의 수동 소자 영역을 포함하고, 상기 집적 회로 소자는 상기 수동 소자 영역의 상기 경계 외부에 인접한 상기 반도체 기판 상에 액티브 소자 영역을 더 포함하고, 상기 액티브 소자 영역은 상기 다수의 더미 게이트 전극을 형성할 때 형성된 액티브 소자 게이트 전극을 포함하는 집적 회로 소자. 31. The method of claim 30, wherein the passive element lower part is an integrated circuit including a passive device region of the device, said integrated circuit device further comprises an active device region on the semiconductor substrate adjacent to the boundary outside the passive device region, the active device region is an integrated circuit device including the active device gate electrode formed in forming the plurality of dummy gate electrode.
  32. 제30 항에 있어서, 상기 수동 소자 하부 영역은 상기 집적 회로 소자의 수동 소자 영역을 포함하고, 상기 집적 회로 소자는 상기 수동 소자 영역의 상기 경계 외부에 인접한 상기 반도체 기판 상에 액티브 소자 영역을 더 포함하고, 상기 액티브 소자 영역은 상기 다수의 더미 게이트 전극과 동일 층으로 이루어진 액티브 소자 게이트 전극을 포함하는 집적 회로 소자. The method of claim 30, wherein the passive element lower region is the integrated circuit device, comprising a passive component area of ​​said integrated circuit device further comprises an active device region on the semiconductor substrate adjacent to the boundary outside the passive device region , and the active device region is an integrated circuit device including an active element consisting of a gate electrode of the plurality of dummy gate electrode and the same layer.
  33. 제29 항에 있어서, 상기 수동소자의 주변의 상기 층간 절연막내에 연장되어 형성되고, 상기 수동 소자 주변의 제2 경계를 정의하고, 상기 도전성 스크린으로부터 이격되고, 상기 제2 경계를 넘어 수동 소자에 의해 생성된 플럭스 라인이 외부로 침투하는 것을 제한하도록 형성된 상보적인 도전성 스크린을 더 포함하는 집적 회로 소자. 30. The method of claim 29, is formed extending in the insulating film between layers of the periphery of the passive element, defining a second border around the passive elements, and spaced from the conductive screen, beyond the second boundary by a passive element the resulting flux lines are the integrated circuit device further comprising: a complementary conductive screen configured to limit the penetration to the outside.
  34. 제27 항에 있어서, 상기 더미 게이트 구조는 상기 반도체 기판 상의 게이트 절연막 및 상기 게이트 절연막 상의 도전성 게이트 전극을 포함하는 집적 회로 소자. The method of claim 27, wherein the dummy gate structure in an integrated circuit device comprising a gate insulating film and a conductive gate electrode on the gate insulating film on the semiconductor substrate.
  35. 제27 항에 있어서, 상기 층간 절연막은 제1 및 제2 층간 절연막을 포함하고, 상기 제1 층간 절연막은 상기 더미 게이트 전극상에 형성되고 상기 복수의 도전 영역들은 상기 제1 층간 절연막 상에 형성되고 상기 제2 층간 절연막은 상기 복수의 도전 영역 상에 형성된 집적 회로 소자. 28. The method of claim 27, the interlayer insulating film has a first and a second containing an interlayer insulating film, the first interlayer insulating film is formed on the dummy gate electrode of the plurality of conductive regions formed on the first interlayer insulating film the second interlayer insulating film integrated circuit devices formed on conductive regions of said plurality.
  36. 제35 항에 있어서, 상기 수동소자는 커패시터를 포함하는 집적 회로 소자. 36. The method of claim 35, wherein the integrated circuit device of the passive components is a capacitor.
  37. 제26 항에 있어서, 상기 수동 소자 하부의 중심 영역에서 상기 복수의 도전 영역들에 연결되어 상기 복수의 도전 영역들을 접지에 연결하는 금속 콘택을 더 포함하는 집적 회로 소자. 27. The method of claim 26, connected to the plurality of conductive regions in the central region of the lower passive elements integrated circuit device further comprising a metal contact connected to the plurality of conductive regions on the ground.
  38. 제22 항에 있어서, 상기 더미 게이트 구조는 대칭 패턴으로 배열된 복수의 세그먼트들 세트를 포함하는 집적 회로 소자. The method of claim 22, wherein the dummy gate structure in an integrated circuit device including a plurality of segments in a set are arranged in a symmetrical pattern.
  39. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상의 제1 층간 절연막; The first interlayer insulating film on the semiconductor substrate;
    상기 제1 층간 절연막 상의 제2 층간 절연막; The second interlayer insulating film on the first interlayer insulating film;
    상기 제2 층간 절연막 상의 제3 층간 절연막; The third interlayer insulating film on the second interlayer insulating film;
    상기 제3 층간 절연막 상의 플럭스 라인 발생 수동 소자; Flux lines generated passive elements on the third interlayer insulating film;
    상기 수동 소자 하부 영역의 상기 제1 층간 절연막 상에 형성된 제1 접지된 도전성 쉴드 패턴; The manual said first first ground conductive shield pattern formed on the insulating film between layers of the device the lower region; And
    상기 수동 소자 하부 영역의 상기 제2 층간 절연막 상에 형성된 제2 접지된 도전성 쉴드 패턴을 포함하는 집적 회로 소자. The integrated circuit device including a second grounded electrically conductive shield pattern formed on the second interlayer insulating film of the passive element lower region.
  40. 제 39항에 있어서, 상기 제1 및 제2 접지된 도전성 쉴드 패턴은 금속 패턴인 집적 회로 소자. 40. The method of claim 39, wherein said first and second grounded electrically conductive shield metal pattern is a pattern of an integrated circuit device.
  41. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상의 플럭스 라인 발생 수동 소자; Flux lines generated passive element on the semiconductor substrate;
    상기 수동 소자 하부의 반도체 기판내에 형성되어 상기 수동 소자에 의해 발생하는 상기 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하는 제1 쉴드 패턴을 정의하는 복수의 세그먼트들을 구비하는 복수의 소자 분리 영역; It is formed in the semiconductor substrate of the passive element lower first separating a plurality of elements each having a plurality of segments that define a shield pattern area in which the flux lines generated by the passive component blocks the penetration into the semiconductor substrate; And
    상기 복수의 소자 분리 영역 사이에 형성되어 상기 수동 소자에 의해 발생하는 상기 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하는 상보적인 제2 쉴드 패턴을 정의하는 복수의 도전 요소를 포함하는 집적 회로 소자. The integrated circuit device including a plurality of conductive elements defining a complementary second shield pattern that is formed between the plurality of element isolation regions prevents that the flux lines generated by the passive elements from penetrating into the semiconductor substrate.
  42. 제41 항에 있어서, 상기 복수의 도전 요소는 더미 게이트 구조를 포함하는 집적 회로 소자. The method of claim 41, wherein the integrated circuit device of the plurality of conductive elements comprises a dummy gate structure.
  43. 제41 항에 있어서, 상기 복수의 도전 요소는 금속 실리사이드 패턴을 포함하는 집적 회로 소자. The method of claim 41, wherein the integrated circuit device of the plurality of conductive elements comprises a metal silicide pattern.
  44. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상의 플럭스 라인 발생 커패시터; Flux lines generated capacitors on the semiconductor substrate; And
    상기 커패시터 하부 영역내의 상기 반도체 기판 상에 배열되고 상기 커패시터에 의해 발생하는 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하는 더미 게이트 구조를 포함하는 집적 회로 소자. An integrated circuit element which is arranged on the semiconductor substrate in the capacitor the lower region comprises a dummy gate structure in which the flux lines generated by the capacitor blocks the penetration into the semiconductor substrate.
  45. 반도체 기판 내에 액티브 소자 영역과 수동 소자 영역을 형성하는 단계; Forming an active element region and a passive element region in the semiconductor substrate;
    상기 액티브 소자 영역에 액티브 소자의 게이트 전극을 상기 수동 소자 영역에 더미 게이트 전극을 동시에 형성하는 단계; Forming a dummy gate electrode to the gate electrode of the active element in the active device region on the passive device region at the same time;
    상기 게이트 전극 및 더미 게이트 전극 상에 제1 층간 절연막을 형성하는 단계; Forming a first interlayer insulating film on the gate electrode and the dummy gate electrode;
    상기 제1 층간 절연막을 관통하여 상기 더미 게이트 전극의 중심부에서 접촉하는 금속 플러그를 형성하는 단계; The method comprising passing through the first interlayer insulating film to form a metal plug-in contact in the center portion of the dummy gate electrode;
    상기 금속 플러그와 접촉하여 상기 더미 게이트 전극을 접지에 연결하는 금속막 패턴을 형성하는 단계; A step of contacting the metal plug to form a metal film pattern to connect the dummy gate electrode to the ground;
    상기 금속막 패턴 상에 제2 층간 절연막을 형성하는 단계; Forming a second interlayer insulating film on the metal film pattern; And
    상기 더미 게이트 전극 상의 상기 제2 층간 절연막 상에 플럭스 라인 생성 수동 소자를 형성하는 단계를 포함하는 집적 회로 소자. The integrated circuit device including the step of forming a passive element generates flux lines on the dummy gate electrode and the second interlayer insulating film on the.
  46. 반도체 기판내에 액티브 소자 영역과 수동 소자 영역을 형성하는 단계; Forming an active element region and a passive element region in the semiconductor substrate;
    상기 액티브 소자 영역내에 액티브 소자의 게이트 전극을 상기 수동 소자 영역내에 더미 게이트 전극 구조를 동시에 형성하되, 상기 더미 게이트 전극 구조는 복수의 세그먼트들을 포함하고, 상기 각 세그먼트는 제1 방향으로 연장된 부분과 제2 방향으로 연장된 부분을 포함하고, 상기 제2 방향으로 연장된 부분은 상기 제1 방향으로 연장된 부분의 일 말단으로부터 소정 각도로 연장되며, 상기 제1 방향으로 연장된 각 세그먼트들은 상기 제1 방향으로 상기 제2 방향으로 연장된 각 세그먼트들은 상기 제2 방향으로 실질적으로 동일한 각도로 연장되고 서로 소정 간격 이격되어 배열되는 더미 게이트 구조를 형성하는 단계; The but form the gate electrodes of the active elements in the active element region of the dummy gate electrode structure in the passive device region at the same time, and the dummy gate electrode structure comprises a plurality of segments, each segment extending in the first direction part and the included an extended portion in the second direction and extending in the second direction part extends at an angle from one end of the extending portion in the first direction, each segment extending in the first direction are the first in a first direction, each segment extending in the second direction are substantially the same as the step of extending the angle in the second direction and to form a dummy gate structure is arranged spaced a predetermined distance from each other;
    상기 게이트 전극 및 상기 더미 게이트 전극 구조 상에 층간 절연막을 형성하는 단계; Forming a gate electrode and an interlayer insulating film on the dummy gate electrode structure; And
    상기 더미 게이트 전극 구조 상의 상기 층간 절연막 상에 플럭스 라인 생성 수동 소자를 생성하는 단계를 포함하는 집적 회로 소자의 제조 방법. The method of an integrated circuit device including the step of generating a flux lines generated passive element on the interlayer insulating film on the dummy gate electrode structure.
  47. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상의 플럭스 라인 생성 수동 소자; Passive element flux lines generated on the semiconductor substrate; And
    상기 수동 소자의 주변 및 상기 수동 소자와 상기 반도체 기판 사이에 배열되고, 상기 수동 소자로부터 발생하는 상기 플럭스 라인이 상기 반도체 기판으로 침투하는 것을 차단하고 상기 수동 소자로부터 발생하는 상기 플럭스 라인인 상기 수동 소자를 둘러싸는 주변으로 침투하는 것을 차단하는 3차원 자기장 쉴드를 포함하는 집적 회로 소자. The flux lines of the passive element the periphery of the passive elements and the being arranged between the passive elements and the semiconductor substrate, and that the flux lines generated from the passive element blocks the penetration into the semiconductor substrate, generated from said passive device the integrated circuit device including a three-dimensional magnetic field shield, which blocks the penetration of the ambient surrounding.
  48. 제47 항에 있어서, 상기 3차원 자기장 쉴드는 상기 수동 소자 하부 영역내의 상기 반도체 기판 상에 배열된 더미 게이트 구조를 포함하는 집적 회로 소자. The method of claim 47, wherein the three-dimensional magnetic field shield is an integrated circuit device including a dummy gate structure arranged on the semiconductor substrate within the passive element lower region.
  49. 제48 항에 있어서, 상기 더미 게이트 구조는 복수의 길게 연장된 세그먼트들을 포함하는 집적 회로 소자. The method of claim 48, wherein the integrated circuit device of the dummy gate structure comprises a plurality of elongated segments.
  50. 제49 항에 있어서, 상기 반도체 기판 내에 복수의 소자 분리 영역들을 더 포함하고, 상기 더미 게이트 구조 세그먼트들은 상기 소자 분리 영역들 상에 놓여져서 제1 쉴드를 정의하는 집적 회로 소자. 50. The method of claim 49, wherein the integrated circuit device of the further comprising a plurality of device isolation regions in a semiconductor substrate, said dummy gate structure segments are so placed on said element isolation region defining a first shield.
  51. 제50 항에 있어서, 상기 상기 3차원 전자기 쉴드는 상기 소자 분리 영역들 사이에 놓여져서 상보적인 제2 쉴드를 정의하는 복수의 도전 영역들을 더 포함하는 집적 회로 소자. The method of claim 50, wherein said three-dimensional electromagnetic shield integrated circuit device so that lie between the element isolation region further comprises a plurality of conductive regions defining a complementary second shield.
  52. 제51 항에 있어서, 상기 복수의 도전 영역들은 상기 반도체 기판 상의 금속 실리사이드 패턴을 포함하는 집적 회로 소자. The method of claim 51, wherein the plurality of conductive regions are the integrated circuit device comprising a metal silicide pattern on the semiconductor substrate.
  53. 제52 항에 있어서, 상기 더미 게이트 구조 및 상기 복수의 도전 영역을 덮으며 그 위에 상기 수동 소자가 놓여지는 층간 절연막을 더 포함하는 집적 회로 소자. The method of claim 52 wherein the integrated circuit element which covers the said dummy gate structure, and the plurality of conductive regions further includes an interlayer insulating film which is the passive element is placed thereon.
  54. 제53 항에 있어서, 상기 3차원 자기장 쉴드는 상기 수동 소자 주변의 상기 층간 절연막 내부에 연장되어 형성되고 상기 수동 소자를 둘러싸는 경계를 정의하 며 상기 수동 소자에 의해 발생된 플럭스 라인이 상기 경계를 넘어 외부로 침투하는 것을 제한하도록 형성된 도전성 스크린을 더 포함하는 집적 회로 소자. The method of claim 53, wherein the three-dimensional magnetic field shields the the surrounding passive elements is formed extending to the inside of the inter-layer insulating film and said defining a boundary enclosing the passive elements generated by said passive element flux lines the boundary the integrated circuit device further comprising a conductive screen configured to limit the penetration beyond the outside.
  55. 제54 항에 있어서, 상기 도전성 스크린은 상기 경계를 따라 상기 층간 절연막 내로 서로 소정 간격 이격되어 연장되어 형성된 복수의 도전성 컬럼을 포함하되, 상기 각 도전성 컬럼은 서로 이격되어 배치되고 전기적으로 연결된 복수의 도전 요소들을 포함하는 집적 회로 소자. The method of claim 54, wherein the electrically conductive screen is a plurality of electrically conductive comprising a plurality of conductive columns formed by extending with a predetermined interval apart from each other into the interlayer insulation film along the border, each of the conductive columns are arranged spaced apart from each other and electrically connected to the integrated circuit device comprising the elements.
  56. 제50 항에 있어서, 상기 수동 소자 하부의 중심 영역에 있는 더미 게이트 구조와 연결되어 상기 더미 게이트 구조를 접지에 연결하는 금속 콘택을 더 포함하는 집적 회로 소자. 51. The method of claim 50, connected to the dummy gate structure in the center region of the lower passive elements integrated circuit device further comprising a metal contact connected to said dummy gate structure to the ground.
  57. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상의 플럭스 라인 생성 수동 소자; Passive element flux lines generated on the semiconductor substrate; And
    상기 수동 소자 하부의 상기 반도체 기판 상에 배열된 복수의 더미 게이트 구조로, 각 더미 게이트 구조들은 서로 이격되어 배열되고 상기 수동 소자에 의해 발생하는 플럭스 라인이 반도체 기판에 침투하는 것을 차단하는 복수의 더미 게이트 구조를 포함하는 집적 회로 소자. A plurality of dummy gate structure arranged on the semiconductor substrate of the passive element bottom, each of the dummy gate structure are a plurality of the dummy block to penetrate the semiconductor substrate flux lines generated are arranged apart from each other by the passive elements the integrated circuit device comprising a gate structure.
  58. 제57 항에 있어서, The method of claim 57, wherein
    상기 복수의 더미 게이트 구조 상의 층간 절연막; An interlayer insulating film on the plurality of dummy gate structure;
    상기 층간 절연막 상의 접지에 연결된 금속막; A metal film connected to the ground on the interlayer insulating film; And
    상기 금속막으로부터 상기 복수의 더미 게이트 구조로 연장되어 상기 금속막을 통해 상기 복수의 더미 게이트 구조를 접지로 연결하는 복수의 도전 콘택을 포함하는 집적 회로 소자. An integrated circuit element which is extended in the plurality of dummy gate structure includes a plurality of conductive contacts connecting said plurality of dummy gate structure to the ground through the metal film from the metal film.
  59. 제58 항에 있어서, 상기 복수의 게이트 구조상의 층간 절연막 상에 상기 복수의 게이트 구조를 덮으며, 그 위에 상기 수동 소자가 놓여지는 층간 절연막을 더 포함하는 집적 회로 소자. The method of claim 58, wherein were cover the plurality of gate structures on the plurality of the gate structure, the interlayer insulating film, over the integrated circuit device further comprising an interlayer insulating film which is the passive element placed.
  60. 제59 항에 있어서, 상기 수동 소자 하부 영역에 복수의 소자 분리 영역을 더 포함하고, 상기 더미 게이트 구조는 상기 소자 분리 영역상에 놓여져서 제1 쉴드를 정의하는 집적 회로 소자. The method of claim 59 wherein the passive component further comprises a plurality of element isolation region to the lower region, and the dummy gate structure in an integrated circuit device to define a first shield so positioned on the element isolation region.
  61. 제60 항에 있어서, 상기 복수의 소자 분리 영역 사이에 형성되어 상보적인 제2 쉴드를 정의하는 복수의 도전 영역들을 더 포함하는 집적 회로 소자. 61. The method of claim 60, is formed between the plurality of element isolation regions integrated circuit device further comprises a plurality of conductive regions defining a complementary second shield.
  62. 제61 항에 있어서, 상기 수동 소자 주변의 상기 층간 절연막 내부에 연장되어 형성되고, 상기 수동 소자를 둘러싸는 경계를 정의하며, 상기 수동 소자에 의해 발생된 플럭스 라인이 상기 경계를 넘어 외부로 침투하는 것을 제한하도록 형성된 도전성 스크린을 더 포함하는 집적 회로 소자. The method of claim 61 wherein is formed extending to the inside of the interlayer insulating film around the passive elements, defining a boundary enclosing the passive element, and the flux lines generated by said passive element to beyond penetrate to the outside of the boundary the integrated circuit device further comprising a conductive screen configured to restrict.
  63. 제62 항에 있어서, 상기 도전성 스크린은 상기 경계를 따라 상기 층간 절연막 내로 서로 소정 간격 이격되어 연장되어 형성된 복수의 도전성 컬럼을 포함하되, 각 도전성 컬럼은 서로 이격되어 배치되고 전기적으로 연결된 복수의 도전 요소들을 포함하는 집적 회로 소자. 63. The method of claim 62 wherein the conductive screen has a plurality of conductive elements comprising: a plurality of conductive columns formed by extending with a predetermined interval apart from each other into the interlayer insulation film along the border, each of the conductive columns are arranged spaced apart from each other and electrically connected to the integrated circuit device comprising a.
  64. 제61 항에 있어서, 상기 복수의 더미 게이트는 제1 방향으로 연장된 부분과 제2 방향으로 연장된 부분을 포함하고, 상기 제2 방향으로 연장된 부분은 상기 제1 방향으로 연장된 부분의 일 말단으로부터 소정 각도로 연장되며, 상기 제1 방향으로 연장된 각 세그먼트들은 상기 제1 방향으로 상기 제2 방향으로 연장된 각 세그먼트들은 상기 제2 방향으로 실질적으로 동일한 각도로 연장되고 서로 소정 간격 이격되어 배열되는 집적 회로 소자. 62. The method of claim 61, wherein the plurality of dummy gate with an extended portion in the portion and a second direction extending in a first direction and extending in the second direction part of one of the extended portion in the first direction extends from the end at an angle, wherein each segment extending in a first direction are each segment extending in the first direction and the second direction may extend to substantially the same angle as in the second direction is a predetermined distance away from each other an integrated circuit element is arranged.
  65. 제64 항에 있어서, 상기 복수의 더미 게이트는 대칭 패턴으로 배열된 복수의 더미 게이트 세트를 포함하는 집적 회로 소자. The method of claim 64, wherein the integrated circuit device of the plurality of dummy gate comprises a plurality of dummy gate set arranged in a symmetrical pattern.
  66. 제61 항에 있어서, 상기 수동 소자 하부 중심 영역의 복수의 더미 게이트에 연결되어 상기 복수의 더미 게이트를 접지에 연결하는 금속 콘택을 더 포함하는 집적 회로 소자. 62. The method of claim 61, connected to the plurality of the dummy gates of the passive element lower central region integrated circuit device further comprising a metal contact connected to said plurality of dummy gate to ground.
  67. 반도체 기판; A semiconductor substrate;
    상기 반도체 기판 상의 제1 층간 절연막; The first interlayer insulating film on the semiconductor substrate;
    상기 제1 층간 절연막 상의 제2 층간 절연막; The second interlayer insulating film on the first interlayer insulating film;
    상기 제2 층간 절연막 상의 제3 층간 절연막; The third interlayer insulating film on the second interlayer insulating film;
    상기 제3 층간 절연막 상의 플럭스 라인 생성 수동 소자; Passive element flux lines generated on the third interlayer insulating film;
    상기 수동 소자 하부 영역의 상기 제1 층간 절연막 상의 제1 금속 도전성 쉴드 패턴; Said manual first metal conductive shield pattern on the first interlayer insulating film of the device the lower region; And
    상기 수동 소자 하부 영역의 상기 제2 층간 절연막 상의 제2 금속 도전성 쉴드 패턴을 포함하는 집적 회로 소자. The integrated circuit device comprising a second metal conductive shield pattern on the second interlayer insulating film of the passive element lower region.
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