KR100631942B1 - method for forming a transistor in a semiconductor device - Google Patents
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Abstract
반도체 장치의 트랜지스터 형성 방법이 개시된다. 기판 상에 형성한 포토레지스트 패턴을 식각 마스크로 사용한 식각을 실시하여 상기 기판에 단차부를 형성하고, 상기 단차부를 갖는 기판 상에 산화막을 형성한 후, 상기 기판에 불순물을 주입하여 접합 영역을 형성한다. 그리고, 상기 단차부에만 산화막이 형성되는 산화막 패턴을 형성한 후, 상기 산화막 패턴 상에 폴리 실리콘막 패턴 및 하드 마스크막 패턴을 형성한다. 이와 같이, 소스 전극 및 드레인 전극의 형성을 위하여 실시하는 불순물 주입을 게이트 전극의 형성 이전에 실시한다.Disclosed is a method of forming a transistor of a semiconductor device. Etching is performed using the photoresist pattern formed on the substrate as an etching mask to form a stepped portion on the substrate, an oxide film is formed on the substrate having the stepped portion, and impurities are then injected into the substrate to form a junction region. . Then, after forming an oxide film pattern in which an oxide film is formed only in the stepped portion, a polysilicon film pattern and a hard mask film pattern are formed on the oxide film pattern. In this way, the impurity implantation performed for the formation of the source electrode and the drain electrode is performed before the formation of the gate electrode.
Description
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a transistor in a semiconductor device according to an embodiment of the present invention.
본 발명은 반도체 장치의 트랜지스터 형성 방법에 관한 것으로서, 보다 상세하게는 안정적인 전기적 특성을 갖는 반도체 장치의 트랜지스터 형성 방법에 관한 것이다.The present invention relates to a method for forming a transistor of a semiconductor device, and more particularly, to a method for forming a transistor of a semiconductor device having stable electrical characteristics.
반도체 장치가 고집적화 및 고속화됨에 따라 미세 패턴의 형성이 요구되고 있으며, 각 패턴들의 폭(width) 뿐만 아니라 패턴과 패턴 사이의 간격(spacing)도 현저하게 감소하고 있다. 때문에, 트랜지스터의 게이트 전극의 경우에도 폭과 간격이 현저하게 감소하고 있는 추세이다. 따라서, 상기 트랜지스터의 소스 전극과 드레인 전극 사이의 거리 또한 감소하고 있다. 그러나, 상기 소스 전극과 드레인 전극 사이의 거리가 감소함에 따라 공정 상에 난점이 빈번하게 발생한다.As semiconductor devices become more integrated and faster, the formation of fine patterns is required, and not only the width of each pattern but also the spacing between the patterns is significantly reduced. Therefore, even in the case of the gate electrode of the transistor, the width and the interval are significantly decreasing. Therefore, the distance between the source electrode and the drain electrode of the transistor is also decreasing. However, as the distance between the source electrode and the drain electrode decreases, difficulties frequently arise in the process.
먼저, 펀치 쓰로우와 소스 전극과 드레인 전극 사이의 증가된 필드 영역에 의해 핫 케리어 효과(hot carrier effect)가 발생하는 난점을 들 수 있다. 때문에, 반도체 장치의 데그러데이션(degradation) 및 누설 전류의 유발로 인하여 리프레쉬(refresh) 특성의 저하를 가져온다. 또한, 상기 핫 케리어 효과의 발생을 저지하기 위하여 엘디디(LDD) 구조를 적용하지만 소스 전극과 드레인 전극이 저농도로 도핑되기 때문에 통과 전류가 미약하여 저속의 스위칭(switching)이 발생한다.First, there is a difficulty in that a hot carrier effect occurs due to the punch throw and the increased field region between the source electrode and the drain electrode. Therefore, the degradation of the refresh characteristics is caused due to the degradation and leakage current of the semiconductor device. In addition, although the LDD structure is applied to prevent the occurrence of the hot carrier effect, since the source electrode and the drain electrode are lightly doped, the pass current is weak, resulting in low-speed switching.
그리고, 트렌지스터의 게이트 전극 또는 다른 구조물들에 의한 접합 비대칭(junction asymetry)이 발생하는 난점을 들 수 있다. 즉, 게이트 전극을 형성한 후 실시하는 이온 주입에서 기판의 틸팅(tilting)을 적용할 경우 게이트 전극 또는 다른 구조물에 의해 이온이 주입되는 면적의 차가 발생하게 되고, 이에 따라 이온이 주입된 접합 영역의 비대칭이 발생하는 것이다. 이와 같이, 상기 접합 비대칭은 채널링(channeling) 효과를 저지하기 위하여 이온 주입시 시도하는 틸딩의 진행을 어렵게 만든다. 이는, 웰(well) 모양의 차이를 유발시켜 설계시 웰의 용적을 제한하는 원인으로 작용하고, 또한 세도우(shadow) 효과에 의해 이온 주입이 전혀 이루어지지 않는 영역을 발생하는 원인으로 작용한다. 아울러, 틸팅이 이루어지지 않은 상태에서 이온 주입을 실시할 경우 채널링 효과에 의해 접합 영역의 깊이 조절이 용이하지 않기 때문에 Rp의 보상을 위하여 더 많은 이온을 주입해야 하는 상황을 발생시킨다. 이와 같이, 많은 이온을 주입할 경우에는 필드 영역을 더욱 강화시켜 리프레쉬 열화를 가져온다.In addition, a difficulty in generating junction asymetry due to the gate electrode or other structures of the transistor may be mentioned. In other words, when applying the tilting of the substrate in the ion implantation performed after the gate electrode is formed, a difference in the area where ions are implanted by the gate electrode or another structure is generated, and thus Asymmetry occurs. As such, the junction asymmetry makes it difficult to proceed with tilting attempts at ion implantation in order to block channeling effects. This causes the difference in the shape of the well (well), which acts as a cause of limiting the volume of the well in the design, and also causes the generation of a region where the ion implantation is not made at all by the shadow effect (shadow). In addition, when ion implantation is performed without tilting, it is difficult to control the depth of the junction region due to the channeling effect, thereby generating a situation in which more ions must be implanted to compensate for Rp. As described above, when a large amount of ions are implanted, the field region is further strengthened, resulting in refresh degradation.
따라서, 종래에는 소스 전극과 드레인 전극의 거리가 매우 미세한 구조를 갖 는 트랜지스터의 형성이 용이하지 않는 문제점을 갖는다.Accordingly, there is a problem in that a transistor having a structure having a very small distance between a source electrode and a drain electrode is not easily formed in the related art.
본 발명의 목적은 소스 전극과 드레인 전극 사이에 형성한 단차부에 게이트 전극을 갖는 반도체 장치의 트랜지스터 형성 방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a transistor of a semiconductor device having a gate electrode at a step formed between a source electrode and a drain electrode.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 트랜지스터 형성 방법은 기판의 접합 영역 형성 예정 부분을 노출시키는 포토레지스트 패턴을 상기 기판 상에 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 기판의 노출된 부분을 식각하여 돌출된 단차부를 형성하는 단계; 상기 포토레지스트 패턴을 제거하고 상기 단차부를 갖는 상기 기판 상에 산화막을 형성하는 단계; 상기 기판과 동일한 도전형의 불순물을 틸트 이온 주입 방법 또는 트위스트 이온 주입 방법으로 상기 기판에 이온 주입하여 상기 단차부의 하부에 펀치 쓰로우 스토퍼를 형성하는 단계와; 상기 기판과 다른 도전형의 불순물을 상기 기판을 틸팅시키지 않은 상태에서 이온 주입하여 상기 단차부의 양측에 접합 영역을 형성하는 단계; 상기 접합 영역에 형성된 산화막을 제거하여 상기 단차부에만 산화막이 형성되는 산화막 패턴을 형성하는 단계; 및 상기 산화막 패턴 상에 폴리 실리콘막 패턴 및 하드 마스크막 패턴을 형성함으로서 게이트 전극을 형성하는 단계를 포함한다.According to one or more exemplary embodiments, a transistor forming method includes: forming a photoresist pattern on a substrate to expose a portion of a substrate to be bonded; Etching the exposed portion of the substrate by using the photoresist pattern as an etching mask to form a protruding step portion; Removing the photoresist pattern and forming an oxide film on the substrate having the stepped portion; Ion-implanting the substrate of the same conductivity type as the substrate with a tilt ion implantation method or a twist ion implantation method to form a punch through stopper under the stepped portion; Forming a junction region on both sides of the stepped portion by ion implanting impurities of another conductivity type different from the substrate without tilting the substrate; Removing an oxide film formed in the junction region to form an oxide film pattern in which an oxide film is formed only at the stepped portion; And forming a gate electrode by forming a polysilicon layer pattern and a hard mask layer pattern on the oxide layer pattern.
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여기서, 상기 노출된 기판의 식각은 등방성 식각을 실시하는 것이 바람직하다. 즉, 식각이 이루어지는 영역에 고의로 언더컷을 형성하기 위하여 상기 등방성 식각을 실시하는 것이다. 이는, 펀치 쓰로우 스토퍼의 마진을 충분하게 확보하기 위함이다. 아울러, 상기 등방성 식각을 달성하기 위하여 습식 식각이 바람직하지 만, 건식 식각을 실시할 수도 있다.Here, the etching of the exposed substrate is preferably performed isotropic etching. That is, the isotropic etching is performed to intentionally form an undercut in the region where the etching is performed. This is to secure a sufficient margin of the punch throw stopper. In addition, wet etching is preferable in order to achieve the isotropic etching, but dry etching may be performed.
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또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 트랜지스터 형성 방법은 기판 상에 에피텍시층을 형성하는 단계; 상기 에피텍시층 상에 접합 영역 형성 예정 부분을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 에피택시층의 노출 부분을 상기 기판이 노출되도록 식각하여 돌출된 단차부를 형성하는 단계; 상기 포토레지스트 패턴을 제거하고 상기 단차부를 갖는 상기 기판 상에 산화막을 형성하는 단계; 상기 기판과 동일한 도전형의 불순물을 틸트 이온 주입 방법 또는 트위스트 이온 주입 방법으로 상기 기판에 이온 주입하여 상기 단차부의 하부에 펀치 쓰로우 스토퍼를 형성하는 단계와; 상기 기판과 다른 도전형의 불순물을 상기 기판을 틸팅시키지 않은 상태에서 이온 주입하여 상기 단차부의 양측에 접합 영역을 형성하는 단계; 상기 접합 영역에 형성된 산화막을 제거하여 상기 단차부에만 산화막이 형성되는 산화막 패턴을 형성하는 단계; 및 상기 산화막 패턴 상에 폴리 실리콘막 패턴 및 하드 마스크막 패턴을 형성함으로서 게이트 전극을 형성하는 단계를 포함한다.In addition, a method of forming a transistor of a semiconductor device according to another embodiment of the present invention for achieving the above object comprises the steps of forming an epitaxial layer on a substrate; Forming a photoresist pattern on the epitaxial layer to expose a portion to be bonded; Using the photoresist pattern as an etch mask, etching the exposed portion of the epitaxy layer to expose the substrate to form a protruding step portion; Removing the photoresist pattern and forming an oxide film on the substrate having the stepped portion; Ion-implanting the substrate of the same conductivity type as the substrate with a tilt ion implantation method or a twist ion implantation method to form a punch through stopper under the stepped portion; Forming a junction region on both sides of the stepped portion by ion implanting impurities of another conductivity type different from the substrate without tilting the substrate; Removing an oxide film formed in the junction region to form an oxide film pattern in which an oxide film is formed only at the stepped portion; And forming a gate electrode by forming a polysilicon layer pattern and a hard mask layer pattern on the oxide layer pattern.
이와 같이, 본 발명에 의하면 게이트 전극을 형성한 이후에 소스 전극 및 드레인 전극의 형성을 위하여 실시하는 불순물 주입을 게이트 전극의 형성 이전에 실시한다. 또한, 게이트 전극을 형성하기 위한 영역에 미리 단차부를 형성한다. 특히, 상기 단차부를 형성하고, 상기 단차부에 게이트 전극을 마련함으로서 단차부만큼의 게이트 전극의 채널 길이를 더 길게 형성할 수 있다.As described above, according to the present invention, after the gate electrode is formed, impurity implantation performed for the formation of the source electrode and the drain electrode is performed before the formation of the gate electrode. Further, the stepped portion is formed in advance in the region for forming the gate electrode. In particular, by forming the stepped portion and providing the gate electrode in the stepped portion, the channel length of the gate electrode as long as the stepped portion can be formed longer.
따라서, 본 발명의 트랜지스터는 소스 전극 및 드레인 전극이 게이트 전극과 단차를 갖기 때문에 고농도의 소스 전극과 드레인 전극의 길이를 더 길게 만들 수 있어 쇼트 채널 효과를 현저하게 줄임으로서 핫 케리어 효과를 현저하게 줄일 수 있다. 아울러, 소스 전극과 드레인 전극 사이의 펀치 쓰로우 스토퍼도 보다 얕게 형성할 수 있기 때문에 펀치 쓰로우 마진을 충분하게 확보할 수 있다.Therefore, in the transistor of the present invention, since the source electrode and the drain electrode have a step with the gate electrode, the length of the high concentration source electrode and the drain electrode can be made longer, thereby significantly reducing the short channel effect, thereby significantly reducing the hot carrier effect. Can be. In addition, since the punch through stopper between the source electrode and the drain electrode can be formed more shallowly, the punch through margin can be sufficiently secured.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명 하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a transistor in a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 소자 분리막(12)을 갖는 기판(10)을 마련한다. 이때, 소자 분리막(12)은 주로 트렌치 소자 분리막이다. 이에 따라, 기판(10)은 소자 분리막(12)에 의해 액티브 영역과 필드 영역으로 구분된다. 이어서, 기판(10) 상에 포토레지스트막을 형성한다. 그리고, 사진 식각 공정을 실시하여 상기 포토레지스트막을 포토레지스트 패턴(14)으로 형성한다. 이때, 포토레지스트 패턴(14)은 기판(10)의 액티브 영역 상에 형성되는데, 특히 게이트 전극이 형성될 영역에 형성된다.Referring to FIG. 1A, a
도 1b를 참조하면, 상기 포토레지스트 패턴(14)을 식각 마스크로 사용한 식각을 실시한다. 이때, 상기 식각은 등방성 식각으로 이루어진다. 이에 따라, 상기 포토레지스트 패턴(14)에 의해 노출된 기판(10)이 제거되고, 등방성 식각으로 인하여 포토레지스트 패턴(14)의 하부에는 언더컷(undercut)이 발생한다. 이와 같이, 상기 식각을 실시함으로서 기판(10)에는 단차부(16)가 형성된다. 그리고, 산소 플라즈마를 사용하여 기판(10) 상에 잔류하는 포토레지스트 패턴(14)을 완전히 제거한다.Referring to FIG. 1B, etching is performed using the
도 1c 및 도 1d를 참조하면, 상기 단차부(16)를 갖는 기판(10) 상에 산화막(18)을 형성한다. 이때, 상기 산화막(18)은 주로 문턱 전압 조절용의 역할을 갖는다.1C and 1D, an
그리고, 상기 기판(10)에 불순물 즉, 이온을 주입한다. 이때, 상기 이온 주입은 기판(10)을 틸팅시킨 상태에서 실시하거나 틸팅시키지 않은 상태에서 실시하거나 작업자가 임의로 결정할 수 있다. 즉, 상기 기판을 틸팅시킨 상태에서의 이온 주입은 틸트 이온 주입 또는 트위스트 이온 주입 등에 의해 달성될 수 있다. 이와 같이, 상기 이온 주입을 실시함으로서 기판(10)에는 접합 영역(20a, 20b)이 형성된다. 즉, 단차부(16)와 인접하는 기판(10)에 접합 영역(20a, 20b)이 형성되는데, 이는 트랜지스터의 소스 전극(20a) 및 드레인 전극(20b)에 해당한다.
단차부(16)가 형성된 기판(10)에는 펀치 쓰로우 스토퍼(22)를 형성한다. 이때, 단차부를 갖는 영역에 펀치 쓰로우 스토퍼가 형성되기 때문에 충분한 마진의 확보가 가능하다.In addition, impurities, ie, ions, are injected into the
A
이어서, 상기 단차부(16)에만 산화막(18)이 남겨지는 산화막 패턴(30a)을 형성한 후, 산화막 패턴(30a) 상에 폴리 실리콘막 패턴(30b) 및 하드 마스크막 패턴(30c)을 형성한다. 상기 폴리 실리콘막 패턴(30b) 및 하드 마스크막 패턴(30c)의 형성은 주로 적층 및 식각에 의해 달성된다. 아울러, 상기 하드 마스크막 패턴(30c)은 질화막 패턴인 것이 바람직하다.Subsequently, after the
이와 같이, 상기 단차부(16) 상에 산화막 패턴(30a), 폴리 실리콘막 패턴(30b) 및 하드 마스크막 패턴(30c)을 형성함으로서 상기 단차부(16) 상에는 산화막 패턴(30a), 폴리 실리콘막 패턴(30b) 및 하드 마스크막 패턴(30c)으로 이루어지는 게이트 전극(30)이 마련된다.As such, the
이에 따라, 기판(10)에는 게이트 전극(30), 소스 전극(20a) 및 드레인 전극(20b)을 갖는 트랜지스터가 형성된다.Accordingly, the transistor having the
아울러, 본 발명의 다른 실시예에서 상기 단차부를 에피텍시층(epitexy layer)으로 형성할 수도 있다. 이 경우, 상기 기판의 전면에 에피텍시층을 형성한 후, 상기 단차부가 형성될 부분을 제외한 소스 전극 및 드레인 전극이 형성될 부분만을 식각하는 방법이 있고, 또한, 상기 소스 전극 및 드레인 전극이 형성될 부분까지 에피텍시를 실시한 후, 채널이 될 부분에 추가적인 에피텍시를 실시하여 소스 전극과 드레인 전극에 단차를 주는 방법 등이 있다.In addition, in another embodiment of the present invention, the stepped portion may be formed of an epitaxial layer. In this case, after the epitaxial layer is formed on the entire surface of the substrate, there is a method of etching only the portion where the source electrode and the drain electrode are to be formed except for the portion where the stepped portion is to be formed. After the epitaxy to the portion to be formed, there is a method of giving a step between the source electrode and the drain electrode by performing additional epitaxy on the portion to be the channel.
이와 같이, 본 발명의 트랜지스터 형성 방법은 반도체 장치가 더욱 미세화됨에 따라 필연적으로 발생하는 쇼트 채널 효과를 저지한다. 즉, 게이트 전극과 인접하는 양단의 소스 전극과 드레인 전극 사이의 길이를 단차부의 형성에 의한 프로파일의 변경으로서 더욱 길게 확보함으로서 쇼트 채널 효과를 저지하는 것이다. 아울러, 소스 전극과 드레인 전극보다 상부에 게이트 전극 즉, 채널이 위치하기 때문에 펀치 쓰로우 스토퍼의 충분한 마진 확보가 가능하다.As described above, the transistor forming method of the present invention prevents the short channel effect inevitably occurring as the semiconductor device is further miniaturized. That is, the short channel effect is prevented by ensuring the length between the source electrode and the drain electrode at both ends adjacent to the gate electrode as a profile change by the formation of the stepped portion. In addition, since the gate electrode, that is, the channel is positioned above the source electrode and the drain electrode, sufficient margin of the punch throw stopper can be secured.
따라서, 본 발명의 방법에 따라 형성한 트랜지스터는 안정적인 전기적 특성을 갖는 효과를 기대할 수 있다. Therefore, the transistor formed according to the method of the present invention can be expected to have an effect having a stable electrical characteristics.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
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Country Status (1)
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-
2004
- 2004-04-02 KR KR1020040022830A patent/KR100631942B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR20050097642A (en) | 2005-10-10 |
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