KR100631214B1 - 밸룬이 장착된 밸런스 필터 패키징 칩 및 그 제조방법 - Google Patents

밸룬이 장착된 밸런스 필터 패키징 칩 및 그 제조방법 Download PDF

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Abstract

밸룬이 장착된 밸런스 필터 패키징 칩 및 그 제조방법이 개시된다. 본 발명에 따른 밸런스 필터 패키징 칩은, 디바이스 기판, 디바이스 기판에 탑재되는 밸런스 필터, 디바이스 기판의 소정 영역에 적층되는 본딩(bonding)층, 밸런스 필터 상부에 캐비티를 형성하면서, 본딩층에 의해서 디바이스 기판과 결합되는 패키징 기판, 패키징 기판 상부의 소정의 영역에 위치하는 밸룬(balun), 및 밸룬(balun)을 패시베이팅(passivating)하는 인슐레이터층을 포함한다. 이에 의해 소자의 크기를 축소할 수 있고, 공정의 단순화를 이룰 수 있다.
밸룬, 밸런스 필터, 패키징 칩, 디바이스 기판, 패키징 기판

Description

밸룬이 장착된 밸런스 필터 패키징 칩 및 그 제조방법 { Balance filter packaging chip with balun and manufacturing method of it }
도 1은 종래의 밸룬과 밸런스 필터의 구성을 도시하는 블럭도,
도 2는 본 발명의 일 실시 예에 따른 밸룬이 장착된 밸런스 필터 패키징 칩 의 구성을 나타내는 수직 단면도, 그리고
도 3a 내지 도 3m은 본 발명의 일 실시 예에 따른 밸룬이 장착된 밸런스 필터 패키징 칩의 제조방법을 설명하기 위한 수직 단면도들이다.
* 도면 주요 부분에 대한 부호의 설명 *
310 : 패키징 기판 320 : 메탈층
330 : 비아홀 340 : 전극
350 : 커패시터 360 : 인슐레이터층
370 : 인덕터 380 : 디바이스 기판
390 : 밸런스 필터 400 : 본딩층
본 발명은 밸룬이 장착된 밸런스 필터 패키징 칩 및 그 제조방법에 관한 것 으로, 보다 상세하게는 밸룬을 패키징 기판 상에 제작함으로써, 소자의 크기를 축소할 수 있고, 공정의 단순화를 이룰 수 있는 밸룬이 장착된 밸런스 필터 패키징 칩 및 그 제조방법에 관한 것이다.
밸룬(balun:balance to unbalance transformer)은 대지에 대하여 평형한 회로를 한쪽 끝이 접지돼 있는 증폭 회로와 결합할 때, 평형 회로의 대지 평형이 무너지는 것을 방지하기 위해서, 또는 초단파대 전송 회로에서 접지에 대하여 평형하고 있는 회로와 동축 케이블과 같은 불평형 회로를 접속할 때 사용하는 정합용 트랜스포머이다.
필터는 원하는 형태의 신호 파형만 통과시키고 원하지 않는 파형들을 걸러 내는 전자 회로의 한 가지이다. 일반적으로 인덕턴스 L 및 용량 C의 조합으로 된다. 주파수가 매우 높은 초단파(VHF)대에서 레헤르선이나 동축선을 소자로 하는 필터를 사용하며, 그보다 주파수가 높은 마이크로파대에서는 도파관 필터가 사용된다.
그 외 특수한 것으로서 용량과 저항으로 된 CR 필터, 기계적 공진을 이용한 수정 필터, 메커니컬 필터 등이 있다. 필터의 기능상으로 분류하면, 어느 주파수 이하의 신호를 통과시키는 LPF(low pass filter), 어느 주파수 이상의 신호만 통과시키는 HPF(high pass filter), 어느 주파수 대역의 신호를 통과시키는 BPF(band pass filter)와 어느 주파수 대역의 신호만을 정지시키는 BEF(band elimination filter)가 있다.
도 1은 종래의 밸룬과 밸런스 필터의 구성을 도시하는 블럭도이다.
도 1에 도시된 바와 같이, 안테나(10)는 무선으로 송신되는 신호를 수신하여 밸룬(20)에 전송한다. 밸룬(20)은 안테나(10)로부터 수신된 무선 신호를 180도의 위상차이를 갖는 두 개의 신호를 생성하여 밸런스 필터(30)로 출력한다.
밸런스 필터(30)에는 180도의 위상차이를 갖는 두 개의 신호가 입력되기 때문에 언밸런스 필터보다 밸런스 필터가 전력 효율이 우수하고, 따라서 밸런스 필터(30)는 언밸런스 필터보다 배터리 소모량이 적고, 큰 진폭이 필요하지 않기 때문에 노이즈가 상대적으로 덜 발생한다. 이러한 장점 때문에 밸룬과 밸런스 필터의 사용이 요구되고 있다.
종래의 기술은 밸룬과 밸런스 필터를 따로 제작한 후 하이브리드 방식으로 연결을 하거나 집적화 공정으로 밸런스 필터와 밸룬을 함께 제작하였다. 종래 방식은 소자의 크기가 증가하거나, 필터와 함께 공정함으로써, 공정이 복잡하여 수율이 떨어지는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 밸룬을 패키징 기판 상에 제작함으로써, 소자의 크기를 축소할 수 있고, 공정의 단순화를 이룰 수 있는 밸룬이 장착된 밸런스 필터 패키징 칩 및 그 제조방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 밸런스 필터 패키징 칩은, 디바이스 기판, 상기 디바이스 기판에 탑재되는 밸런스 필터, 상 기 디바이스 기판의 소정 영역에 적층되는 본딩(bonding)층, 상기 밸런스 필터 상부에 캐비티를 형성하면서, 상기 본딩층에 의해서 상기 디바이스 기판과 결합되는 패키징 기판, 상기 패키징 기판 상부의 소정의 영역에 위치하는 밸룬(balun), 및 상기 밸룬(balun)을 패시베이팅(passivating)하는 인슐레이터층을 포함한다.
상기 패키징 기판은, 상기 패키징 기판을 관통하는 적어도 하나 이상의 비아홀(via hole), 상기 적어도 하나 이상의 비아홀 및 상기 본딩층을 연결하는 메탈층, 및 상기 패키징 기판 상부 표면에서 상기 적어도 하나 이상의 비아홀과 전기적으로 연결되는 적어도 하나 이상의 전극을 포함한다.
상기 밸룬(balun)은, 커패시터 및 인덕터를 포함하는 것이 바람직하다.
본 발명에 따른 밸런스 필터 패키징 칩은, 상기 인슐레이터층을 관통하여, 상기 패키징 기판의 상부에 제작된 전극에 연결되는 적어도 하나 이상의 연결전극을 더 포함한다.
본 발명의 일 실시 예에 따른 밸런스 필터 패키징 칩 제조방법은, 패키징 기판을 제작하는 단계, 상기 패키징 기판의 상부에 밸룬을 제작하는 단계, 상기 패키징 기판을 밸런스 필터가 탑재된 디바이스 기판과 결합시키는 단계를 포함한다.
상기 패키징 기판을 제작하는 단계는, 상기 패키징 기판의 하부 표면 상의 소정 영역을 식각하여 캐비티(cavity)를 제작하는 단계, 상기 패키징 기판 하부 표면 전면에 메탈층을 증착하는 단계, 상기 패키징 기판을 패터닝하여 비아홀을 제작하는 단계, 상기 메탈층을 소정 형태로 패터닝한 후, 메탈층을 시드(seed) 층으로 하여 상기 비아홀을 도전 물질로 채우는 단계, 및 상기 비아홀 상부에 연결되는 전 극을 증착하는 단계를 포함한다.
상기 밸룬을 제작하는 단계는, (a) 상기 패키징 기판 상부 표면의 소정의 위치에 커패시터를 증착하는 단계, (b) 상기 전극과 상기 커패시터의 소정의 부분을 패터닝으로 남겨둔 상태에서 인슐레이터로 패시베이션(passivation)하는 단계, (c) 상기 패시베이션이 안된 전극 및 커패시터의 소정의 부분을 메탈로 도금하는 단계, (d) 상기 메탈로 도금된 커패시터의 소정의 부분에 인덕터를 패터닝 방식으로 연결하는 단계, 및 (e) 상기 전극의 소정의 부분을 패터닝으로 남겨둔 상태에서 인슐레이터로 상기 인덕터를 패시베이션(passivation)하는 단계를 포함한다.
상기 (b)단계는, 폴리머(polymer)로 패시베이션(passivation)하는 것이 바람직하다.
상기 밸룬을 제작하는 단계는, 상기 (e)단계 후에, 상기 전극의 소정의 부분에 금(Au)을 도금하는 단계를 더 포함한다.
상기 패키징 기판을 디바이스 기판과 결합시키는 단계는, 상기 패키징 기판 하부 표면에 증착된 메탈층의 소정의 위치와 상기 디바이스 기판 상부 표면 소정의 위치에 본딩층을 적층하여 결합하는 것이 바람직하다.
상기 밸룬을 제작하는 단계는, 상기 도금한 금(Au)의 상부에 소정 양의 납(Pb)을 부착하는 단계를 더 포함한다.
본 발명의 일 실시 예에 따른 밸런스 필터 패키징 칩 제조방법은, 결합된 상기 패키징 기판과 상기 디바이스 기판을 다이싱(dicing)하는 단계를 더 포함한다.
상기 폴리머는, 벤조사이크로뷰틴(BCB:benzocyclobutene)인 것이 바람직하 다.
이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.
도 2는 본 발명의 일 실시 예에 따른 밸룬이 장착된 밸런스 필터 패키징 칩 의 구성을 나타내는 수직 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 밸룬이 장착된 밸런스 필터 패키징 칩은 패키징 기판(310), 메탈층(320), 비아홀(330), 전극(340), 커패시터(350), 인슐레이터층(360), 인덕터(370), 디바이스 기판(380), 밸런스 필터(390), 본딩층(400)을 포함한다.
디바이스 기판(380)은 반도체 웨이퍼로 구성된다. 밸런스 필터(390)가 탑재또는 증착되는 부분이다. 밸런스 필터(390)는 디바이스 기판(380)의 상부 표면 상에 제작되거나, 디바이스 기판(380)이 PCB(Printed Circuit Board) 기판인 경우에는 디바이스 기판(380)에 임베디드(embeded)될 수도 있다.
본딩(bonding)층(400)은 디바이스 기판(380)의 소정 영역에 적층되어 패키징 기판(310)과 디바이스 기판(380)을 결합시킨다. 본딩(bonding)층(400)은 금, 주석의 합금 등이 사용된다.
패키징 기판(310)과 디바이스 기판(380) 사이의 빈 공간에 캐비티가 형성된다. 이에 따라, 캐비티 내부에 밸런스 필터(390)가 위치할 수 있도록, 충분한 공간을 확보한 상태에서 패키징 기판(310) 및 디바이스 기판(380)이 결합된다.
패키징 기판(310)은 밸런스 필터(390)를 보호하기 위한 웨이퍼이다. 통상의 반도체 웨이퍼인 실리콘 웨이퍼를 패키징 기판(310)으로 사용할 수 있다.
패키징 기판(310) 및 디바이스 기판(380) 간의 결합을 위해 솔더(solder)로 구성된 본딩(bonding)층(400)이 디바이스 기판(380) 상부 표면의 소정의 위치에 적층된다. 본딩(bonding)층(400)은 밸런스 필터(390)를 밀봉하게 한다.
패키징 기판(310)은 패키징 기판을 관통하는 적어도 하나 이상의 비아홀(via hole)(330), 적어도 하나 이상의 비아홀(330) 및 상기 본딩층(400)을 연결하는 메탈층(320), 및 패키징 기판(310) 상부 표면에서 상기 적어도 하나 이상의 비아홀(330)과 전기적으로 연결되는 적어도 하나 이상의 전극(340)을 포함한다.
비아홀(330)은 패키징 기판(310)을 적어도 하나 이상 관통하여 통상 구리로 채워진 형태로 형성된다. 밸룬(balun) 단자와 밸런스 필터(390)가 연결될 수 있도록 제작된다.
메탈층(320)은 메탈로 구성되며, 비아홀(330)하부에 증착되어, 밸런스 필터(390)와 연결된다. 한편, 메탈층(320)은 비아홀(330)을 도금하기 위한 시드층 기능을 한다.
전극(340)은 패키징 기판(310) 상부 표면에서 비아홀(330)과 전기적으로 연결되며, 밸룬(balun)을 통한 외부신호를 비아홀(330)을 통해서 밸런스 필터(390)로 주고 받는다.
밸룬(balun)은 커패시터(350) 및 인덕터(370)를 포함하며, 패키징 기판(310) 상부의 소정의 영역에 증착된다.
인슐레이터층(360)은 밸룬(balun)(350,370)을 패시베이팅(passivating)한다.인슐레이터층(360)은 패키징 기판(310)의 상부에 연결된 전극(340)이 외부단자와 연결되도록 관통된다. 전극(340)은 제1단자(341,343,345)와 제2단자(342,344,346)을 통하여 외부단자와 연결된다.
이에 따라, 외부로부터 공급되는 전기신호(예를 들면, RF 신호)는 제1단자(341,343,345)를 통해서 입력되고, 전극(340), 밸룬(350,370), 비아홀(330), 메탈층(320), 본딩층(400)을 통해서 내부의 밸런스 필터(390)로 전달된다.
밸런스 필터(390)에서 출력된 전기신호는 본딩층(400), 메탈층(320), 비아홀(330), 전극(340), 제2단자(342,344,346)를 통해서 외부단자와 연결된다.
도 3a 내지 도 3m은 본 발명의 일 실시 예에 따른 밸룬이 장착된 밸런스 필터 패키징 칩의 제조방법을 설명하기 위한 수직 단면도들이다.
도 3a 및 도 3b에 도시된 바와 같이, 패키징 기판(310)의 하부 표면 상의 소정 영역을 식각하여 캐비티(cavity)를 제작한다. 또는 식각을 생락할 수도 있다. 그리고 나서, 도 3c에 도시된 바와 같이, 패키징 기판(310) 하부 표면 전면에 메탈층(320)을 증착한다.
도 3d에 도시된 바와 같이, 패키징 기판(310)을 관통하는 비아홀(330)을 제작하기 위해 패키징 기판(310)을 패터닝하여 비아홀(330)을 제작한다. 반도체 공정에서 사용하는 포토레지스트(photoresist) 코팅을 이용하여, 적어도 하나 이상의 비아홀 (via hole: 330)을 제작한다. 비아홀(330)은 반응성 이온 식각(Reactive Ion Etching : RIE) 공정 등을 통해 제작할 수 있다.
비아홀(330)은 패키징 기판(310)을 관통하여, 패키징 기판(310) 하부의 메탈층(320)을 노출시킨다. 이 경우, 비아홀(330)의 개수는 패키징 하고자 하는 밸런스 필터(390)에 구비된 단자의 개수에 따라 임의로 설정될 수 있다. 한편, 비아홀(330)은 캐비티 내부로 통하도록 제작하는 것이 칩 사이즈 감소 측면에서 바람직하다.
도 3e에 도시된 바와 같이, 메탈층(320)을 소정 형태로 패터닝(patterning)한 후, 메탈층(320)을 시드(seed) 층으로 하여 비아홀(330)을 도전 물질로 채운다. 채우는 방식은 비아홀(330)을 액체 메탈에 담근 후 메탈층(320)에 전기를 연결하여 도금하는 방식을 이용한다.
도 3f에 도시된 바와 같이, 비아홀(330)과 연결되는 전극(340)을 제작한다. 전극(340)은 메탈물질을 패키징 기판(310) 상부 표면에 증착한 후에 패터닝하는 방식으로 제작한다.
이미 알려진 바와 같이 밸룬은 커패시터와 인덕터로 이루어진다. 도 3g에 도시된 바와 같이, 패키징 기판(310) 상부 표면에 밸룬을 장착하기 위해 먼저 커패시터(350)를 소정의 위치에 증착한다. 커패시터(350)는 하부전극(351), 유전체(352), 상부전극(353)을 포함한다.
도 3h에 도시된 바와 같이, 전극(340)과 커패시터(350)의 소정의 부분을 패터닝으로 남겨둔 상태에서 인슐레이터(360)로 패시베이션(passivation)한다. 인슐레이터(360)로 폴리머(polymer)를 사용할 수 있으며, 폴리머로 벤조사이크로뷰틴(BCB:benzocyclobutene)이 사용될 수 있다.
도 3i에 도시된 바와 같이, 패시베이션이 안된 전극(340)과 커패시터(350)의 소정의 부분은, 도 3e에서 비아홀(330)을 채우는 도금 방식과 같이, 메탈로 도금한 다. 커패시터(350)와 연결되는 부분은 인덕터(370)가 패터닝 방식으로 연결된다. 따라서, 전극(340)은 외부 신호와 연결하기 위해 연장된 전극(341,342)를 갖는다.
도 3j에 도시된 바와 같이, 전극(340)의 소정의 부분(341,342)을 패터닝으로 남겨둔 상태에서 인슐레이터(360)로 한번 더 패시베이션(passivation)한다.
도 3k에 도시된 바와 같이, 연장된 전극(341,342)은 일반적으로 구리(Cu)와 같은 메탈로 구성된다. 이들의 산화를 방지하기 위해 금(Au:343,344)으로 도금한다.
도 3l에 도시된 바와 같이, 패키징 기판(310)을 디바이스 기판(380)과 결합시킨다. 이를 위해, 밸런스 필터(390)를 디바이스 기판(380) 상부에 미리 탑재 또는 증착한다. 상술한 바와 같이, 디바이스 기판(380)이 PCB기판인 경우에는 밸련스 필터(390)를 내장할 수도 있다.
패키징 기판(310) 하부 표면에 증착된 메탈층(320)의 소정의 위치와 디바이스 기판(380) 상부 표면 소정의 위치에 본딩층(400)을 적층한 후, 패키징 기판(310)과 디바이스 기판(380)을 결합한다.
도 3m에 도시된 바와 같이, 최종적으로 전극(340)의 연장된 부분(341,342)을 도금한 부분(343,344)의 상부에 소정 양의 납(Pb:345,346)을 부착하여 외부 단자와 연결하기 편리하게 패키징 칩을 제작한다.
상술한 패키징 칩은 웨이퍼 레벨에서 제작된다. 즉, 패키징 기판(310)과 디바이스 기판(380)을 결합한 두 장의 웨이퍼를 다이싱(dicing)하여 최종적으로 밸룬이 장착된 밸런스 필터 패키징 칩을 제작한다. 따라서, 상술한 공정에 따른 밸룬이 장착된 밸런스 필터 패키징 칩은 크기가 작고, 종래 보다 상대적으로 단순한 공정으로 제작될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 밸룬을 패키징 기판 상에 제작함으로써, 소자의 크기를 축소할 수 있고, 공정의 단순화를 이룰 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어 져서는 안될 것이다.

Claims (13)

  1. 디바이스 기판;
    상기 디바이스 기판에 탑재되는 밸런스 필터;
    상기 디바이스 기판의 소정 영역에 적층되는 본딩(bonding)층;
    상기 밸런스 필터 상부에 캐비티를 형성하면서, 상기 본딩층에 의해서 상기 디바이스 기판과 결합되는 패키징 기판;
    상기 패키징 기판 상부의 소정의 영역에 위치하는 밸룬(balun); 및
    상기 밸룬(balun)을 패시베이팅(passivating)하는 인슐레이터층;을 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩.
  2. 제1항에 있어서,
    상기 패키징 기판은
    상기 패키징 기판을 관통하는 적어도 하나 이상의 비아홀(via hole);
    상기 적어도 하나 이상의 비아홀 및 상기 본딩층을 연결하는 메탈층; 및
    상기 패키징 기판 상부 표면에서 상기 적어도 하나 이상의 비아홀과 전기적으로 연결되는 적어도 하나 이상의 전극;을 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩.
  3. 제1항에 있어서,
    상기 밸룬(balun)은
    커패시터 및 인덕터를 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩.
  4. 제2항에 있어서,
    상기 인슐레이터층을 관통하여, 상기 패키징 기판의 상부에 제작된 전극에 연결되는 적어도 하나 이상의 연결전극;을 더 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩.
  5. 패키징 기판을 제작하는 단계;
    상기 패키징 기판의 상부에 밸룬을 제작하는 단계;
    상기 패키징 기판을 밸런스 필터가 탑재된 디바이스 기판과 결합시키는 단계;를 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
  6. 제5항에 있어서,
    상기 패키징 기판을 제작하는 단계는
    상기 패키징 기판의 하부 표면 상의 소정 영역을 식각하여 캐비티(cavity)를 제작하는 단계;
    상기 패키징 기판 하부 표면 전면에 메탈층을 증착하는 단계;
    상기 패키징 기판을 패터닝하여 비아홀을 제작하는 단계;
    상기 메탈층을 소정 형태로 패터닝한 후, 메탈층을 시드(seed) 층으로 하여 상기 비아홀을 도전 물질로 채우는 단계; 및
    상기 비아홀 상부에 연결되는 전극을 증착하는 단계;를 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
  7. 제5항에 있어서,
    상기 밸룬을 제작하는 단계는
    (a) 상기 패키징 기판 상부 표면의 소정의 위치에 커패시터를 증착하는 단계;
    (b) 상기 전극과 상기 커패시터의 소정의 부분을 패터닝으로 남겨둔 상태에 서 인슐레이터로 패시베이션(passivation)하는 단계;
    (c) 상기 패시베이션이 안된 전극 및 커패시터의 소정의 부분을 메탈로 도금하는 단계;
    (d) 상기 메탈로 도금된 커패시터의 소정의 부분에 인덕터를 패터닝 방식으로 연결하는 단계; 및
    (e) 상기 전극의 소정의 부분을 패터닝으로 남겨둔 상태에서 인슐레이터로 상기 인덕터를 패시베이션(passivation)하는 단계;를 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
  8. 제7항에 있어서,
    상기 (b)단계는
    폴리머(polymer)로 패시베이션(passivation)하는 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
  9. 제7항에 있어서,
    상기 (e)단계 후에
    상기 전극의 소정의 부분에 금(Au)을 도금하는 단계;를 더 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
  10. 제5항에 있어서,
    상기 패키징 기판을 디바이스 기판과 결합시키는 단계는
    상기 패키징 기판 하부 표면에 증착된 메탈층의 소정의 위치와 상기 디바이스 기판 상부 표면 소정의 위치에 본딩층을 적층하여 결합하는 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
  11. 제9항에 있어서,
    상기 도금한 금(Au)의 상부에 소정 양의 납(Pb)을 부착하는 단계;를 더 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
  12. 제5항에 있어서,
    결합된 상기 패키징 기판과 상기 디바이스 기판을 다이싱(dicing)하는 단계;를 더 포함하는 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
  13. 제8항에 있어서,
    상기 폴리머는
    벤조사이크로뷰틴(BCB:benzocyclobutene)인 것을 특징으로 하는 밸런스 필터 패키징 칩 제조방법.
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