KR100622773B1

KR100622773B1 - 집적 회로 장치

Info

Publication number: KR100622773B1
Application number: KR1019990054177A
Authority: KR
Inventors: 보그매튜엠
Original assignee: 애질런트 테크놀로지스, 인크.
Priority date: 1998-12-01
Filing date: 1999-12-01
Publication date: 2006-09-13
Also published as: ES2220015T3; US6380976B1; US6147846A; JP2000196426A; TW420938B; EP1006718A2; MY114854A; DE69916980D1; DE69916980T2; EP1006718B1; SG73652A1; KR20000052399A; EP1006718A3; JP3295661B2; CN1255760A

Abstract

과전압 신호를 생성하고 이 과전압 신호로부터 회로 구성 요소를 보호하는 (즉, 회로 구성 요소가 처리 사양 제한 내에서 동작하도록) 구동 회로(150)가 제공된다. 감광성 픽셀 셀(10, 110)은 구동 회로(150)에 의해 구동될 수 있다. 구동 회로(150)를 사용하면 픽셀 셀(10, 110)의 다이나믹 범위를 증가시키고, "고스트 이미지"를 감소시킨다. 제어 로직은 과전압 신호를 2-D 픽셀 어레이의 개별 행에 선택적으로 통과시킨다.

Description

집적 회로 장치{DRIVE CIRCUIT WITH OVER-VOLTAGE PROTECTION FOR USE WITH PIXEL CELLS AND OTHER CIRCUITS}

도 1은 디지털 카메라 또는 스캐너 등과 같은 액티브 픽셀 센서 디바이스에 사용된 유형의 전형적인 감광성 셀 또는 픽셀 셀에 대한 블록도,

도 2는 본 발명에 따른, 구동 회로 및 구동 회로가 사용될 수 있는 도 1의 픽셀에 대한 다이어그램,

도 3은 본 발명에 따른, 도 2의 구동 회로(150)의 동작을 예시하는 타이밍도,

도 4는 본 발명에 따른, 도 2의 구동 회로(150)의 구성 요소용 과전압 보호 회로를 예시하는 개략도,

도 5는 본 발명에 따른 액티브 픽셀 센서의 단일 행에 대한 타이밍도,

도 6은 본 발명에 따른, 도 2 및 도 4의 구동 회로를 사용하는 전형적인 액티브 픽셀 센서 어레이에 대한 개략도,

도 7은 본 발명에 따른, 다수의 과전압 구동 신호를 생성하는 회로에 대한 개략도.

도면의 주요 부분에 대한 부호의 설명

10, 110 : 픽셀 셀 149 : 과전압 생성 구성 요소

150 : 구동 회로 151 : 과전압 보호 및 구동 구성 요소

본 발명은 구동 회로에 관한 것으로, 보다 구체적으로는 공급 전압보다 높은 전압을 제공하는 과전압(over-voltage) 보호 기능을 갖춘 구동 회로에 관한 것이다. 이러한 회로는 본 명세서에서 논의되는 픽셀 셀(pixel cells) 및 V_DD (또는 V_CC)보다 높은 전압을 원하는 다른 용도에 유익하다.

감광성 셀 또는 "픽셀" 셀과 이들 셀들을 제어하는 구동 회로는 당업계에서는 잘 알려져 있다. 전형적인 구동 회로는 로직 하이 전압 레벨(logic high voltage level)보다 높지 않은 전압 레벨을 픽셀 셀이나 다른 회로에 전파할 수 있는 종래의 버퍼로 구성된다. CMOS 회로에서, 전압 하이 레벨은 흔히 V_DD이다. 아래에서 보다 상세히 논의되는 바와 같이, 이러한 제한은 픽셀 셀 및 다른 유형의 회로에 사용할 때 바람직하지 않다.

도 1을 참조하면, 전형적인 감광성 셀(10)이 도시되어 있다. 셀(10)은 (대체로 n형 전계 효과 트랜지스터인) 3개의 트랜지스터(12-14)와, 감광성 다이오드 또는 "포토(photo)" 다이오드(15)를 포함한다. 트랜지스터(12, 13)는 V_DD에 접속되고, 트랜지스터(14)는 트랜지스터(13)의 소스에 접속된다. 행 리셋 신호(row reset signal)는 트랜지스터(12)의 게이트에 인가되고, 행 선택 신호는 트랜지스터(14)의 게이트에 인가된다.

전형적인 동작 모드에서, 행 리셋 라인은 역 바이어스된 포토 다이오드의 기생 캐패시턴스를 리셋 레벨로 충전하도록 하이(high)로 어서트(assert)된다. 다이오드 출력 노드(17)가 안정화된 후, 행 리셋은 로우(low)로 끌어내려져서, 광 유도 전하 캐리어(photo induced charge carriers)가 입사 광 강도에 비례하는 비율로 포토 다이오드를 방전시킬 수 있게 한다. 특정한 노출 시간 후에, 행 선택 라인은 노드(17)에서의 전압이 소스 폴로워 버퍼 트랜지스터(source follower buffer transistor)(13)를 통하여 (보통 픽셀 셀 출력의 열에 접속되는) 셀 출력 노드(19)에서 샘플링되도록, 하이로 어서트된다. 행 리셋 신호는 다시 하이 및 로우로 어서트되어, 노드(17)를 2번째로 리셋하게 된다. 리셋 레벨은 출력(19)에서 샘플링된다. 입사 광에 노출된 후의 출력(19)에서의 전압 레벨과 리셋 레벨 사이의 차는 입사 광 강도에 비례한다.

행 리셋 신호는 행 리셋의 하이 레벨을 일반적으로 CMOS 집적 회로에서의 최고 유효 공급 전압인 V_DD로 제한하는 디지털 게이트에 의해 구동된다. 몇 가지 목적에 유익하지만, V_DD로 제한된 하이 레벨을 갖는 행 리셋 신호를 전형적인 픽셀 셀에서 사용하는 것은 나쁜 측면을 갖는다.

한가지 나쁜 측면은 출력(19)에서의 다이나믹 범위가 V_DD의 최대치 - (2 x NMOS 임계치, Vtn)으로 제한된다. 한 Vtn은 트랜지스터(12)에서 상실되고, 다른 Vtn은 트랜지스터(13)에서 상실된다. 따라서, 3.3V V_DD 셀에 대한 다이나믹 범위는 대략 3.3 - (2 x 0.8) 즉, 1.7 내지 0.4 (픽셀 열 출력(19)에 접속된 전류원 트랜지스터의 턴 오프(turn-off) 전압)이다. 그 결과, 전형적인 다이나믹 범위의 크기는 1.3V가 된다.

다른 나쁜 측면은 트랜지스터(12)가 컷오프(cutoff) 상태에 이를 때 트랜지스터(12)에서의 서브 임계(sub-threshold) 누설 전류로 인하여 노드(17)가 그 최종 결정 전압에 이르기 전에 100 마이크로초 정도의 비교적 긴 시간 동안 행 리셋 신호가 하이로 유지되어야 한다는 점이다. 타이밍 제약 조건으로 인하여, 이미징 시스템(imaging systems)은 보다 짧은 리셋 간격을 사용하도록 강요될 수 있다. 보다 짧은 리셋 간격은 "노출 전" 리셋 신호 강도와 "노출 후" 리셋 신호 강도 사이의 차를 초래할 수 있다. 결과적인 효과는 이전에 포착된 이미지의 기억이 현재 포착된 이미지에 부가되거나 감해져서, 원하는 이미지에 겹쳐진 포지티브 고스트 이미지(positive ghost image)나 네거티브 고스트 이미지(negative ghost image)의 외형을 나타낼 수 있다는 것이다.

따라서, 본 발명의 목적은 픽셀 셀이나 다른 회로의 성능을 향상시킬 수 있는 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 공급 전압보다 높은 출력 신호를 생성할 수 있고 적절한 과전압 보호를 행할 수 있는 구동 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 픽셀 셀에 있어서, 다이나믹 범위를 증가시키고 적절한 상태 및 리셋 레벨에 도달하는 속도를 증가시키는 구동 회로를 제공하는 것이다.

본 발명의 이들 목적 및 관련된 목적은 본 명세서에서 기술되는 픽셀 및 다른 회로에 사용하도록 과전압 보호 기능을 갖춘 구동 회로를 사용함으로써 달성된다.

픽셀 셀에 이러한 구동 회로를 사용하면 보다 높은 전압 레벨의 리셋 신호를 그 셀의 행 리셋 트랜지스터에 전송할 수 있다. 보다 높은 행 리셋 신호나 게이트 전압의 제 1 장점은 포토 다이오드 캐소드(노드(17))를 픽셀 디자인을 변경하지 않고서 항상 V_DD로 리셋할 수 있어서 모든 셀의 다이나믹 범위를 Vtn만큼 증가시킨다는 점이다. 이로써, 공급 전압 레벨, 및 역 바이어스(back bias)에 대한 임계치 의존성 등의 처리 사양에 따라, 계수 2에 근접하는 다이나믹 범위 향상이 가능하다. 제 2 장점은 셀 리셋 트랜지스터가 리셋 동안 결코 컷오프에 이르지 않기 때문에, 다이오드 출력 노드가 훨씬 빠르게 리셋 레벨로 충전한다는 점이다. 제 3 장점은 노드(17)가 항상 V_DD로 리셋하기 때문에, 최종 리셋 레벨이 리셋 동작 전에 포토 다이오드의 방전 레벨에 의존하지 않아서, 고스트 이미지의 생성을 제거한다는 점이다.

추가의 장점은 보다 높은 리셋 레벨로 인해 포토 다이오드에 보다 강한 역 바이어스가 발생하여, 보다 적은 기생 공핍 캐패시턴스를 발생시킨다는 것이다. 캐패시턴스를 보다 적게 하면, 광여기 전하 캐리어(photo generated charge carrier)에 대한 감도가 높아지고, 잠재적으로 낮은 조명 조건에서 화질을 향상시킨다.

픽셀 셀에 사용하는 것 외에, 본 발명의 구동 회로는 큰 다이나믹 범위를 갖는 신호를 게이팅(gating)하기 위하여 비상보성 전송 게이트(non-complementary transmission gate)를 사용하기를 바라는 임의의 응용에서 사용될 수 있다. 예를 들면, n 채널 MOS 디바이스의 게이트는 구동 회로가 포지티브 전원에 근접하는 신호의 송신을 제어할 수 있게 하는 유사 구동 회로에 의해 구동될 수 있다. 이러한 기능은 n 채널 디바이스와 병렬인 p 채널 MOS 디바이스를 상보형 게이팅 신호에 사용할 필요가 있다. 본 발명의 상기 구동 회로에 대한 다른 가능한 응용은 (1) 보다 높은 전압 기술과 인터페이스해야 하는 패드 회로와, (2) FPGA와, (3) 퓨즈 회로와, (4) DRAM과, (5) EEPROM과, (6) 플래시 메모리에서의 사용을 포함한다.

본 발명의 상술한 장점 및 특징과, 관련된 장점 및 특징의 달성은 도면과 결부된 본 발명에 대한 다음의 보다 상세한 설명을 검토한 후 당업자에 의해 보다 자명해질 것이다.

도 2를 참조하면, 본 발명에 따라 픽셀 셀(110)에 접속된 구동 회로(150)의 블록도가 도시되어 있다. 회로(150)는 셀(110)의 다이나믹 범위와 응답 시간이 향상되도록 크기가 증가되는 행 리셋 신호를 얻는다. 회로(150)는 필수적으로 과전압 생성 구성 요소(149)와 과전압 보호 및 구동 구성 요소(151)를 포함한다.

회로(150)는 PMOS 트랜지스터(153)와 NMOS 트랜지스터(154)를 포함하는 CMOS 인버터(152)를 포함한다. 인버터는 V_DD와 접지 사이에 접속되고, 그 출력은 캐패시터(160)를 통하여 노드(170)에 접속된다. 노드(170)는 다이오드(165)를 통하여 V_DD에 접속되고 스위치(175)를 통하여 행 리셋 신호 라인(180)에 접속되며, 행 리셋 신호 라인(180)은 (도 1의 셀(10)의 트랜지스터(12)와 유사한) 셀(110)의 트랜지스터(112)의 게이트에 접속된다. 행 리셋 신호 라인과 접지 사이에 접속되는 인터럽트 스위치(185)와 (행 리셋 신호 라인의 기생 캐패시턴스를 표시하는) 캐패시터(195)가 도시된다.

도 3을 참조하면, 본 발명에 따른 도 2의 구동 회로(150)의 동작을 예시하는 타이밍도가 도시되어 있다. 도 3의 신호명 약어는 다음과 같다. RSTB는 리셋 스트로브(reset strobe)이고, INT는 인터럽트 리셋 신호(interrupt reset signal)이며, DRV는 구동 리셋 신호(drive reset signal)이며, RRST는 (트랜지스터(12, 112)의 게이트에 전달되는) 행 리셋 신호이다.

(행 리셋 신호의 로우에서 하이로 그리고 다시 로우로의 천이로 정의되는) 리셋 동작 전에, 구동 캐패시터(160)가 충전되고, DRV 스위치(175)가 개방되며, RSTB는 하이이다(인버터(154)의 출력을 로우로 구동함). 리셋 동작을 시작할 때 노드(170)에서의 전압 레벨은 V_DD보다 약 0.7V(1 다이오드 강하) 낮게 정해지고, DRV 스위치(175)는 개방되며, INT 스위치는 단락되어, 행 리셋 라인을 로우로 유지한다. INT 스위치(185)는 개방되고 반면에 DRV 스위치(175)는 동시에 단락된다. 이로써, 행 리셋 라인 상의 전압은 구동 캐패시터(160)에서 기생 캐패시턴스(188)로의 전하 전달에 의해 결정되는 등가 전압 레벨로 상승한다. 중간 행 리셋 전압 레벨은 약 C_D*(V_DD-O.7)/(C_RST+C_D)과 같다.

인버터의 출력을 V_DD로 상승시키는 RSTB가 나타나며(로우로 구동됨), 행 리셋 신호를 다음 레벨로 구동시킨다.

Row Reset(행 리셋) = C_D * (2 * V_DD - 0.7) / (C_RST + C_D)

Row Reset은 DRV 스위치(175)를 개방하고 INT 스위치(185)를 단락시킴으로써 또다시 로우로 끌어내려진다. RSTB 신호는 다음 행 리셋 동작을 준비할 때 그 다음에 하이로 구동된다. C_D의 크기는 (수학식 1에서 주어진) Row Reset의 하이 레벨이 V_DD보다 1 Vtn 이상 높다. 이러한 방식으로, 디바이스(112)의 소스는 리셋 간격동안 항상 V_DD로 풀 업될 것이다.

상술한 회로를 구현하는데 사용된 CMOS 처리는 회로 신뢰도를 보증하기 위하여 최대 동작 공급 전압에 대한 특정의 제한을 가짐을 인식해야 한다. 최대 공급 전압은 대체로 5볼트 또는 3.3볼트와 같은 산업 표준보다 약 10% 높다. 그러나, 새로운 처리 기술과 과거의 보다 높은 전압 처리 기술 사이를 인터페이스하기 위하여 종종 설비가 만들어진다. 이로써, 회로 신뢰도를 떨어뜨리지 않고서 대체로 패드 링(pad rings)에 한정된 집적 회로에서 고전압을 허용하는 특수 설계 규칙이 만들어진다. 이들 특수 설계 규칙은 FET 디바이스 노드의 임의의 쌍 양단간의 최대 전압을 최대 정격 공급 전압보다 낮게 제한한다. 회로 디자인 기술은 위에서 기술된 회로 구현을 실현할 때 상기 제한에 맞아야 한다. 이제 예시적인 회로가 논의된다.

도 4를 참조하면, 본 발명에 따른 과전압 보호 기능을 포함하는 구동 회로(151)를 예시하는 개략도가 도시되어 있다.

영역(151)에 입력되는 신호는 RSTB, INT, 노드(170)로부터의 신호(RSS), V_DD 및 접지를 포함한다. DRV는 트랜지스터 또는 INT 스위치(185)(도 2)에 전파되는 INT 신호의 반전에 의해 내부적으로 생성된다. DRV 신호는 인버터(181)에 의해 생성되어 PMOS 트랜지스터(175)에 전달된다. DRV 신호는 또한 RSTB 신호와 게이팅되어 NMOS 트랜지스터(183)에 전달된다. 노드(170)로부터의 RSS 신호는 PMOS 트랜지스터(176)에 전달된다. 회로(151)는 또한 다이오드 D1, 정전류원(184) 및 NMOS 트랜지스터(186-190)도 포함한다(트랜지스터(187, 189, 190)는 다이오드로서 효과적으로 구성됨을 주목하자).

다른 디바이스들을 고전압으로 인한 손상으로부터 보호하는 디바이스들은 다이오드 D1과 트랜지스터(186, 188)를 포함한다. 노드(170)(RSS)에서 생성된 고전압 펄스는 트랜지스터(176)에 의해 게이팅된다. 펄스가 도달할 때 INT가 로우이면, 트랜지스터(176)는 턴 온 되고, 펄스는 행 리셋 라인(180)으로 통과된다. 펄스가 도달할 때 INT가 하이이면, 트랜지스터(176)는 턴 오프 되고, 행 리셋 신호는 로우로 유지된다.

도 5를 참조하면, 본 발명에 따른 회로(151)의 동작에 대한 타이밍도가 도시되어 있다. 회로(151)의 동작은 도 5의 타이밍도와 결합되어 설명된다.

시간 t0 전에, INT 및 RSTB는 하이이고 RSS는 (V_DD - 다이오드 강하(약 0.7V)에서 안정화된다. DRV가 로우이기 때문에 내부 노드(191)(신호 DRVB)는 (V_DD- 0.7)에서 안정화되어, 트랜지스터(176)를 오프 상태로 유지한다. RRST는 다이오드에 접속된 디바이스(189, 190)를 구동하는 정전류원(184)으로부터의 소량의 전류에 의해 정의되는 로우 레벨에서 유지된다. 정전류원(184)은 디바이스(189, 190) 양단간의 전압이 약 2 n채널 임계치(2Vtn)가 되도록 매우 낮은 전류를 제공한다.

시간 t0에서, INT는 로우로 되어, DRV를 하이로 되게 하고, 트랜지스터(175)를 턴 오프시킨다. AND 게이트(182)의 출력은 하이로 되어, 트랜지스터(183)를 턴 온 시키고, 트랜지스터(183)는 DRVB를 접지보다 1 n채널 임계치 위로 끌어내린다(즉, 트랜지스터(183, 186)는 송신 게이트여서, 다이오드에 접속된 디바이스(187)가 접지보다 1 Vtn 위에서 차단할 때까지 디바이스(187)가 DRVB를 끌어내릴 수 있게 한다). DRVB가 로우로 끌어내려질 때 트랜지스터(176)는 턴 온 되어, RSS와 RRST를 함께 단락시키고, 전하를 캐패시터 C_D에서 행 리셋 라인의 캐패시턴스 C_RST로 전달할 수 있게 한다. 트랜지스터 또는 스위치(185)가 오프되기 때문에, 행 리셋 라인은 더 이상 접지에 접속되지 않고, RRST와 RSS는 2Vtn과 (V_DD- 0.7) 사이에 있는 중간 상태 Vr1로 정해진다.

시간 t1(t0에서 약 200ns 후)에서, RSTB는 로우로 구동되어, AND 게이트(182)의 출력을 로우로 되게 하고, 트랜지스터(183)를 턴 오프시키며, DRVB가 플로팅(floating)하게 한다. 동시에, 노드(170)에서의 전압은 RSS와 RRST를 (트랜지스터(176)가 온이기 때문에) V_DD 이상인 전압 Vr2로 구동한다(C_D가 정확하게 만들어진다면). RSS가 상승할 때 RSS와 DRVB 사이의 기생 캐패시터(트랜지스터(176)의 게이트 캐패시턴스)는 트랜지스터(176)를 온 상태로 유지하면서 트랜지스터(176) 양단간의 전압이 처리 제한을 초과하지 않도록 DRVB를 보다 높은 레벨로 끌어올린다. DRVB가 로우로 끌어내려져 트랜지스터(176)를 턴 온시킨 후, 트랜지스터(175, 183)가 모두 턴 오프된 상태에서 DRVB는 이어서 플로팅 될 수 있어서, DRVB는 RSS를 따른다는 것을 인식해야 한다. RRST가 V_DD 이상에서 구동되는 동안, 트랜지스터(188)는 노드(193)에 접속되는 디바이스를 과전압 조건 아래에서 버퍼링한다. 트랜지스터(188)는 게이트가 V_DD에 접속되기 때문에 트랜지스터(188) 그 자신이 게이트 산화물 전압을 초과하지는 않는다.

시간 t2(t1에서 약 300ns 이후)에서, INT는 하이로 구동되고 이는 DRV를 로우로 끌어내려서, 트랜지스터(175)를 턴 온시키며, 이는 또다시 DRVB를 최고 (V_DD-0.7)로 또다시 끌어올려서 트랜지스터(176)를 턴 오프시킨다. 동시에 스위치(185)는 턴 온되고, 이는 RRST를 다시 2Vtn으로 끌어내린다.

시간 t3(t2에서 약 100ns 이후), RSTB는 또다시 하이로 구동되어, RSS를 (V_DD-0.7)로 끌어내린다.

(RSS 펄스가 행 리셋 라인으로 전달되지 않도록) RSTB가 로우로 끌어내려지는 동안 리셋 구동 회로의 INT 신호가 하이로 유지되는 경우, 트랜지스터(183)는 턴 오프 상태로 유지되고 DRVB는 로우로 끌어내려지지 않아서, 트랜지스터(176)를 턴 오프 상태로 되게 한다. RSTB가 로우로 구동되어 RSS가 V_DD 이상으로 되게 하기 때문에, RSS와 DRVB 사이의 기생 캐패시턴스는 DRVB가 또다시 RSS를 따르게 한다. 이러한 동작은 RSS가 상승하는 동안 트랜지스터(176)가 턴 오프 상태로 남아서, RRST가 (2Vtn에서) 로우로 남도록 RSS로부터 RRST를 절연시키는 것을 보증한다. DRVB가 하이로 끌어올려질 때 다이오드 D1은 역바이어스 되어, 트랜지스터(188)를 DRVB의 과전압으로부터 절연시킨다. 보호 트랜지스터(188)가 제공하는 것과 유사한 방식으로, 트랜지스터(186)는 DRVB에서의 전압으로부터 트랜지스터(183)를 보호한다. DRVB가 이러한 RSTB 간격동안 V_DD를 초과하는 동안, RRST의 로 레벨이 접지보다 2Vtn만큼 높기 때문에 트랜지스터(176)의 게이트-소스 전압은 처리 사양을 초과하지 않는다.

도 6을 참조하면, 본 발명에 따라 도 2 및 4의 구동 회로를 사용하는 전형적인 액티브 픽셀 센서 어레이(200)에 대한 개략도가 도시되어 있다. 도 6은 선형으로 배열된 다수의 픽셀 셀(110₁, 110₂, 110_n)에 접속되는 구동 회로(150)를 예시한다.

행 리셋 신호는 구동 회로에서 각각의 픽셀 셀의 리셋 트랜지스터(112₁, 112₂, 112_n)로 전달된다. 픽셀 셀은 상술한 픽셀 셀과 유사하다. 셀(100)의 행 선택 트랜지스터(114)와 소스 폴로워/버퍼 트랜지스터(113)(도 2)는 Row Select에 의해 인에이블되는 버퍼(131₁, 131₂, 132_n)로서 도시된다. 어레이(200)는 1차원 어레이 또는 2차원 어레이의 행을 나타낸다.

도 7을 참조하면, 본 발명에 따라 다수의 과전압 구동 신호를 발생하는 회로에 대한 개략도가 도시되어 있다. 회로(210)는 상술한 과전압 생성 구성 요소(149)와, 다수의 과전압 보호 및 구동 회로(151)를 포함한다.

다른 특징 중에서, 도 7은 한번에 단지 한 펄스만이 생성되는 다수의 과전압을 제공하기를 바랄 때 이는 단일 과전압 생성 회로(149)와 다수의 과전압 보호 및 구동 회로(151)로 성취될 수 있음을 예시한다.

바람직한 실시예에서, 과전압 펄스는 생성 회로(149)에 의해 생성되고 동시에 각각의 보호 및 구동 회로(151)의 RSS 입력에 전달된다. 과전압 펄스가 각각의 보호 및 구동 회로에 전달되는 동안, 복호화 로직(171)은 액티브 INT 신호를 다수의 보호 및 구동 회로 중 단지 한 회로에만 제공한다. INT 신호가 로우인 보호 및 구동 회로만이 펄스를 그 RRST 출력에 전달할 것이다. 다른 보호 및 구동 회로의 RRST 신호는 로우로 유지될 것이다.

본 발명이 특정 실시예와 관련시켜 설명되었지만, 이는 추가로 수정할 수 있고, 본 발명은 전반적으로 본 발명의 이론을 따르고, 본 발명이 속하는 기술의 공지되거나 통례적인 관례에 속하고 본 명세서에 앞서 제시된 기본 특징에 적용되며 본 발명의 범위와 첨부된 청구 범위의 한계 내에 속하는 본 개시(disclosure)에서의 이탈을 포함하는 본 발명의 임의의 변화, 용도, 또는 개조를 커버하도록 의도된다.

이상에서 설명된 바와 같이, 본 발명에 따르면, 픽셀 셀이나 다른 회로의 성능을 향상시킬 수 있고, 공급 전압보다 높은 출력 신호를 생성할 수 있으며, 적절한 과전압 보호를 행할 수 있으며, 다이나믹 범위를 증가시키고 픽셀에서 적절한 상태 및 리셋 레벨이 도달되는 속도를 증가시키는 구동 회로를 제공하는 것이다.

Claims

집적 회로 장치에 있어서,

임의의 주어진 전력 공급 전압 레벨에서 동작할 수 있고 상기 전력 공급 전압 레벨보다 크기가 큰 과전압 신호를 생성하는 과전압 회로(149)와,

상기 과전압 신호를 제어 가능하게 통과시키는 게이트 회로(151)

를 포함하고,

상기 게이트 회로의 바이어스 전압은 상기 게이트 회로에서 과전압 보호 기능을 제공하도록 상기 과전압 신호에 대해서 플로팅(floating)하는 집적 회로 장치.
제 1 항에 있어서,

상기 게이트 회로(151)는 상기 과전압 신호를 제어 가능하게 통과시키도록 구성된 트랜지스터(176)를 포함하고, 상기 트랜지스터는 입력과 출력 및 제어 전극을 구비하며, 상기 플로팅 관련 바이어스 전압(DRVB)은 상기 제어 전극에 전달되는 집적 회로 장치.
제 2 항에 있어서,

상기 제어 전극은 상기 전력 공급 전압 레벨에 선택적으로 접속되는 집적 회로 장치.
제 2 항에 있어서,

상기 트랜지스터(176)는 FET 트랜지스터인 집적 회로 장치.
제 1 항에 있어서,

상기 전력 공급 전압 레벨은 V_DD인 집적 회로 장치.
제 2 항에 있어서,

상기 출력은 상기 출력에 접속된 디바이스로부터의 용량성 전압이 드레인(drain)될 수 있는 경로에서 노드에 접속되고,

버퍼 트랜지스터 디바이스는 상기 출력에서 상기 과전압 신호로부터 상기 전압 드레인 경로에 있는 구성 요소를 보호하도록 상기 출력과 상기 노드 사이에 접속되는 집적 회로 장치.
제 6 항에 있어서,

상기 전압 드레인 경로에 접속된 정전류원을 더 포함하는 집적 회로 장치.
제 1 항에 있어서,

상기 과전압 신호를 행 리셋 신호로서 수신하도록 상기 게이트 회로에 접속되는 픽셀 셀(10, 110)을 더 포함하는 집적 회로 장치.
제 1 항에 있어서,

상기 플로팅 바이어스 전압(DRVB)은 상기 과전압 신호(RSS)를 따르는

집적 회로 장치.
제 1 항에 있어서,

상기 과전압 회로와 상기 게이트 회로는 단일 기판에 제공되는 집적 회로 장치.