KR100621635B1 - 원낸드 플래시 메모리 장치의 인터럽트 제어 방법 및 장치 - Google Patents

원낸드 플래시 메모리 장치의 인터럽트 제어 방법 및 장치 Download PDF

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Abstract

본 발명은 호스트로 내부 동작 상태를 표시하는 인터럽트 핀을 구비한 원낸드 플래시 메모리 장치에 관한 것으로, 상기 호스트의 제어에 따라 상기 인터럽트 핀의 동작 방법을 정의하는 인터럽트 설정 비트를 구비하는 시스템 설정 레지스터; 상기 호스트로부터의 명령어를 검출하고, 상기 인터럽트 설정 비트의 값을 참조하여 리셋 신호를 출력하는 명령어 레지스터 유닛; 상기 리셋 신호에 의해서 제어되며, 상기 인터럽트 핀의 상태 값을 저장하는 인터럽트 상태 레지스터를 포함하여 명령어의 입력만으로 인터럽트 핀이 자동 천이 되어 명령어 입력시 소요되는 시간을 단축하는 것을 특징으로 한다.

Description

원낸드 플래시 메모리 장치의 인터럽트 제어 방법 및 장치{Method And Apparatus for Controlling Interrupt Signal in OneNAND flash Memory Device}
도 1a는 일반적인 원낸드 플래시 메모리의 간략한 구성을 나타내는 블록도.
도 1b는 도 1a에 도시한 레지스터에 포함된 레지스터의 종류와 비트 구성을 설명하는 도면.
도 1c는 종래 기술에서의 인터럽트 핀의 동작을 설명하는 타이밍도.
도 2는 본 발명의 제1실시예에 따른 시스템 설정 레지스터(System Configuration Register)의 비트 구성을 나타낸 도면.
도 3은 본 발명의 제1실시예를 구현하기 위한 간략한 회로도.
도 4는 본 발명에 따른 인터럽트 핀의 동작 상태를 설명하는 타이밍도.
도 5는 본 발명의 제2실시예에 의한 레지스터 구성을 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명*
10 : 호스트 인터페이스 20 : 버퍼 램
30 : 제어부 40 : 낸드 플래시 셀 어레이
50 : 레지스터 300 : 명령어 레지스터
310 : 명령어 검출기
320 : 인터럽트 상태 레지스터(Interrupt Status Register)
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 내부 레지스터를 포함하는 원낸드형 플래시 메모리 장치에 관한 것이다.
일반적으로 낸드(NAND)형 비휘발성 메모리 장치는 전원의 공급 상태와는 관계없이 보존되어야 할 데이터를 기억하는 비휘발성과 고집적도의 장점을 가지고 모바일 및 각종 시스템의 적용에서 급격히 그 이용이 증가되고 있다. 그러나 이러한 대용량화의 장점이 있는 반면에, 데이터의 읽기 및 쓰기 시간이 램과 같은 기억장치에 비해 다소 길다는 단점이 있다. 이러한 단점은 플래시 메모리를 장착하는 시스템의 성능에도 영향을 미치게 된다. 이러한 단점을 보완하고 비휘발성의 장점을 살리기 위한 소위 퓨전 메모리 중의 한 형태가 원낸드(oneNAND)형 플래시 메모리 장치이다. 원낸드형 플래시 메모리 장치는 외부에서는 노어(NOR)형의 입출력 프로토콜을 가지지만 내부에는 고집적도에 적합한 낸드형 플래시 메모리 코어와 고속의 버퍼 램 및 레지스터, 에러정정회로(ECC)등을 내장하여 고용량, 고속, 고안정성이라는 보다 진보된 메모리 성능을 유도해 내고 있다.
도 1a는 일반적인 원낸드 플래시 메모리 장치의 구성을 간략히 설명하기 위한 블록도이다. 도 1a를 참조하면, 원낸드 플래시 메모리 장치는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(10)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램 (20)과, 외부에서 주어지는 제어신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(30)와, 비휘발성 메모리 셀로 구성된 낸드 플래시 셀 어레이(40)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(50)를 포함한다.
호스트 인터페이스(10)는 도면에 개시되지는 않았지만 중앙처리장치(CPU)나 칩셋으로 대변되는 호스트의 제어에 따라 호스트로부터 입력되는 데이터와 제어신호를 저장하거나, 원낸드 플래시 메모리 장치의 내부 데이터를 저장하고 있다가 호스트의 제어에 따라 출력하는 인터페이스 역할을 수행한다. 호스트 인터페이스(10)의 인터페이싱 방식은 다양한 방식들로 구현될 수 있지만, 원낸드 플래시 메모리에서는 주로 노어(NOR) 플래시 메모리의 인터페이싱 방식을 갖도록 구현하고 있다. 특히 호스트 인터페이스(10)의 호스트로의 출력 핀 중에는 호스트로부터 명령을 받아 그 동작을 수행할 때 수행 중이나 수행완료를 표시하는 인터럽트 핀(이하 INT 핀이라 칭함)이 구비되어 있다. INT 핀은 호스트에게 명령에 대한 수행 중임을 나타내는 동시에 동작 완료를 표시하여 다음 동작명령에 대한 대기상태를 표시해 주는 신호 핀이다. INT 핀의 동작에 대한 설명은 후술하게 되는 도 1c에서 자세히 설명하기로 한다.
버퍼 램(20)은 부팅시 소자의 구동전압 상승을 자동으로 감지하여 필요한 부트코드를 비휘발성 낸드 플래시 셀(40)로부터 복사하여 저장하는 부트 램과 입출력 데이터를 일시적으로 저장하는 데이터 램 등을 포함한다. 버퍼 램(20)은 랜덤 억세스 메모리를 이용하여 구현되며 특히 고속의 에스 램을 이용하여 구현될 수 있음은 이 분야에서 통상적인 지식을 습득한 자들에게는 자명하다.
제어부(30)는 초기에 호스트로부터 입력되는 시스템 설정 레지스터(System Configuration Register)의 저장된 값을 참조하여, 혹은 실시간으로 입력되는 제어신호에 따라 원낸드 플래시 메모리 내부의 상태들을 감지하고 낸드 플래시 셀 어레이(40)에서의 프로그래밍과 읽기 동작 및 전반적인 내부동작들을 제어하는 상태머신(Statemachine)이다.
낸드 플래시 셀 어레이(40)는 호스트에서 저장하고자 하는 데이터 및 읽고자 하는 데이터가 저장되는 비휘발성의 낸드형 플래시 메모리 셀 어레이이다.
레지스터(50)는 호스트가 원낸드 플래시 메모리 장치로 입력하는 어드레스, 명령어, 설정Configuration) 정보, 인터럽트 상태 정보 등이 저장되어 제어부에 포함된 상태머신이 이를 참조하여 메모리 장치의 내부 제어를 구현하도록 한다. 레지스터의 구성은 후술하게 되는 도 1b에서 본 발명과 관련된 부분만을 개략적으로 설명하기로 한다.
이상의 구성을 포함하는 원낸드 플래시 메모리는 호스트가 호스트 인터페이스(10)의 INT 핀의 상태를 감지하여 내부 동작이 종료시에는 명령어를 입력하고, 내부 동작이 진행 중일 때에는 명령어 입력을 중지하고 대기하도록 하고 있다.
도 1b는 상술한 레지스터의 구성을 도시한 블록도이다. 도 1b를 참조하면, 시스템 설정 레지스터(System Configuration Register)는 모두 16비트로 구성되어 있고 이들 각각의 값들은 부팅 이후에 호스트에 의해서 입력받아 저장되고 제어부는 이 값들을 참조하여 호스트가 입력한 기본적인 동작환경을 설정하여 운용한다. 특히 인터럽트 (INT)에 관련된 값으로는 INT pol, IOBE등의 비트들로서 INT pol은 INT 핀의 출력부호의 극성을 설정하고, IOBE는 INT와 RDY의 입출력을 활성화와 관련된 값들이다. 그리고 시스템 설정 레지스터(System Configuration Register)의 1-3번 비트들은 사용되지 않는 예비 비트들로서 '000'값을 유지하고 있다.
명령어 레지스터(Command Register) 16비트로 구성되지만 최상위 비트는 항상 '0'으로 구성되도록 하고 있으며, 디폴트 값이 0000h로 설정되어 있다.
인터럽트 상태 레지스터(INT Status Register)는 내부 각 부분들의 동작 상태를 나타내는 4-7번 비트들과, 그 중에 한 비트만이라도 동작의 완료를 나타내는 '1'로 천이하게 되면 항상 INT 핀에 명령어 입력 대기중임을 알리는 '1'를 출력하는 15번째 최상위 비트를 포함하고 있다.
도 1c는 상술한 인터럽트 상태 레지스터의 최상위 비트의 값을 호스트 인터페이스(10)의 핀으로 출력하는 종래기술에 의한 INT 핀의 동작을 설명하는 타이밍도이다. 먼저 INT 핀의 상태가 '1'인 경우 메모리 장치의 내부 동작을 완료하고 대기하고 있음을 뜻하기 때문에 호스트가 이를 감지하여 명령어를 입력할 수 있다. 종래기술에서는 호스트가 명령어를 입력하고자 할 경우 우선 인터럽트 상태 레지스터에 '0'를 입력하여 명령어의 입력과 명령어에 따르는 내부동작의 실행중임을 INT 핀을 통해서 출력하도록 한 이후에 명령어의 입력을 실행하였다. 상술한 방식으로호스트가 명령어 쓰기 동작과는 별도로 미리 인터럽트 상태 레지스터에 '0'를 입력하는 동작은 소프트웨어에 의한 인터럽트 상태 레지스터를 프로그램하는 과정이 필요한데, 이를 위해서는 추가적인 시간 소요를 피할 수 없었다. 특히 하나의 명령어 를 입력하기 위해서 인터럽트 상태 레지스터로의 쓰기 동작과 뒤따르는 명령어 쓰기 동작이라는 두 번의 쓰기 동작을 해야 하는 비효율성을 가지고 있었다. 이것은 속도가 성능을 좌우하는 시스템에 있어서 고속화를 통한 성능향상에 큰 장애가 될 수밖에 없었다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 원낸드 플래시 메모리 장치에 명령어만을 입력했을 경우에도 이를 감지하여 자동으로 인터럽트 상태 레지스터의 최상위 비트인 INT 비트를 '0'으로 리셋하는 수단을 포함하여 불필요한 비동기 쓰기 단계를 생략하여 메모리 장치의 프로그램 성능 및 속도성능을 향상시킬 수 있는 장치를 제공하는 데 있다.
상기 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 호스트로 내부 동작상태를 표시하는 인터럽트 핀을 구비한 원낸드 플래시 메모리 장치는, 상기 호스트의 제어에 따라 상기 인터럽트 핀의 동작 방법을 정의하는 인터럽트 설정 비트를 구비하는 시스템 설정 레지스터; 상기 호스트로부터의 명령어를 검출하고, 상기 인터럽트 설정 비트의 값을 참조하여 리셋 신호를 출력하는 명령어 레지스터 유닛; 상기 리셋 신호에 의해서 제어되며, 상기 인터럽트 핀의 상태 값을 저장하는 인터럽트 상태 레지스터를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 명령어 레지스터 유닛은, 상기 호스트로부터 입력되는 명령어를 일시 저장하는 명령어 레지스터; 상기 명령어 레지스터의 저 장된 명령어를 검출하여 상기 리셋 신호를 생성하는 명령어 검출기; 상기 리셋 신호를 상기 인터럽트 설정 비트 값을 참조하여 상기 인터럽트 상태 레지스트로 전달 또는 차단하는 AND 게이트를 포함한다.
바람직한 실시예에 있어서, 상기 인터럽트 설정 비트는 상기 인터럽트 핀의 천이를 명령어 입력에 따라 자동으로 천이 되는 자동 천이와, 명령어 입력 전 상기 호스트에 의해 강제 천이 되는 수동 천이를 지정하는 비트이다.
바람직한 실시예에 있어서, 상기 인터럽트 설정 비트는 인터럽트 핀이 자동 천이 시에는 비트 값 '1'로, 수동 천이시에는 '0'으로 정의된다.
바람직한 실시예에 있어서, 상기 리셋 신호는 상기 명령어 레지스터의 값에 따라 상기 인터럽트 상태 레지스터의 대응하는 비트를 천이하는 데이터 열인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 명령어 레지스터 유닛은 상기 인터럽트 설정 비트가 수동으로 정의된 경우 상기 리셋 신호를 출력하지 않는다.
바람직한 실시예에 있어서, 상기 인터럽트 상태 레지스터는 상기 인터럽트 설정 비트가 수동으로 정의된 경우, 호스트의 제어에 의해 리셋 되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 인터럽트 상태 레지스터는 최상위 비트가 인터럽트 핀의 출력 값에 대응되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 리셋 신호는 인터럽트 상태 레지스터의 최상위 비트를 리셋하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따르면, 호스트로 내부 동작상태를 표시하는 인터럽트 핀을 구비한 원낸드 플래시 메모리 장치는, 상기 호스트로부터의 명령어를 일시 저장하되, 최상위 비트를 상기 인터럽트 핀의 상태 비트로 정의하는 명령어 레지스터와; 상기 명령어 레지스터의 최상위 비트를 공유하는, 상기 인터럽트 핀의 상태 값이 설정되는 인터럽트 상태 레지스터를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 명령어 레지스터는 '1'로 최상위 비트의 디폴트 값이 설정된다.
바람직한 실시예에 있어서, 인터럽트 상태 레지스터는 최상위 비트가 상기 인터럽트 핀의 출력 값에 대응되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예를 보여주는 도면이다. 도 2를 참조하면, 본 발명의 시스템 설정 레지스터(System Configuration Register)는 종래에는 사용되지 않는 1-3번 비트 중 한 비트를 인터럽트 자동(INT auto) 및 수동 설정을 지시하는 비트 값으로 정의된다. 본 발명에서는 1번 비트를 선택하여 구현하였으나 사용되지 않는 시스템 설정 레지스터의 1-3번 비트 중 어떤 비트를 사용해도 무방하다. 이러한 시스템 설정 레지스터 구성을 통하여 시스템의 부팅 시에 기본 값으로 설정되는 '0'는 호스트가 명령어를 입력하기 이전에 INT 비트를 '0'으로 쓰기 해 주어야 하는 종래의 방식으로 동작하도록 구성한다. 이러한 방식은 메모리 장치 간 의 호환성(Backward Compatibility)을 위해서 필요하다. 만일, 명령어를 입력할 때 자동으로 INT 핀이 동작하도록 설정하고자 할 때에는 호스트가 시스템 설정 레지스터의 INT 설정비트 값을 '1'로 입력하면 된다.
상술한 시스템 설정 레지스터의 구성을 통하여 호스트는 종래의 메모리 장치들과의 호환성이 필요한 경우 INT 설정 비트의 값을 변화시키지 않고 '0'으로 두어 사용하고, 호환성을 고려할 필요가 없는 경우에 INT 설정 비트의 값을 '1'로 입력하여 명령어의 입력과 동시에 자동으로 INT 상태 레지스터의 최상위 비트를 제어하도록 설정하여 시스템의 성능을 향상 시킬 수 있다.
도 3은 본 발명의 시스템 설정 레지스터의 INT 설정 비트를 이용하여 INT 상태 레지스터를 제어하는 방법을 도면상에 구현한 회로도이다. 도 3을 참조하면, 호스트 인터페이스(10)로부터 입력되는 명령어가 일시적으로 저장되는 16비트로 이루어진 명령어 레지스터(300)와, 명령어의 입력을 검출하는 명령어 검출기(310)와, 인터럽트 상태 레지스터(320), 그리고 INT 설정 비트의 값에 따라 명령어 입력에 따른 인터럽트 상태 레지스터(320)에 해당 INT 비트를 입력하는 AND 게이트 열(G0~G15)을 포함한다.
명령어 레지스터(300)는 상술한 호스트 인터페이스(10)로부터 인터페이싱된 명령어를 저장하는 레지스터이다. 일반적으로 상위 8비트는 사용되지 않고 하위 8비트를 이용하여 각종 명령어가 구성된다.
명령어 검출기(310)는 명령어 레지스터(300)에 저장되는 비트 값을 검출하여 명령어의 종류에 따라 인터럽트 상태 레지스터(320)의 비트 값을 전환하도록 하는 데이터를 출력하는 수단이다. 만일 읽기 명령어가 입력되었다면 상술한 인터럽트 상태 레지스터의 7번 비트가 '0'으로 리셋 되기 위한 데이터 열을 출력한다. 하지만, 인터럽트 상태 레지스터(320)는 7번 비트의 천이가 최상위 비트를 천이하도록 구성되어 있음은 이 분야에서 통상적인 지식을 습득한 자들에게는 자명하다. 혹은 최상위 비트가 '0'으로 리셋 되도록 설정할 수도 있다. 그러나 이러한 출력 값이 인터럽트 상태 레지스터로 전달되어 리셋 시키기 위해서는 시스템 설정 레지스터의 INT 설정(INT auto) 비트의 값이 '1'로 입력되어 있어야만 16개의 AND 게이트(G0~G15)가 활성화되어 명령어 검출기의 출력데이터가 전달된다는 것을 알 수 있다.
인터럽트 상태 레지스터(320)는 16개의 D래치 조합으로 구성된 레지스터이다. 특히 최상위 비트에 해당하는 D래치(323)의 출력이 직접적으로 호스트가 내부상태를 감지하는 INT 핀의 데이터 값과 대응된다. 시스템 설정 레지스터의 INT 설정 비트가 '0'일 경우, 다시 말해서 수동 인터럽트 핀 제어가 설정된 때에는 각 D래치들은 호스트에 의해서 입력되는 리셋 데이터(INT low set)를 입력받아 '0'으로 리셋 된다. 이 경우 INT 설정 비트는 '0'이기 때문에 명령어 검출기의 데이터 값은 AND 게이트(G0~G15)에 의해 차단된다.
상술한 명령어 검출기(310)에서 출력되는 비트 값은 INT 설정(INT auto)비트가 '1'의 값을 가지는 자동 INT 모드에서 16개의 AND 게이트(G0~G15)는 활성화되고, 명령어 검출기(310)의 검출결과를 인터럽트 상태 레지스터에 전달하여 선택된 비트를 리셋하여 명령어 입력이 있음을 INT 핀을 통해서 출력하도록 한다. 만일 시 스템 설정 레지스터의 INT 설정 비트가 '0'인 경우에는 모든 AND 게이트의 출력은 '0'로 비활성화되고, 호스트에서 수동으로 입력되는 INT 비트 값이 도시한 'INT low set'라인을 통해서 인터럽트 상태 레지스터에 '0'값을 입력하여 종래의 방법으로 동작하도록 한다.
이상의 도 3에 나타난 회로를 구체적인 예를 들어 설명하기로 한다. 시스템 설정 레지스터의 INT 설정 비트가 '1'로 씌어지게 되면, 원낸드 플래시 메모리 시스템은 INT 핀의 제어가 자동모드로 동작하게 됨을 의미한다. 이 경우 INT 설정(INT auto) 비트는 '1'로써 모든 AND 게이트는 활성화되며, 명령어 검출기는 인터럽트 상태 레지스터의 모든 비트를 리셋하기 위해 모든 비트를 '1'로 출력하거나 매스터(Master) INT 비트인 최상위 15번 비트만을 리셋하도록 15번 비트로의 출력만을 '1'로 할 수도 있다. 본 발명의 목적을 달성하기 위한 명령어 검출기(310)의 출력 비트 구성은 명령어 검출시 인터럽트 상태 레지스터(320)의 최상위 비트인 15번 INT 비트를 '0'으로 리셋하는 구성이기만 하면 충분하다. 만일 INT 설정(INT auto) 비트가 '1'이고, 명령어 검출기에서 '8000h'가 출력되면 인터럽트 상태 레지스터(320)의 최상위 비트인 D래치(323)의 출력은 '0'가 되고 이 값은 호스트 인터페이스의 INT 핀의 값이 되어 명령어의 입력이 있음을 호스트에게 알려주게 된다. 혹은 명령어 검출기의 출력이 '0010h', 다시 말해서 읽기 명령어인 경우 인터럽트 상태 레지스터(320)의 7번 비트가 '0'으로 리셋 되고, 이 동작이 최상위 비트인 INT 비트를 리셋하도록 연쇄적인 방법으로 구성할 수 있음은 이 분야에서 통상적인 지식을 습득한 자들에게는 자명하다.
도 4는 상술한 구성을 통한 본 발명의 호스트 인터페이스(10)의 INT 핀의 동작을 간략하게 설명하기 위한 타이밍도이다. 도 4를 참조하면, 종래에는 호스트의 제어에 따라 먼저 인터럽트 상태 레지스터의 INT 비트를 '0'으로 천이시키고 명령어를 입력하였으나, 본 발명의 구성을 통해서는 명령어의 입력만으로 INT 핀의 상태가 자동으로 '0'으로 천이 됨을 알 수 있다.
종래에는 원낸드 플래시 메모리로 명령어를 입력하기 위해서는 INT 상태 레지스터에 '0'를 쓰기 위한 단계와, 명령어를 입력하여 명령어 레지스터에 쓰는 단계로 구성되는 두 단계의 쓰기 동작이 필요하였다. 그러나 본 발명에 따른 구성에서는 명령어의 입력만으로 INT 상태 레지스터의 최상위 INT 비트가 자동으로 '0'으로 리셋 되어 명령어 입력단계의 간소화와 소프트웨어를 이용한 인터럽트 레지스트 쓰기동작을 생략하여 시스템 전체적으로는 속도향상을 기대할 수 있게 되었다.
도 5는 본 발명의 다른 실시예에 의한 인터럽트 상태 레지스터의 INT 비트 자동 설정방법을 설명하는 도면이다. 도 5를 참조하면, 명령어 레지스터의 최상위 비트를 인터럽트 상태 레지스터의 최상위 비트인 INT 비트와 공유하여 INT 비트의 입력을 명령어를 통해서 직접 할 수 있도록 하는 것을 의미한다. 기존의 사용중인 모든 명령어에서 최상위 비트는 항상 '0'이었으나 인터럽트 상태 레지스터의 INT 비트는 평상시의 기본 값이 명령의 대기를 의미하는 '1'이었기 때문에 명령어 레지스터의 최상위 비트도 기본 값이 '1' 이 되어야 한다는 것을 유추할 수 있다. 다시 말해서 명령어 레지스터의 기본값이 '0000h'에서 '8000h'로 설정되어야 한다. 명령어를 입력하면, '1'로 기본값이 설정된 명령어 레지스터의 최상위 비트값은 '0'값 을 최상위 비트값으로 가지는 어떠한 명령어에 대해서도 '0'로 쓰여지게 된다. 명령어의 입력이 명령어 레지스트의 최상위 비트를 리셋하는 동작이 된다. 이와 동시에 명령어 레지스터의 최상위 비트와 공유되는 인터럽트 상태 레지스터의 최상위 비트도 '0'로 리셋된다. 명령어 레지스터의 기본값을 '8000h'로 정의하는 설정에 뒤따르는 제반 문제들은 소프트웨어적으로 충분히 제어가 가능하며, 이를 통하여 기존의 방식으로 명령어를 입력하는 소자들과의 호환성 또한 확보할 수 있다. 이 경우 명령어 레지스터의 최상위 비트와 인터럽트 상태 레지스터의 최상위 비트를 공유하기 위한 추가적인 회로구성이 필요하나 이는 이 분야에서 통상적인 지식을 습득한 자들에게는 용이하게 적용할 수 있는 구성이다.
이상의 구성은 인터럽트 상태 레지스터의 최상위 비트인 INT 비트를 호스트에 의한 별도의 비동기식 쓰기 동작이 아닌, 명령어의 입력만으로 자동으로 인터럽트 상태 레지스터의 비트값 전환을 구현한다. 또한, 기존의 소자들과의 호환성을 고려하여 사용할 수 있도록 기존의 방식으로 전환이 가능한 방식으로 구성하였다. 이러한 구성은 명령어 입력이 두 번의 쓰기 동작으로 이루어지던 종래의 원낸드 플래시 메모리 장치에서 속도가 성능을 좌우하게 되는 차세대 메모리로서 진보하기 위한 성능향상의 강력한 수단을 제공해 줄 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 원낸드 플래시 메모리 장치에 있어서, 한 번의 명령어 입력으로 인터럽트 상태 레지스터의 최상위 비트 값, 다시 말해 호스트 인터페이스의 INT 핀의 전환이 가능하도록 하는 장치와 방법을 제공하여, 속도가 성능의 주요 지표로 작용하게 되는 차세대 메모리 장치에서 보다 우위에 설 수 있는 수단을 제공한다.

Claims (12)

  1. 호스트로 내부 동작상태를 표시하는 인터럽트 핀을 구비한 원낸드 플래시 메모리 장치에 있어서,
    상기 호스트의 제어에 따라 상기 인터럽트 핀의 동작 방법을 정의하는 인터럽트 설정 비트를 구비하는 시스템 설정 레지스터;
    상기 호스트로부터의 명령어를 검출하고, 상기 인터럽트 설정 비트의 값을 참조하여 리셋 신호를 출력하는 명령어 레지스터 유닛;
    상기 리셋 신호에 의해서 제어되며, 상기 인터럽트 핀의 상태 값을 저장하는 인터럽트 상태 레지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 명령어 레지스터 유닛은,
    상기 호스트로부터 입력되는 명령어를 일시 저장하는 명령어 레지스터;
    상기 명령어 레지스터의 저장된 명령어를 검출하여 상기 리셋 신호를 생성하는 명령어 검출기;
    상기 리셋 신호를 상기 인터럽트 설정 비트 값을 참조하여 상기 인터럽트 상태 레지스트로 전달 또는 차단하는 AND 게이트들을 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 인터럽트 설정 비트는 상기 인터럽트 핀의 천이를 명령어 입력에 따라 자동으로 천이 되는 자동 천이와, 명령어 입력 전 상기 호스트에 의해 강제 천이 되는 수동 천이를 지정하는 비트인 것을 특징으로 하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 인터럽트 설정 비트는 상기 인터럽트 핀이 자동 천이 시에는 비트 값 '1'로, 수동 천이시에는 '0'으로 정의되는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 리셋 신호는 상기 명령어 검출기의 값에 따라 상기 인터럽트 상태 레지스터의 대응하는 비트를 천이하는 데이터 열인 것을 특징으로 하는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 명령어 레지스터 유닛은 상기 인터럽트 설정 비트가 수동으로 정의된 경우 상기 리셋 신호를 출력하지 않는 것을 특징으로 하는 메모리 장치.
  7. 제 1 항에 있어서
    상기 인터럽트 상태 레지스터는 상기 인터럽트 설정 비트가 수동으로 정의된 경우, 상기 호스트의 제어에 의해 리셋 되는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 인터럽트 상태 레지스터는 최상위 비트가 상기 인터럽트 핀의 출력 값에 대응되는 것을 특징으로 하는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 리셋 신호는 상기 인터럽트 상태 레지스터의 최상위 비트를 리셋하는 것을 특징으로 하는 메모리 장치.
  10. 호스트로 내부 동작 상태를 표시하는 인터럽트 핀을 구비한 원낸드 플래시 메모리 장치에 있어서,
    상기 호스트로부터의 명령어를 일시 저장하되, 최상위 비트를 상기 인터럽트 핀의 상태 비트로 정의하는 명령어 레지스터와;
    상기 명령어 레지스터의 최상위 비트를 공유하는, 상기 인터럽트 핀의 상태 값이 설정되는 인터럽트 상태 레지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 명령어 레지스터는 '1'로 최상위 비트의 디폴트 값이 설정되는 것을 특징으로 하는 메모리 장치.
  12. 제 10 항에 있어서,
    인터럽트 상태 레지스터는 최상위 비트가 상기 인터럽트 핀의 출력 값에 대응되는 것을 특징으로 하는 메모리 장치.
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KR101662729B1 (ko) * 2009-05-08 2016-10-06 삼성전자주식회사 시리얼 인터페이스 프로토콜을 사용하여 호스트와 인터페이스하는 비휘발성 메모리 기반 저장 장치의 커맨드 처리 방법 및 상기 방법을 수행하기 위한 메모리 컨트롤러

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