KR100619338B1 - Method for manufacturing semiconductor packaging substrate - Google Patents

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Abstract

본 발명은 절연물질을 사용하여 반도체 패키지 기판의 공간을 채움으로써, 반도체 칩이 실장되는 표면의 평탄도를 향상시키고 대량 생산이 가능한 반도체 패키지 기판 제작 방법에 관한 것이다.The present invention relates to a method of fabricating a semiconductor package substrate by filling the space of the semiconductor package substrate using an insulating material, thereby improving the flatness of the surface on which the semiconductor chip is mounted and mass production.

본 발명에 따른 반도체 패키지 기판 제작 방법은 (A) 비아홀 및 회로 패턴이 형성된 다수의 원판을 제공하는 단계; (B) 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하고, 각각의 원판의 회로 패턴이 노출될 때까지 상기 절연물질을 평평하게 연마하는 단계; 및 (C) 상기 각각의 원판에 솔더 레지스트 패턴을 형성하고, 상기 솔더 레지스트 패턴에서 노출된 상기 각각의 원판의 회로 패턴에 니켈/금도금을 수행하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a method of fabricating a semiconductor package substrate, the method including: (A) providing a plurality of discs on which via holes and circuit patterns are formed; (B) filling via holes and portions in which the circuit patterns of the plurality of disks are not formed with an insulating material, and flattening the insulating material until the circuit patterns of the respective discs are exposed; And (C) forming a solder resist pattern on each of the original plates, and performing nickel / gold plating on the circuit patterns of the respective original plates exposed by the solder resist patterns.

반도체 패키지 기판, 인쇄회로기판, 반도체 칩, 프리프레그, 비아홀Semiconductor Package Substrate, Printed Circuit Board, Semiconductor Chip, Prepreg, Via Hole

Description

반도체 패키지 기판 제작 방법{Method for manufacturing semiconductor packaging substrate}Method for manufacturing semiconductor package substrate

도 1a 내지 도 1d는 비아홀을 솔더 레지스트로 매립하는 종래의 반도체 패키지 기판 제작 방법의 단면도.1A to 1D are cross-sectional views of a conventional method for fabricating a semiconductor package substrate in which via holes are filled with solder resist.

도 2a 및 도 2b는 도 1의 제작 방법에 따라 제작되고 두 가지 방식으로 반도체 칩이 실장된 반도체 패키지 기판의 단면도.2A and 2B are cross-sectional views of a semiconductor package substrate fabricated according to the fabrication method of FIG. 1 and mounted with semiconductor chips in two ways.

도 2c는 도 2b의 반도체 칩과 와이어 본딩 패드를 연결시킨 반도체 패키지 기판의 단면도.FIG. 2C is a cross-sectional view of the semiconductor package substrate connecting the semiconductor chip and the wire bonding pad of FIG. 2B. FIG.

도 3a 내지 도 3f는 비아홀을 매립용 잉크로 매립하는 종래의 반도체 패키지 기판 제작 방법의 단면도.3A to 3F are cross-sectional views of a conventional method for manufacturing a semiconductor package substrate in which via holes are filled with a filling ink;

도 4a 및 도 4b는 도 3의 제작 방법에 따라 제작되고 두 가지 방식으로 반도체 칩이 실장된 반도체 패키지 기판의 단면도.4A and 4B are cross-sectional views of a semiconductor package substrate fabricated according to the fabrication method of FIG. 3 and mounted with semiconductor chips in two ways.

도 4c는 도 4b의 반도체 칩과 와이어 본딩 패드를 연결시킨 반도체 패키지 기판의 단면도.4C is a cross-sectional view of the semiconductor package substrate in which the semiconductor chip and wire bonding pad of FIG. 4B are connected.

도 5a 내지 도 5f는 본 발명의 일실시예에 따른 반도체 패키지 기판 제작 방법의 단면도.5A through 5F are cross-sectional views of a method of manufacturing a semiconductor package substrate in accordance with an embodiment of the present invention.

도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 반도체 패키지 기판 제작 방법의 단면도.6A to 6F are cross-sectional views of a method of manufacturing a semiconductor package substrate according to another embodiment of the present invention.

도 7a 및 도 7b는 본 발명의 실시예들에 따라 두 가지 방식으로 반도체 칩이 실장된 반도체 패키지 기판의 단면도.7A and 7B are cross-sectional views of a semiconductor package substrate on which semiconductor chips are mounted in two ways, in accordance with embodiments of the present invention.

도 7c는 도 7b의 반도체 칩과 와이어 본딩 패드를 연결시킨 반도체 패키지 기판의 단면도.FIG. 7C is a cross-sectional view of the semiconductor package substrate connecting the semiconductor chip and the wire bonding pad of FIG. 7B. FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100, 200, 300 : 반도체 패키지 기판 110, 210, 310 : 원판100, 200, 300: semiconductor package substrate 110, 210, 310: disc

111, 211, 311 : 원판의 절연수지 112, 212, 312 : 원판의 동박층111, 211, 311: Insulation resin of disc 112, 212, 312: Copper foil layer of disc

113, 213, 313 : 비아홀 120, 220, 320 : 동도금113, 213, 313: Via hole 120, 220, 320: Copper plating

130, 230, 330 : 솔더 레지스트 140, 240, 340 : 니켈/금도금130, 230, 330: Solder Resist 140, 240, 340: Nickel / Gold Plating

150, 250, 350 : 절연물질 360, 370 : 반도체 칩150, 250, 350: insulating material 360, 370: semiconductor chip

300 : 진공 라미네이션 400 : V-프레스300: vacuum lamination 400: V-press

500 : 분리수단 A, A′: 접착제500: separation means A, A ': adhesive

본 발명은 반도체 패키지 기판 제작 방법에 관한 것으로, 보다 상세하게는 절연물질을 사용하여 반도체 패키지 기판의 공간을 채움으로써, 반도체 칩이 실장되는 표면의 평탄도를 향상시키고 대량 생산이 가능한 반도체 패키지 기판 제작 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor package substrate, and more particularly, to fill a space of a semiconductor package substrate by using an insulating material, to improve the flatness of the surface on which the semiconductor chip is mounted and to manufacture a semiconductor package substrate It is about a method.

최근 반도체 패키지 기판은 다수의 반도체 칩을 채용하는 MCP(Multi-Chip Package) 형태로 발전되고 있다. 즉, 하나의 반도체 패키지 기판의 단일 실장 부분에 다수의 반도체 칩이 실장하는 방식으로 발전되고 있으며, 단일 전자 제품에 다기능을 요구하는 최근 경향에 따라 앞으로도 계속 발전될 것이다.Recently, a semiconductor package substrate has been developed in the form of a multi-chip package (MCP) employing a plurality of semiconductor chips. That is, it is being developed in such a way that a plurality of semiconductor chips are mounted on a single mounting portion of one semiconductor package substrate, and will continue to be developed in accordance with the recent trend of demanding multifunctionality in a single electronic product.

도 1a 내지 도 1d는 비아홀(via hole)을 솔더 레지스트(solder resist)로 매립하는 종래의 반도체 패키지 기판 제작 방법의 단면도이다.1A to 1D are cross-sectional views of a conventional method for fabricating a semiconductor package substrate in which via holes are filled with a solder resist.

도 1a에서와 같이, 절연수지(11a)에 동박층(11b)이 입혀진 원판(11)의 상하 동박층(11b)을 연결하기 위하여 비아홀(11c)을 형성하고, 상하 동박층(11b)의 전기적 연결을 위하여 비아홀(11c) 내부에 동도금(12)을 수행한다.As shown in FIG. 1A, a via hole 11c is formed to connect the upper and lower copper foil layers 11b of the original plate 11 on which the copper foil layer 11b is coated on the insulating resin 11a, and the upper and lower copper foil layers 11b are electrically connected to each other. Copper plating 12 is performed inside the via hole 11c for connection.

도 1b에서와 같이, 상기 원판(11)의 동박층(11b)에 회로 패턴을 형성한다.As shown in FIG. 1B, a circuit pattern is formed on the copper foil layer 11b of the disc 11.

도 1c에서와 같이, 회로 패턴이 형성된 원판(11)의 표면과 비아홀(11c)에 솔더 레지스트(13)를 도포하고, 솔더 레지스트(13) 패턴을 형성하다.As shown in FIG. 1C, the solder resist 13 is applied to the surface of the original plate 11 on which the circuit pattern is formed and the via hole 11c, and the solder resist 13 pattern is formed.

도 1d에서와 같이, 솔더 레지스트(13) 패턴에서 노출되는 와이어 본딩 패드(wire bonding pad)와 솔더볼 패드(solder ball pad)에 니켈/금도금(14)을 수행하여 반도체 패키지 기판(10)을 제작한다.As illustrated in FIG. 1D, the semiconductor package substrate 10 is manufactured by performing nickel / gold plating 14 on a wire bonding pad and a solder ball pad exposed in the solder resist 13 pattern. .

도 1a 내지 도 1d의 제작 방법에 따라 제작된 반도체 패키지 기판(10)은 다수의 반도체 칩을 실장하는 경우, 적층되는 반도체 칩들로 인하여 전체 반도체 패키지 기판(10)의 높이가 높아지는 문제점이 있다.The semiconductor package substrate 10 manufactured according to the manufacturing method of FIGS. 1A to 1D has a problem in that the height of the entire semiconductor package substrate 10 is increased due to the stacked semiconductor chips when mounting a plurality of semiconductor chips.

이러한 문제점을 극복하기 위하여, 반도체 칩의 회로 연결선이 형성되지 않는 부분을 연마하여 반도체 칩의 두께를 얇게 제작하는 방법이 사용되고 있다.In order to overcome this problem, a method of manufacturing a thin semiconductor chip by polishing a portion where a circuit connection line of the semiconductor chip is not formed is used.

그러나, 도 2a에 나타낸 바와 같이, 얇게 제작된 다수의 반도체 칩(16, 17)을 Ag 에폭시와 같은 습식 형태의 접착제(A)를 이용하여 반도체 패키지 기판(10)에 실장하는 경우, 실장 도중 습식 형태의 Ag 에폭시와 같은 접착제(A)가 반도체 칩(16, 17)의 접착 부위 외부로 범람하여 니켈/금도금(14)된 와이어 본딩 패드 또는 솔더볼 패드를 덮어 버리는 문제점이 있었고, 솔더 레지스트(13) 패턴의 단차로 인하여 반도체 칩(16, 17)이 파손되거나 균열이 생기는 문제점이 있었다.However, as shown in FIG. 2A, when a plurality of thinly manufactured semiconductor chips 16 and 17 are mounted on the semiconductor package substrate 10 using a wet adhesive A such as Ag epoxy, the semiconductor package 16 is wet during mounting. The adhesive (A), such as Ag epoxy in the form, overflowed to the outside of the bonding site of the semiconductor chip 16, 17, covering the nickel / gold plated 14 wire bonding pad or solder ball pad, and the solder resist 13 There is a problem that the semiconductor chips 16 and 17 are damaged or cracks due to the step difference in the pattern.

이에 대한 대응 방법으로, 도 2b에 나타낸 바와 같이, 얇게 제작된 다수의 반도체 칩(16, 17)을 필름 타입의 접착제(A′)를 사용하여 반도체 패키지 기판(10)에 실장하는 방법이 있다. 그러나, 이 경우, 솔더 레지스트(13) 도포 시에 비아홀(11c) 부분이 함몰되어 반도체 패키지 기판(10)과 접착제(A′) 사이에 기공이 발생한다. 또한, 솔더 레지스트(13) 패턴의 단차로 인하여, 반도체 패키지 기판(10)과 접착제(A′) 사이에도 기공이 발생한다. 이러한 반도체 패키지 기판(10)과 접착제(A′) 사이에 발생하는 기공 때문에, 최종 제품의 불량률이 증가하고 신뢰성을 저하되는 문제점이 있었다.As a countermeasure thereof, as shown in FIG. 2B, a plurality of thinly manufactured semiconductor chips 16 and 17 are mounted on the semiconductor package substrate 10 using a film-type adhesive A '. However, in this case, when the solder resist 13 is applied, the portion of the via hole 11c is recessed to generate pores between the semiconductor package substrate 10 and the adhesive A '. In addition, due to the step difference in the solder resist 13 pattern, pores also occur between the semiconductor package substrate 10 and the adhesive A '. Because of the pores generated between the semiconductor package substrate 10 and the adhesive (A '), there is a problem that the defective rate of the final product increases and the reliability is lowered.

이러한 단차가 발생하는 문제점을 극복하기 위하여, 반도체 칩(16, 17)을 실장하기 전에 솔더 레지스트(13) 패턴을 연마하여 단차가 발생하지 않도록 하는 방법을 생각할 수 있으나, 통상적으로 사용되는 솔더 레지스트(13)가 매우 소프트하기 때문에 기술상 연마하기 어려운 문제점이 있었다.In order to overcome such a problem that the step occurs, a method of grinding the solder resist 13 pattern before mounting the semiconductor chips 16 and 17 may be considered to prevent the step from occurring. Since 13) is very soft, there was a problem that it is difficult to polish technically.

위와 같은 비아홀(11c)을 솔더 레지스트(13)로 매립하는 반도체 패키지 기판(10)의 제작 방법의 개선 방안으로 다음과 같은 비아홀을 매립용 잉크로 매립 하는 방법이 사용될 수 있다.As a method of improving the manufacturing method of the semiconductor package substrate 10 filling the via hole 11c with the solder resist 13, the following method may be used to fill the via hole with a filling ink.

도 3a 내지 도 3f는 비아홀을 매립용 잉크로 매립하는 종래의 반도체 패키지 기판 제작 방법의 단면도이다.3A to 3F are cross-sectional views of a conventional method for manufacturing a semiconductor package substrate in which via holes are filled with a filling ink.

도 3a에서와 같이, 절연수지(21a)에 동박층(21b)이 입혀진 원판(21)의 상하 동박층(21b)을 연결하기 위하여 비아홀(21c)을 형성하고, 상하 동박층(21b)의 전기적 연결을 위하여 비아홀(21c) 내부에 동도금(22)을 수행한다.As shown in FIG. 3A, a via hole 21c is formed to connect the upper and lower copper foil layers 21b of the original plate 21 on which the copper foil layer 21b is coated on the insulating resin 21a, and the electrical of the upper and lower copper foil layers 21b is formed. Copper plating 22 is performed inside the via hole 21c for connection.

도 3b에서와 같이, 매립용 잉크(25)를 이용하여 동도금(22)이 수행된 비아홀(21c)을 매립한다.As shown in FIG. 3B, the via hole 21c in which copper plating 22 is performed is filled using the embedding ink 25.

도 3c에서와 같이, 비아홀(21c) 외부의 원판(21) 표면에 잔류하는 매립용 잉크(25)를 연마하여 제거한다.As shown in FIG. 3C, the embedding ink 25 remaining on the surface of the disc 21 outside the via hole 21c is polished and removed.

도 3d에서와 같이, 상기 원판(21)의 동박층(21b)에 회로 패턴을 형성한다.As shown in FIG. 3D, a circuit pattern is formed on the copper foil layer 21b of the disc 21.

도 3e에서와 같이, 회로 패턴이 형성된 원판(21)에 솔더 레지스트(23)를 도포하고, 솔더 레지스트(23) 패턴을 형성한다.As shown in FIG. 3E, the solder resist 23 is applied to the original plate 21 on which the circuit pattern is formed, and the solder resist 23 pattern is formed.

도 3f에서와 같이, 솔더 레지스트(23) 패턴에서 노출되는 와이어 본딩 패드와 솔더볼 패드에 니켈/금도금(24)을 수행하여 반도체 패키지 기판(20)을 제작한다.As shown in FIG. 3F, nickel / gold plating 24 is performed on the wire bonding pad and the solder ball pad exposed in the solder resist 23 pattern to fabricate the semiconductor package substrate 20.

도 3f에서 알 수 있는 바와 같이, 매립용 잉크(25)를 이용한 제작 방법에 따라 제작된 반도체 패키지 기판(20)은 비아홀(21c) 부분이 함몰되지 않는다.As can be seen in FIG. 3F, the via hole 21c portion of the semiconductor package substrate 20 manufactured by the manufacturing method using the embedding ink 25 is not recessed.

그러나, 도 4a에 나타낸 바와 같이, 반도체 칩(26, 27)을 습식 형태의 접착제(A)를 이용하여 반도체 패키지 기판(20)에 실장하는 경우, 실장 도중 솔더 레지 스트(23) 패턴의 단차로 인하여 반도체 칩(26, 27)이 파손되거나 균열이 생기는 문제점 및 습식 형태의 Ag 에폭시와 같은 접착제(A)가 반도체 칩(16, 17)의 접착 부위 외부로 범람하여 니켈/금도금(14)된 와이어 본딩 패드 또는 솔더볼 패드를 덮어 버리는 문제점을 여전히 지니고 있다.However, as shown in FIG. 4A, when the semiconductor chips 26 and 27 are mounted on the semiconductor package substrate 20 using the wet adhesive A, the stepped pattern of the solder resist 23 during the mounting may be used. Due to the problem that the semiconductor chips 26 and 27 are broken or cracked, and the adhesive A such as Ag epoxy in the wet form overflows outside the bonding site of the semiconductor chips 16 and 17, thereby the nickel / gold plated wire 14 There is still a problem of covering the bonding pad or the solder ball pad.

또한, 도 4b에 나타낸 바와 같이, 여전히 솔더 레지스트(23) 패턴의 단차로 인한 반도체 패키지 기판(20)과 접착제(A′) 사이에 기공이 발생하는 문제점을 지니고 있다.In addition, as shown in FIG. 4B, pores are still generated between the semiconductor package substrate 20 and the adhesive A 'due to the step difference in the solder resist 23 pattern.

상기 문제점들 외에도, 도 2c 및 도 4c에 나타낸 바와 같이, 종래의 반도체 기판 제작 방법은 반도체 칩(16, 17 또는 26, 27)과 연결되는데 필요한 와이어 본딩 패드의 상부의 지름보다 니켈/금도금(14 또는 24) 두께(B)의 약 2배정도 두께를 더 필요로 한다. 이 때문에, 최근 소형화 및 집적화에 대응하기 위하여, 반도체 패키지 기판(10 또는 20) 상에 미세한 회로 패턴을 형성하기 어려운 문제점도 있었다.In addition to the above problems, as shown in FIGS. 2C and 4C, the conventional semiconductor substrate manufacturing method is nickel / gold plated 14 than the diameter of the upper portion of the wire bonding pad required to be connected to the semiconductor chip 16, 17 or 26, 27. Or 24) more than about twice the thickness (B). Therefore, in order to cope with the recent miniaturization and integration, there has been a problem that it is difficult to form a fine circuit pattern on the semiconductor package substrate 10 or 20.

상기 문제점을 해결하기 위한 본 발명의 제 1 기술적 과제는 반도체 칩이 실장되는 반도체 패키지 기판 표면의 평탄도를 향상시키는 반도체 패키지 기판 제작 방법을 제공하는 것이다.The first technical problem of the present invention for solving the above problems is to provide a semiconductor package substrate manufacturing method for improving the flatness of the surface of the semiconductor package substrate on which the semiconductor chip is mounted.

본 발명의 제 2 기술적 과제는 반도체 칩 실장 시에 접착제와 반도체 패키지 기판 사이에 기공이 발생하지 않는 반도체 패키지 기판 제작 방법을 제공하는 것이다. A second technical problem of the present invention is to provide a method for manufacturing a semiconductor package substrate in which no pores are generated between the adhesive and the semiconductor package substrate during semiconductor chip mounting.                         

본 발명의 제 3 기술적 과제는 반도체 패키지 기판 상에 미세한 회로 패턴 형성이 가능한 반도체 패키지 기판 제작 방법을 제공하는 것이다.The third technical problem of the present invention is to provide a semiconductor package substrate manufacturing method capable of forming a fine circuit pattern on a semiconductor package substrate.

본 발명의 제 4 기술적 과제는 대량 생산이 가능한 반도체 패키지 기판 제작 방법을 제공하는 것이다.A fourth technical object of the present invention is to provide a method for manufacturing a semiconductor package substrate capable of mass production.

상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 반도체 패키지 기판 제작 방법은 (A) 비아홀 및 회로 패턴이 형성된 다수의 원판을 제공하는 단계; (B) 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하고, 각각의 원판의 회로 패턴이 노출될 때까지 상기 절연물질을 평평하게 연마하는 단계; 및 (C) 상기 각각의 원판에 솔더 레지스트 패턴을 형성하고, 상기 솔더 레지스트 패턴에서 노출된 상기 각각의 원판의 회로 패턴에 니켈/금도금을 수행하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to solve the above technical problem, a method of manufacturing a semiconductor package substrate according to the present invention comprises the steps of (A) providing a plurality of discs formed with via holes and circuit patterns; (B) filling via holes and portions in which the circuit patterns of the plurality of disks are not formed with an insulating material, and flattening the insulating material until the circuit patterns of the respective discs are exposed; And (C) forming a solder resist pattern on each of the original plates, and performing nickel / gold plating on the circuit patterns of the respective original plates exposed by the solder resist patterns.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (B) 단계는, (B-1) 각각의 원판에 시트 타입(sheet type)의 절연물질을 적층하는 과정; (B-2) 상기 각각의 원판을 가열·압축하여 상기 각각의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하는 과정; 및 (B-3) 상기 각각의 원판의 회로 패턴이 노출될 때까지 상기 절연물질을 평평하게 연마하는 과정을 포함하여 이루어지는 것을 특징으로 한다.Step (B) of the method for manufacturing a semiconductor package substrate according to the present invention may include: laminating a sheet type insulating material on each of (B-1) original plates; (B-2) heating and compressing each of the original plates to fill portions of each of the original plates without via holes and circuit patterns with an insulating material; And (B-3) flatly polishing the insulating material until the circuit patterns of the respective original plates are exposed.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (B-2) 과정은 상기 각각의 원판을 진공 라미네이션(vacuum lamination)으로 가열·압축하여 상기 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하는 것이 바람직하다.In the process (B-2) of the method for fabricating a semiconductor package substrate according to the present invention, each of the original plates is heated and compressed by vacuum lamination, and the via holes and circuit patterns of the original plates are not formed with an insulating material. It is preferable to fill.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (B-3) 과정은 상기 절연물질을 브러시(brush) 방식을 이용하여 평평하게 연마하는 것이 바람직하다.In the process (B-3) of the method of manufacturing a semiconductor package substrate according to the present invention, it is preferable to polish the insulating material flatly using a brush method.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (B-3) 과정은 상기 절연물질을 플레이트(plate) 연마 방식을 이용하여 평평하게 연마하는 것이 바람직하다.In the step (B-3) of the method of manufacturing a semiconductor package substrate according to the present invention, it is preferable that the insulating material is flatly polished by using a plate polishing method.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 시트 타입의 절연물질은 반경화 상태의 프리프레그(prepreg)인 것이 바람직하다.The sheet-type insulating material of the method for manufacturing a semiconductor package substrate according to the present invention is preferably a prepreg in a semi-cured state.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (B) 단계는, (B-1) 상기 다수의 원판에 각각 시트 타입의 절연물질을 적층하는 과정; (B-2) 상기 다수의 원판의 절연물질 사이에 분리수단을 삽입하는 과정; (B-3) 상기 다수의 원판을 가열·압축하여 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하는 과정; 및 (B-4) 각각의 상기 원판의 회로 패턴이 노출될 때까지 상기 절연물질을 평평하게 연마하는 과정을 포함하여 이루어지는 것을 특징으로 한다.Step (B) of the method for manufacturing a semiconductor package substrate according to the present invention may include: (B-1) laminating a sheet-type insulating material on each of the plurality of original plates; (B-2) inserting the separation means between the insulating material of the plurality of discs; (B-3) heating and compressing the plurality of disks to fill portions of the plurality of disks where via holes and circuit patterns are not formed with an insulating material; And (B-4) flatly polishing the insulating material until the circuit pattern of each of the original plates is exposed.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (B-3) 과정은 상기 다수의 원판을 V-프레스(Vacuum-press)로 가열·압축하여 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하는 것이 바람직하다.The (B-3) process of the method for manufacturing a semiconductor package substrate according to the present invention is a portion in which via holes and circuit patterns of the plurality of original plates are not formed by heating and compressing the plurality of original plates by V-press. It is preferable to fill with an insulating material.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (B-4) 과정은 상기 절 연물질을 브러시 방식을 이용하여 평평하게 연마하는 것이 바람직하다.In the process (B-4) of the method for manufacturing a semiconductor package substrate according to the present invention, it is preferable that the insulating material is flatly polished using a brush method.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (B-4) 과정은 상기 절연물질을 플레이트 연마 방식을 이용하여 평평하게 연마하는 것이 바람직하다.In the process (B-4) of the method of manufacturing a semiconductor package substrate according to the present invention, it is preferable that the insulating material is flatly polished by using a plate polishing method.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 시트 타입의 절연물질은 반경화 상태의 프리프레그인 것이 바람직하다.The sheet-type insulating material of the method for manufacturing a semiconductor package substrate according to the present invention is preferably a prepreg in a semi-cured state.

본 발명에 따른 반도체 패키지 기판 제작 방법은 상기 (A) 단계 이후에, (D) 상기 다수의 원판에 각각 RCC(Resin Coated Copper)를 적층하고, 상기 다수의 원판의 RCC 사이에 분리수단을 삽입하는 단계; (E) 상기 다수의 원판을 가열·압축하여 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 상기 RCC의 절연물질로 충진하는 단계; (F) 상기 다수의 원판의 RCC의 동박층에 각각 회로 패턴을 형성하는 단계; 및 (G) 상기 (D) 단계 내지 (F) 단계를 비아홀 및 회로 패턴을 형성하는 과정을 형성하고자 하는 층수만큼 반복 수행하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.In the method of manufacturing a semiconductor package substrate according to the present invention, after the step (A), (D) laminating Resin Coated Copper (RCC) on each of the plurality of disks, and inserting separation means between the RCCs of the plurality of disks. step; (E) heating and compressing the plurality of disks to fill portions where the via holes and circuit patterns of the plurality of disks are not formed with an insulating material of the RCC; (F) forming circuit patterns on copper foil layers of RCCs of the plurality of original plates, respectively; And (G) repeating steps (D) to (F) by the number of layers to form a process of forming a via hole and a circuit pattern.

본 발명에 따른 반도체 패키지 기판 제작 방법의 상기 (E) 단계는 상기 다수의 원판을 V-프레스로 가열·압축하여 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 상기 RCC의 절연물질로 충진하는 것이 바람직하다.In the step (E) of the method for manufacturing a semiconductor package substrate according to the present invention, the plurality of original plates are heated and compressed by V-press, so that the via holes and circuit patterns of the plurality of original plates are not formed with the insulating material of the RCC. It is preferable to fill.

이하, 도면을 참조하여 본 발명에 따른 반도체 패키지 기판 제작 방법을 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor package substrate according to the present invention will be described in detail with reference to the accompanying drawings.

도 5a 내지 도 5b는 본 발명의 일실시예에 따른 반도체 패키지 기판 제작 방법의 단면도이다.5A through 5B are cross-sectional views of a method of manufacturing a semiconductor package substrate according to an embodiment of the present invention.

도 5a에서와 같이, 절연수지(111)에 동박층(112)이 입혀진 원판(110)의 상하 동박층(112)을 연결하기 위하여 비아홀(113)을 형성하고, 상하 동박층(112)의 전기적 연결을 위하여 비아홀(113) 내부에 동도금(120)을 수행한다.As shown in FIG. 5A, a via hole 113 is formed in order to connect the upper and lower copper foil layers 112 of the disc 110 on which the copper foil layer 112 is coated on the insulating resin 111, and the upper and lower copper foil layers 112 are electrically connected to each other. Copper plating 120 is performed inside the via hole 113 for connection.

여기서 원판(110)은 절연수지(111)에 동박층(112)이 입혀진 동박 적층판(copper clad laminate)을 사용하는 것이 바람직하다. 이러한 동박 적층판의 종류에는 그 용도에 따라, 유리/에폭시 동박 적층판, 내열수지 동박 적층판, 종이/페놀 동박 적층판, 고주파용 동박 적층판, 플렉시블 동박 적층판(flexible copper clad laminate), 리지드 플렉시블 동박 적층판(rigid-flexible copper clad laminate), 복합 동박 적층판 등의 여러 가지가 있다.In this case, it is preferable to use a copper clad laminate in which the copper plate layer 112 is coated on the insulating resin 111. Such types of copper foil laminates include glass / epoxy copper laminates, heat-resistant resin copper foil laminates, paper / phenolic copper foil laminates, high frequency copper foil laminates, flexible copper clad laminates, and rigid flexible copper foil laminates depending on their use. flexible copper clad laminate) and composite copper clad laminates.

한편, 상기 비아홀(113)을 형성하는 과정은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치에 따라 비아홀(113)을 형성하는 방법을 사용할 수 있다.On the other hand, the process of forming the via hole 113 may use a method of forming the via hole 113 according to a predetermined position using a CNC drill (Computer Numerical Control Drill).

또한, 비아홀(113) 내부에 동도금(120)을 수행하는 과정은 비아홀(113)의 내벽을 구성하는 절연체 상에 전해 동도금(120)을 수행할 수 없기 때문에, 비아홀(113) 내벽에 얇게 무전해 동도금을 수행한 후, 전해 동도금을 수행하는 것이 바람직하다.In addition, since the copper plating 120 is performed inside the via hole 113, the electrolytic copper plating 120 may not be performed on the insulator constituting the inner wall of the via hole 113. After performing copper plating, it is preferable to perform electrolytic copper plating.

도 5b에서와 같이, 상기 원판(110)의 동박층(112)에 회로 패턴을 형성한다.As shown in FIG. 5B, a circuit pattern is formed on the copper foil layer 112 of the disc 110.

여기서 회로 패턴을 형성하는 과정은 먼저 드라이 필름을 적층하고, 노광·현상하여 소정의 패턴을 형성한 후, 원판(110)의 동박층(112)이 노출된 부분을 식각하여 소정의 회로 패턴을 형성하는 방식을 사용할 수 있다.In the process of forming the circuit pattern, first, the dry film is laminated, exposed and developed to form a predetermined pattern, and then the exposed portion of the copper foil layer 112 of the original plate 110 is etched to form a predetermined circuit pattern. Can be used.

도 5c에서와 같이, 회로 패턴이 형성된 원판(110)의 양면에 시트 타입(sheet type)의 절연물질(150)을 적층한 후, 진공 라미네이션(vacuum lamination; 300)을 이용한 가열·압축을 수행하여 비아홀(113) 내부와 회로 패턴이 형성되지 않은 부분을 충진한다.As shown in FIG. 5C, after stacking the sheet type insulating material 150 on both sides of the disk 110 on which the circuit pattern is formed, heating and compression using vacuum lamination 300 is performed. The portion of the via hole 113 and the portion in which the circuit pattern is not formed are filled.

여기서 시트 타입의 절연물질(150)은 적층하기 용이하고, 반도체 패키지 기판(100)의 비아홀(113) 내부와 회로 패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(prepreg)를 사용하는 것이 바람직하다. 이러한 프리프레그는 가열·압축 시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.Herein, the sheet-type insulating material 150 may be easily stacked, and may have a prepreg in a semi-cured state that may be easily filled in the via hole 113 of the semiconductor package substrate 100 and the portion where the circuit pattern is not formed. It is preferable to use. Such a prepreg hardens | cures at the time of heating and compression, and becomes a state which is easy to grind | polish in a later process.

즉, 진공 라미네이션(400)을 이용한 가열·압축을 수행하여 비아홀 내부와 회로 패턴이 형성되지 않은 부분을 충진하다. 그 후에, RCC(Resin Coated Copper)의 동박층에 회로 패턴을 형성한 후, 절연물질(150)로 프리프레그를 적층하여 위와 같은 방식으로 RCC에 비아홀 내부와 회로 패턴이 형성되지 않은 부분을 충진할 수 있다.That is, heating and compression using the vacuum lamination 400 is performed to fill the via hole and a portion in which a circuit pattern is not formed. After that, after forming a circuit pattern on the copper foil layer of Resin Coated Copper (RCC), the prepreg is laminated with the insulating material 150 to fill the via hole and the portion where the circuit pattern is not formed in the RCC in the above manner. Can be.

도 5d에서와 같이, 절연물질(150)로 충진된 원판(110)의 표면 상에 회로 패턴이 노출될 때까지, 절연물질(150)을 평평하게 연마한다.As shown in FIG. 5D, the insulating material 150 is polished flat until the circuit pattern is exposed on the surface of the disc 110 filled with the insulating material 150.

여기서 절연물질(150)을 연마하는 방식은 브러시(brush)를 이용하여 동박의 표면을 세정하는 브러시 방식, 산화알루미늄(Al2O3)과 같은 연마입자가 부착된 플레이트(plate)를 이용하여 표면을 처리하는 플레이트 연마 방식 등을 사용할 수 있다.Here, the method of polishing the insulating material 150 is a brush method for cleaning the surface of the copper foil using a brush, the surface using a plate attached with abrasive particles such as aluminum oxide (Al 2 O 3 ). A plate polishing method and the like can be used.

도 5e에서와 같이, 회로 패턴이 노출된 원판(110)에 솔더 레지스트(130)를 도포하고, 솔더 레지스트(130) 패턴을 형성한다.As shown in FIG. 5E, the solder resist 130 is applied to the original substrate 110 on which the circuit pattern is exposed, and the solder resist 130 pattern is formed.

여기서 솔더 레지스트(130) 패턴은 먼저 솔더 레지스트(130)를 도포하고 가건조시킨 후, 소정의 패턴이 형성된 아트 워크 필름(art work film)을 밀착시키고 자외선에 노출시켜 경화시킨다. 그 후에, 자외선에 경화되지 않은 솔더 레지스트(130)를 식각한 후, 소정이 패턴이 형성된 솔더 레지스트(130)를 완전경화시켜 솔더 레지스트(130) 패턴이 형성된다.Here, the solder resist 130 pattern is first coated with a solder resist 130 and temporarily dried, and then the art work film on which a predetermined pattern is formed is adhered and exposed to ultraviolet rays to be cured. Thereafter, after etching the solder resist 130 not cured by ultraviolet rays, the solder resist 130 having a predetermined pattern is completely cured to form a solder resist 130 pattern.

도 5f에서와 같이, 솔더 레지스트(130) 패턴에서 노출되는 와이어 본딩 패드(wire bonding pad)와 솔더볼 패드(solder ball pad)에 니켈/금도금(140)을 수행하여 본 발명에 따른 반도체 패키지 기판(100)을 제작한다.As shown in FIG. 5F, nickel / gold plating 140 is performed on a wire bonding pad and a solder ball pad exposed in the solder resist 130 pattern to thereby provide a semiconductor package substrate 100 according to the present invention. ).

도 5f에서 알 수 있는 바와 같이, 본 발명에 따른 반도체 패키지 기판(100) 제조 방법은 연마하기 어려운 솔더 레지스트(130)가 아닌 절연물질(150)을 도 5d 단계에서 평평하게 표면이 연마되기 때문에, 솔더 레지스트(130) 패턴이 형성된 후에도 반도체 패키지 기판(100)의 표면이 매우 평평함을 알 수 있다.As can be seen in Figure 5f, the method for manufacturing a semiconductor package substrate 100 according to the present invention because the surface of the insulating material 150 is polished in the step of FIG. It can be seen that the surface of the semiconductor package substrate 100 is very flat even after the solder resist 130 pattern is formed.

도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 반도체 패키지 기판 제작 방법의 단면도이다.6A to 6F are cross-sectional views of a method of manufacturing a semiconductor package substrate according to another embodiment of the present invention.

도 6a에서와 같이, 절연수지(211)에 동박층(212)이 입혀진 원판(210)의 상하 동박층(212)을 연결하기 위하여 비아홀(213)을 형성하고, 상하 동박층(212)의 전기적 연결을 위하여 비아홀(213) 내부에 동도금(220)을 수행한다.As shown in FIG. 6A, a via hole 213 is formed to connect the upper and lower copper foil layers 212 of the original plate 210 on which the copper foil layer 212 is coated on the insulating resin 211, and the upper and lower copper foil layers 212 are electrically connected to each other. Copper plating 220 is performed inside the via hole 213 for connection.

도 6b에서와 같이, 상기 원판(210)의 동박층(212)에 회로 패턴을 형성한다.As shown in FIG. 6B, a circuit pattern is formed on the copper foil layer 212 of the disc 210.

도 6c에서와 같이, 회로 패턴이 형성된 다수의 원판(210)의 양면에 각각 절연물질(250)을 적층하고, 절연물질들(250) 사이에 분리수단(500)을 삽입한 후, V-프레스(Vacuum-press; 400)를 이용한 가열·압축을 수행하여 비아홀(213) 내부와 회로 패턴이 형성되지 않은 부분을 절연물질(250)로 충진한다. 이와 같이, 분리수단(500)을 이용하여 다수의 원판을 적층한 후, 일회 공정으로 처리하므로, 대량 생산이 가능하다.As shown in FIG. 6C, the insulating material 250 is laminated on both surfaces of the plurality of disks 210 on which the circuit patterns are formed, and the separation means 500 is inserted between the insulating materials 250, and then the V-press. By heating and compressing using (Vacuum-press; 400), the inside of the via hole 213 and the portion where the circuit pattern is not formed are filled with the insulating material 250. As described above, after stacking a plurality of discs using the separating means 500, the process is performed in one step, so that mass production is possible.

여기서 절연물질(250)은 적층하기 용이하고, 반도체 패키지 기판(200)의 비아홀(213) 내부와 회로 패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그를 사용할 수 있다. 이러한 프리프레그는 가열·압축 시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.In this case, the insulating material 250 may be easily stacked, and a prepreg having a semi-cured state may be used to easily fill the via hole 213 of the semiconductor package substrate 200 and the portion where the circuit pattern is not formed. Such a prepreg hardens | cures at the time of heating and compression, and becomes a state which is easy to grind | polish in a later process.

한편, 회로 패턴이 형성된 원판(210) 상에 절연층 및 동박층을 적층하여 다층 반도체 패키지 기판(200)을 형성하는 경우, RCC를 절연물질(250)로 사용할 수 있다. 이 경우, 회로 패턴이 형성된 다수의 원판(210)에 RCC를 적층하고, RCC 사이에 분리수단(500)을 삽입한 후, V-프레스(400)를 이용한 가열·압축을 수행하여 비아홀 내부와 회로 패턴이 형성되지 않은 부분을 충진하다. 그 후에, RCC의 동박층에 회로 패턴을 형성한 후, 프리프레그와 같은 절연물질(250)을 적층하여 위와 같은 방식으로 RCC에 비아홀 내부와 회로 패턴이 형성되지 않은 부분을 충진할 수 있다.Meanwhile, when the multilayer semiconductor package substrate 200 is formed by stacking the insulating layer and the copper foil layer on the original plate 210 having the circuit pattern, the RCC may be used as the insulating material 250. In this case, the RCCs are stacked on a plurality of disks 210 having circuit patterns formed thereon, and the separation means 500 are inserted between the RCCs, and then heating and compression using the V-press 400 is performed to carry out circuits inside the via holes and the circuits. Fill in the part where no pattern is formed. Thereafter, after the circuit pattern is formed on the copper foil layer of the RCC, an insulating material 250 such as a prepreg may be stacked to fill the RCC with the inside of the via hole and the portion where the circuit pattern is not formed.

상기 분리수단(500)은 절연물질들(250)간에 분리하기 용이한 더미 기판(dummy substrate) 또는 릴리이즈 필름(release film) 등을 사용할 수 있다.The separation means 500 may use a dummy substrate or a release film that is easy to separate between the insulating materials 250.

도 6d에서와 같이, 절연물질(250)로 충진된 원판(210)의 표면 상에 회로 패턴이 노출될 때까지, 절연물질(250)을 평평하게 연마한다.As shown in FIG. 6D, the insulating material 250 is polished flat until the circuit pattern is exposed on the surface of the disc 210 filled with the insulating material 250.

여기서 절연물질(150)을 연마하는 방식은 브러시를 이용하여 동박의 표면을 세정하는 브러시 방식, 산화알루미늄과 같은 연마입자가 부착된 플레이트를 이용하여 표면을 처리하는 플레이트 연마 방식 등을 사용할 수 있다.Here, the method of polishing the insulating material 150 may be a brush method for cleaning the surface of the copper foil using a brush, a plate polishing method for treating the surface using a plate attached with abrasive particles such as aluminum oxide.

도 6e에서와 같이, 회로 패턴이 노출된 원판(210)에 솔더 레지스트(230)를 도포하고, 솔더 레지스트(230) 패턴을 형성한다.As shown in FIG. 6E, the solder resist 230 is applied to the original substrate 210 exposed the circuit pattern, and the solder resist 230 pattern is formed.

도 6f에서와 같이, 솔더 레지스트(230) 패턴에서 노출되는 와이어 본딩 패드와 솔더볼 패드에 니켈/금도금(240)을 수행하여 본 발명에 따른 반도체 패키지 기판(200)을 제작한다.As shown in FIG. 6F, nickel / gold plating 240 is performed on the wire bonding pad and the solder ball pad exposed in the solder resist 230 pattern to manufacture the semiconductor package substrate 200 according to the present invention.

도 6f에서 알 수 있는 바와 같이, 본 발명에 따른 반도체 패키지 기판(200) 제조 방법은 연마하기 어려운 솔더 레지스트(230)가 아닌 절연물질(250)을 도 6d 단계에서 평평하게 표면이 연마되기 때문에, 솔더 레지스트(230) 패턴이 형성된 후에도 반도체 패키지 기판(200)의 표면이 매우 평평함을 알 수 있다.As can be seen in Figure 6f, the method for manufacturing a semiconductor package substrate 200 according to the present invention is because the insulating material 250, rather than the difficult to polish the solder resist 230 is polished flat in the step 6d, It can be seen that the surface of the semiconductor package substrate 200 is very flat even after the solder resist 230 pattern is formed.

또한, 도 6c에서 알 수 있는 바와 같이, 본 발명에 따른 반도체 패키지 기판(200) 제조 방법은 V-프레스를 이용하여 다수의 반도체 패키지 기판(200)을 동시에 절연물질(250)로 충진할 수 있으므로, 대량 생산이 가능함을 알 수 있다.In addition, as can be seen in Figure 6c, the method for manufacturing a semiconductor package substrate 200 according to the present invention can be filled with a plurality of semiconductor package substrate 200 with an insulating material 250 at the same time using a V-press. It can be seen that mass production is possible.

도 7a 및 도 7b는 본 발명의 실시예들에 따라 두 가지 방식으로 반도체 칩이 실장된 반도체 패키지 기판의 단면도이고, 도 7c는 도 7b의 반도체 칩과 와이어 본딩 패드를 연결시킨 반도체 패키지 기판의 단면도이다.7A and 7B are cross-sectional views of a semiconductor package substrate in which semiconductor chips are mounted in two ways according to embodiments of the present invention, and FIG. 7C is a cross-sectional view of a semiconductor package substrate in which a wire bonding pad is connected to the semiconductor chip of FIG. 7B. to be.

도 7a에 나타낸 바와 같이, Ag 에폭시와 같은 습식 형태의 접착제(A)를 사용하여 반도체 칩(360, 370)을 실장하는 경우, 반도체 패키지 기판(300)과 접착제(A) 사이에 기공이 발생하지 않고, 접착제(A)가 반도체 패키지 기판(300)의 표면에 밀착되는 것을 알 수 있다.As shown in FIG. 7A, when the semiconductor chips 360 and 370 are mounted using a wet adhesive A such as Ag epoxy, pores do not occur between the semiconductor package substrate 300 and the adhesive A. FIG. It can be seen that the adhesive A is in close contact with the surface of the semiconductor package substrate 300.

또한, 도 7b에 나타낸 바와 같이, 필름 타입의 접착제(A′)를 사용하여 반도체 칩(360, 370)을 실장하는 경우에도, 반도체 패키지 기판(300)과 접착제(A′) 사이에 기공이 발생하지 않고, 접착제(A′)가 반도체 패키지 기판(300)의 표면에 밀착되는 것을 알 수 있다.In addition, as shown in FIG. 7B, even when the semiconductor chips 360 and 370 are mounted using the film-type adhesive A ', pores are generated between the semiconductor package substrate 300 and the adhesive A'. It can be seen that the adhesive A 'is in close contact with the surface of the semiconductor package substrate 300.

뿐만 아니라, 도 7c에 나타낸 바와 같이, 본 발명에 따라 제작된 반도체 패키지 기판(300)의 와이어 본딩 패드의 상부는 반도체 칩(360, 370)과 연결되는데 필요한 부분만 니켈/금도금(340)되는 것을 알 수 있다. 따라서, 불필요한 패턴이 형성되지 않으므로, 반도체 패키지 기판(300) 상에 보다 미세하고 집적된 회로 패턴을 형성할 수 있다.In addition, as shown in FIG. 7C, the upper portion of the wire bonding pad of the semiconductor package substrate 300 manufactured according to the present invention is nickel / gold plated 340 only in a portion necessary to be connected to the semiconductor chips 360 and 370. Able to know. Therefore, since an unnecessary pattern is not formed, a finer and more integrated circuit pattern can be formed on the semiconductor package substrate 300.

이상에서 본 발명에 대하여 설명하였으나 이는 일실시예에 지나지 않는 바, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 얼마든지 다양한 변화 및 변형이 가능함은 당업자에게는 자명한 사실일 것이다. 하지만, 이들은 본 발명의 범위 내에 속한다는 것은 이하의 청구범위를 통해서 확연해 질 것이다.Although the present invention has been described above, this is only one embodiment, and it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention. However, it will be apparent from the following claims that they fall within the scope of the invention.

상술한 바와 같이, 본 발명에 따른 반도체 패키지 기판 제작 방법은 반도체 칩이 실장되는 표면의 평탄도가 향상된 반도체 패키지 기판을 제공한다. As described above, the method for manufacturing a semiconductor package substrate according to the present invention provides a semiconductor package substrate having improved flatness of a surface on which the semiconductor chip is mounted.                     

따라서, 본 발명에 따른 반도체 패키지 기판 제작 방법은 반도체 칩 실장 시에 접착제와 반도체 패키지 기판 사이에 기공이 발생하지 않으므로, 최종 제품의 불량률을 감소시키고 신뢰성을 향상시키는 효과가 있다.Therefore, the method of manufacturing a semiconductor package substrate according to the present invention does not generate pores between the adhesive and the semiconductor package substrate during semiconductor chip mounting, thereby reducing the defective rate of the final product and improving reliability.

또한, 본 발명에 따른 반도체 패키지 기판 제작 방법은 반도체 칩과 연결하는데 필요한 부분만 니켈/금도금을 형성하므로, 반도체 패키지 기판 상에 보다 미세하고 집적된 회로 패턴이 형성할 수 있는 효과도 있다.In addition, since the method for manufacturing a semiconductor package substrate according to the present invention forms nickel / gold plating only a portion necessary for connecting with a semiconductor chip, a finer and more integrated circuit pattern may be formed on the semiconductor package substrate.

뿐만 아니라, 본 발명에 따른 반도체 패키지 기판 제작 방법은 표면의 평탄도가 매우 높은 상태에서 솔더 레지스트가 도포되므로, 솔더 레지스트의 두께 관리가 용이한 효과도 있다.In addition, the method for manufacturing a semiconductor package substrate according to the present invention, since the solder resist is applied in a state where the surface flatness is very high, there is an effect that the thickness of the solder resist is easy to manage.

게다가, 본 발명에 따른 반도체 패키지 기판 제작 방법은 다수의 반도체 패키지 기판을 적층하여 일회공정으로 처리할 수 있으므로, 대량 생산이 가능한 효과도 있다.In addition, the method for manufacturing a semiconductor package substrate according to the present invention can stack and process a plurality of semiconductor package substrates in one step, so that there is an effect that mass production is possible.

Claims (13)

(A) 비아홀 및 회로 패턴이 형성된 다수의 원판을 제공하는 단계;(A) providing a plurality of discs formed with via holes and circuit patterns; (B) 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하고, 각각의 원판의 회로 패턴이 노출될 때까지 상기 절연물질을 평평하게 연마하는 단계; 및(B) filling via holes and portions in which the circuit patterns of the plurality of disks are not formed with an insulating material, and flattening the insulating material until the circuit patterns of the respective discs are exposed; And (C) 상기 각각의 원판에 솔더 레지스트 패턴을 형성하고, 상기 솔더 레지스트 패턴에서 노출된 상기 각각의 원판의 회로 패턴에 니켈/금도금을 수행하는 단계를 포함하여 구성되되, (C) forming a solder resist pattern on each of the original plates, and performing nickel / gold plating on the circuit pattern of each original plate exposed in the solder resist pattern, 상기 (B) 단계는,Step (B) is, (B-1) 각각의 원판에 시트 타입(sheet type)의 절연물질을 적층하는 과정;(B-1) stacking a sheet type insulating material on each original plate; (B-2) 상기 각각의 원판을 가열·압축하여 상기 각각의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하는 과정; 및(B-2) heating and compressing each of the original plates to fill portions of each of the original plates without via holes and circuit patterns with an insulating material; And (B-3) 상기 각각의 원판의 회로 패턴이 노출될 때까지 상기 절연물질을 평평하게 연마하는 과정을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.(B-3) A method of manufacturing a semiconductor package substrate, comprising the step of polishing the insulating material flat until the circuit pattern of each of the original plate is exposed. 삭제delete 제 2 항에 있어서,The method of claim 2, 상기 (B-2) 과정은 상기 각각의 원판을 진공 라미네이션(vacuum lamination) 으로 가열·압축하여 상기 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.In the step (B-2), the semiconductor package substrate is fabricated by heating and compressing each of the original plates by vacuum lamination to fill a portion in which the via holes and the circuit pattern of the original plate are not formed with an insulating material. Way. 제 2 항에 있어서,The method of claim 2, 상기 (B-3) 과정은 상기 절연물질을 브러시(brush) 방식을 이용하여 평평하게 연마하는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.The (B-3) process is a method for manufacturing a semiconductor package substrate, characterized in that for polishing the insulating material flat using a brush (brush) method. 제 2 항에 있어서,The method of claim 2, 상기 (B-3) 과정은 상기 절연물질을 플레이트(plate) 연마 방식을 이용하여 평평하게 연마하는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.The (B-3) process is a method of manufacturing a semiconductor package substrate, characterized in that for polishing the insulating material by using a plate polishing method. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,The method according to any one of claims 2 to 5, 상기 시트 타입의 절연물질은 반경화 상태의 프리프레그(prepreg)인 것을 특징으로 하는 반도체 패키지 기판 제작 방법.The sheet-type insulating material is a semiconductor package substrate manufacturing method, characterized in that the prepreg of the semi-cured state. 제 1 항에 있어서, 상기 (B) 단계는,According to claim 1, wherein (B) step, (B-1) 상기 다수의 원판에 각각 시트 타입의 절연물질을 적층하는 과정;(B-1) stacking a sheet type insulating material on each of the plurality of original plates; (B-2) 상기 다수의 원판의 절연물질 사이에 분리수단을 삽입하는 과정;(B-2) inserting the separation means between the insulating material of the plurality of discs; (B-3) 상기 다수의 원판을 가열·압축하여 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하는 과정; 및(B-3) heating and compressing the plurality of disks to fill portions of the plurality of disks where via holes and circuit patterns are not formed with an insulating material; And (B-4) 각각의 상기 원판의 회로 패턴이 노출될 때까지 상기 절연물질을 평평하게 연마하는 과정을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.(B-4) The method of manufacturing a semiconductor package substrate, comprising the step of flat polishing the insulating material until the circuit pattern of each of the original plate is exposed. 제 7 항에 있어서,The method of claim 7, wherein 상기 (B-3) 과정은 상기 다수의 원판을 V-프레스(Vacuum-press)로 가열·압축하여 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 절연물질로 충진하는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.In the step (B-3), the plurality of disks are heated and compressed with a V-press (Vacuum-press) to fill the portions where the via holes and the circuit patterns of the plurality of disks are not formed with an insulating material. Semiconductor package substrate manufacturing method. 제 7 항에 있어서,The method of claim 7, wherein 상기 (B-4) 과정은 상기 절연물질을 브러시 방식을 이용하여 평평하게 연마하는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.The (B-4) process is a semiconductor package substrate manufacturing method, characterized in that for polishing the insulating material flat using a brush method. 제 7 항에 있어서,The method of claim 7, wherein 상기 (B-4) 과정은 상기 절연물질을 플레이트 연마 방식을 이용하여 평평하게 연마하는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.The (B-4) process is a semiconductor package substrate manufacturing method, characterized in that for polishing the insulating material flat using a plate polishing method. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,The method according to any one of claims 7 to 10, 상기 시트 타입의 절연물질은 반경화 상태의 프리프레그인 것을 특징으로 하는 반도체 패키지 기판 제작 방법.The sheet-type insulating material is a semiconductor package substrate manufacturing method, characterized in that the prepreg of the semi-cured state. 제 1 항에 있어서, 상기 (A) 단계 이후에,According to claim 1, After the step (A), (D) 상기 다수의 원판에 각각 RCC(Resin Coated Copper)를 적층하고, 상기 다수의 원판의 RCC 사이에 분리수단을 삽입하는 단계;(D) laminating Resin Coated Copper (RCC) on each of the plurality of disks, and inserting separation means between the RCCs of the plurality of disks; (E) 상기 다수의 원판을 가열·압축하여 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 상기 RCC의 절연물질로 충진하는 단계;(E) heating and compressing the plurality of disks to fill portions where the via holes and circuit patterns of the plurality of disks are not formed with an insulating material of the RCC; (F) 상기 다수의 원판의 RCC의 동박층에 각각 회로 패턴을 형성하는 단계; 및(F) forming circuit patterns on copper foil layers of RCCs of the plurality of original plates, respectively; And (G) 상기 (D) 단계 내지 (F) 단계를 비아홀 및 회로 패턴을 형성하는 과정을 형성하고자 하는 층수만큼 반복 수행하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.(G) repeating steps (D) to (F) by the number of layers to form a process for forming a via hole and a circuit pattern. 제 12 항에 있어서,The method of claim 12, 상기 (E) 단계는 상기 다수의 원판을 V-프레스로 가열·압축하여 상기 다수의 원판의 비아홀 및 회로 패턴이 형성되지 않은 부분을 상기 RCC의 절연물질로 충진하는 것을 특징으로 하는 반도체 패키지 기판 제작 방법.In the step (E), the semiconductor package substrate is fabricated by heating and compressing the plurality of disks by V-press to fill portions of the plurality of disks where via holes and circuit patterns are not formed with the insulating material of the RCC. Way.
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