KR100617068B1 - Method for manufacturing of semiconductor device - Google Patents

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Abstract

본 발명은 웰 접합(well junction)간의 레키지(leakage) 불량을 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역과 연결되는 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판에 블랭킷 이온 주입 및 건식 식각을 실시하여 자연 산화막을 제거하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 금속막을 형성하는 단계와, 상기 반도체 기판에 어닐 공정을 실시하여 상기 게이트 전극 및 소오스 및 드레인 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device to improve the reliability of a device by preventing a poor leakage between well junctions. The present invention relates to a method of forming a gate electrode through a gate insulating film on a semiconductor substrate. Forming an LDD region in the semiconductor substrate surfaces on both sides of the gate electrode, forming an insulating film sidewall on both sides of the gate electrode, and source / connecting LDD regions in the semiconductor substrate surfaces on both sides of the gate electrode. Forming a drain region, removing a natural oxide film by performing blanket ion implantation and dry etching on the semiconductor substrate, forming a metal film on an entire surface of the semiconductor substrate including the gate electrode, A semiconductor device in which the gate electrode and the source and drain regions are formed by performing an annealing process. And forming a metal silicide film on the surface of the plate.

실리사이드, 블랭킷 이온주입, 건식 식각, 어닐, LDD Silicide, blanket ion implantation, dry etching, annealing, LDD

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}Method for manufacturing of semiconductor device

도 1a 내지 도 1g는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 3은 종래와 본 발명의 반도체 소자에서 접합 레키지를 비교한 그래프Figure 3 is a graph comparing the junction architecture in the semiconductor device of the prior art and the present invention

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 소자 격리막31 semiconductor substrate 32 device isolation film

33 : 게이트 절연막 34 : 게이트 전극33 gate insulating film 34 gate electrode

35 : LDD 영역 36 : 절연막 측벽35: LDD region 36: insulating film sidewall

37 : 소오스/드레인 불순물 영역 38 : 금속막37 source / drain impurity region 38 metal film

39 : 금속 실리사이드막39: metal silicide film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 저항을 감소 시키기 위한 실리사이드(silicide)의 형성 안정화를 확보하도록 한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to ensure the stabilization of formation of silicide for reducing the resistance of the device.

일반적으로 반도체 소자의 기하학적 크기가 감소함에 따라 게이트, 소오스 및 드레인 영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항 영역이 초래된다는 사실이 중요하다. In general, as the size of the semiconductor device decreases, not only does the area of the gate, source, and drain regions decrease, but also because the size of the device needs to be thinner, the source and drain junctions need to be thinner. It is important that it is brought about.

따라서 상기 소오스와 드레인 영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 고융점 금속 실리사이드를 사용하는 것이다.Thus, a method of essentially reducing the resistance of the source and drain regions and the polycrystalline silicon region is to use high melting point metal silicides to contact these regions.

상기와 같은 공정에서 노출된 실리콘과의 접촉이 일어날 때마다 고융점 금 속의 박막을 증착하고 가열하여 실리사이드를 형성하고 있다. 이 공정에서 백금, 망간, 코발트, 티탄 등을 포함한 여러 가지 실리사이드가 이용되고 있다.Whenever contact with exposed silicon occurs in the above process, a thin film of high melting point metal is deposited and heated to form silicide. In this process, various silicides including platinum, manganese, cobalt and titanium are used.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1g는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(21)의 소자 분리 영역에 LOCOS 또는 STI 공정을 통해 소자 격리막(22)을 형성한다.As shown in FIG. 1A, the device isolation layer 22 is formed in the device isolation region of the semiconductor substrate 21 defined as the active region and the device isolation region through a LOCOS or STI process.

이어, 상기 반도체 기판(21)을 고온에서 열산화하여 상기 반도체 기판(21)상 에 게이트 산화막(23)을 형성한다.Subsequently, the semiconductor substrate 21 is thermally oxidized at a high temperature to form a gate oxide film 23 on the semiconductor substrate 21.

도 1b에 도시한 바와 같이, 상기 게이트 산화막(23)상에 폴리 실리콘층을 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층을 선택적으로 식각하여 게이트 전극(24)을 형성한다.As shown in FIG. 1B, a polysilicon layer is deposited on the gate oxide layer 23, and the polysilicon layer is selectively etched through a photo and etching process to form a gate electrode 24.

이어, 상기 게이트 전극(24)의 양측의 반도체 기판(21)의 표면내에 저농도의 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(25)을 형성한다.Subsequently, lightly doped drain (LDD) regions 25 are formed by implanting low concentrations of impurity ions into the surfaces of the semiconductor substrate 21 on both sides of the gate electrode 24.

도 1c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 절연막을 증착한다.As shown in FIG. 1C, an insulating film is deposited on the entire surface of the semiconductor substrate 21.

이어, 상기 절연막을 에치백(etch back)하여 상기 게이트 전극(24)의 양측면에 절연막 측벽(26)을 형성하고, 상기 게이트 전극(24) 및 절연막 측벽(26)을 마스크로 이용하여 전면에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(27)을 형성한다.Subsequently, the insulating film is etched back to form insulating film sidewalls 26 on both sides of the gate electrode 24, and the gate electrode 24 and the insulating film sidewall 26 are used as masks to form a high concentration on the entire surface. Impurity ions are implanted to form source / drain impurity regions 27.

도 1d에 도시한 바와 같이, 상기 반도체 기판(21) 위의 금속 불순물, 유기 오염물, 자연 산화막과 같은 다양한 대상물을 제거하기 위하여 세정 공정을 실시한다.As shown in FIG. 1D, a cleaning process is performed to remove various objects such as metal impurities, organic contaminants, and natural oxide films on the semiconductor substrate 21.

여기서, 상기 세정 공정은 통상적으로 SC1(Standard Cleaning : NH4OH와 H2O2 및 H2O가 1 : 4 : 20의 비로 혼합된 유기물) 용액과 HF 또는 DHF(Dilute HF) 용액을 이용한 화학 세정 공정이 사용된다.Here, the cleaning process is typically performed using a chemical chemistry using SC1 (standard cleaning: NH 4 OH and H 2 O 2 and H 2 O mixed in a ratio of 1: 4: 20) solution and HF or Dilute HF (DHF) solution A cleaning process is used.

도 1e에 도시한 바와 같이, 상기 세정 공정이 완료된 반도체 기판(21)을 스 퍼터 장비의 스퍼터 챔버(도시되지 않음)로 이동하여 니켈(Nickel) 등의 금속막(28)을 반도체 기판(21) 전면에 스퍼터링하여 형성한다.As shown in FIG. 1E, the semiconductor substrate 21 having the cleaning process completed is moved to a sputter chamber (not shown) of the sputtering equipment to move a metal film 28 such as nickel to the semiconductor substrate 21. It is formed by sputtering on the front surface.

도 1f에 도시한 바와 같이, 상기 반도체 기판(21)을 빠른 열처리(RTP: Rapid Thermal Process) 장비 또는 전기로에 넣고 400 ∼ 600℃의 열처리를 실시하여 상기 게이트 전극(24) 및 소오스 및 드레인 불순물 영역(27)이 형성된 반도체 기판(21)의 표면에 금속 실리사이드막(29)을 형성한다.As shown in FIG. 1F, the semiconductor substrate 21 is placed in a rapid thermal process (RTP) device or an electric furnace, and subjected to heat treatment at 400 to 600 ° C. to provide the gate electrode 24 and source and drain impurity regions. The metal silicide film 29 is formed on the surface of the semiconductor substrate 21 on which the 27 is formed.

여기서, 상기 금속 실리사이드막(29)은 상기 열처리 공정시에 게이트 전극(24) 및 반도체 기판(21)의 실리콘 이온과 금속막(28)의 금속 이온이 반응하여 형성되고, 상기 절연막 측벽(26) 및 소자 격리막(22)상에서는 반응이 이루어지지 않고 금속막(28)의 형태로 잔류하고 있다.The metal silicide layer 29 is formed by reacting silicon ions of the gate electrode 24 and the semiconductor substrate 21 with metal ions of the metal layer 28 during the heat treatment process, and the insulating film sidewall 26. And no reaction occurs on the device isolation film 22 and remains in the form of a metal film 28.

도 1g에 도시한 바와 같이, 상기 금속 실리사이드막(29)의 형성에 이용되지 않고 남은 금속막(28)을 제거한 후 상기 반도체 기판(21)을 소정온도에서 어닐링하여 금속 실리사이드막(29)의 상을 안정화시킴으로써 낮은 저항의 금속 실리사이드막(29)을 완성한다.As shown in FIG. 1G, the semiconductor substrate 21 is annealed at a predetermined temperature after removing the remaining metal film 28, which is not used to form the metal silicide film 29, to form an image of the metal silicide film 29. The metal silicide film 29 of low resistance is completed by stabilizing.

그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, there is a problem in the method of manufacturing a semiconductor device according to the prior art as described above.

첫째, 실리사이드용 금속막을 증착하기 전에 자연 산화막을 제거하기 위한 세정 공정시 등방성 식각(isotropic etch)율이 높은 방식을 적용함에 따라 절연막 측벽의 하부 지역이 손상되고 이로 인해 실리사이드를 형성할 때 LDD 하부 지역 특히 접합 깊이(junction depth)가 얇은 지역(약 1000Å 이하)까지 실리사이드가 형 성되면서 웰 접합(well junction)간 레키지(leakage) 불량을 발생시킨다.First, the lower region of the sidewall of the insulating layer is damaged by applying a method of high isotropic etch rate in the cleaning process to remove the native oxide layer before depositing the metal layer for silicide, thereby forming the lower region of the LDD when silicide is formed. In particular, silicides are formed to areas where junction depth is thin (about 1000 micrometers or less), resulting in poor leakage between well junctions.

둘째, 실리콘 격자의 경우 랜덤(random)하게 존재하는 전위(dislocation) 부위에서의 실리사이드 형성시 덩어리(agglomeration) 유발 가능성이 높음에 따라 이로 인해 웰 접합(well junction)간 결핍(shortage)에 의한 레키지 불량이 초래한다.Secondly, in the case of silicon lattice, there is a high possibility of causing agglomeration when silicide is formed at random dislocation sites, and thus, a scheme due to shortage between well junctions is caused. Poor results.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 웰 접합간의 레키지 불량을 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device to improve the reliability of a device by preventing a defective package between well junctions.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역과 연결되는 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판에 블랭킷 이온 주입 및 건식 식각을 실시하여 자연 산화막을 제거하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 금속막을 형성하는 단계와, 상기 반도체 기판에 어닐 공정을 실시하여 상기 게이트 전극 및 소오스 및 드레인 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A semiconductor device manufacturing method according to the present invention for achieving the above object is a step of forming a gate electrode on the semiconductor substrate via a gate insulating film, and forming an LDD region in the surface of the semiconductor substrate on both sides of the gate electrode Forming an insulating film sidewall on both sides of the gate electrode, forming a source / drain region in the surface of the semiconductor substrate on both sides of the gate electrode, the source / drain region connected to the LDD region, and implanting a blanket ion into the semiconductor substrate and performing dry etching. Removing the natural oxide film, forming a metal film on the entire surface of the semiconductor substrate including the gate electrode, and performing an annealing process on the semiconductor substrate to form the gate electrode and the source and drain regions. Forming a metal silicide film on the surface Characterized in that.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(31)의 소자 분리 영역에 LOCOS 또는 STI 공정을 통해 소자 격리막(32)을 형성한다.As shown in FIG. 2A, the device isolation layer 32 is formed in the device isolation region of the semiconductor substrate 31 defined as the active region and the device isolation region through a LOCOS or STI process.

이어, 상기 반도체 기판(31)을 고온에서 열산화하여 상기 반도체 기판(31)상에 게이트 산화막(33)을 형성한다.Subsequently, the semiconductor substrate 31 is thermally oxidized at a high temperature to form a gate oxide layer 33 on the semiconductor substrate 31.

도 2b에 도시한 바와 같이, 상기 게이트 산화막(33)상에 폴리 실리콘층을 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층을 선택적으로 식각하여 게이트 전극(34)을 형성한다.As shown in FIG. 2B, a polysilicon layer is deposited on the gate oxide layer 33, and the polysilicon layer is selectively etched through a photo and etching process to form a gate electrode 34.

이어, 상기 게이트 전극(34)의 양측의 반도체 기판(31)의 표면내에 저농도의 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(35)을 형성한다.Subsequently, lightly doped drain (LDD) regions 35 are formed by implanting low concentrations of impurity ions into the surfaces of the semiconductor substrate 31 on both sides of the gate electrode 34.

도 2c에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 절연막을 증착한다.As shown in FIG. 2C, an insulating film is deposited on the entire surface of the semiconductor substrate 31.

이어, 상기 절연막을 에치백(etch back)하여 상기 게이트 전극(34)의 양측면에 절연막 측벽(36)을 형성하고, 상기 게이트 전극(34) 및 절연막 측벽(36)을 마스크로 이용하여 전면에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(37)을 형성한다.Subsequently, the insulating film is etched back to form insulating film sidewalls 36 on both sides of the gate electrode 34, and the gate electrode 34 and the insulating film sidewalls 36 are used as masks to form a high concentration. Impurity ions are implanted to form source / drain impurity regions 37.

도 2d에 도시한 바와 같이, 상기 반도체 기판(31) 위의 금속 불순물, 유기 오염물, 자연 산화막과 같은 다양한 대상물을 제거하기 위하여 추가 블랭킷 이온 주입(blanket ion implant) 및 건식 식각(dry etch)을 실시한다.As shown in FIG. 2D, an additional blanket ion implant and dry etch are performed to remove various objects such as metal impurities, organic contaminants, and natural oxide films on the semiconductor substrate 31. do.

여기서, 상기 블랭킷 이온 주입(blanket ion implant) 및 건식 식각(dry etch)을 통해 상기 게이트 전극(34) 및 액티브 영역의 결정 입자 크기를 균일하고 미세한 상태로 확보할 수 있게 된다.Here, the size of the crystal grains of the gate electrode 34 and the active region may be secured in a uniform and fine state through the blanket ion implantation and dry etching.

따라서 이후 실리사이드 형성시 균일화된 입자 배열로 인해 쉐도우(shallow)한 실리사이드 형성이 가능하고 이로 인해 웰 접합(well junction)간 레키지 불량 원인이 되는 취약지점에서의 공정 결과를 확보할 수 있다.Therefore, after silicide formation, it is possible to form shadowed silicide due to the uniform particle arrangement, thereby securing the process result at a weak point which causes a defective structure between well junctions.

특히, 자연 산화막을 제거하기 위해 블랭킷 이온 주입(blanket ion implant) 및 건식 식각(dry etch)을 이용함으로써 절연막 측벽(36)의 하부 식각을 방지하여 실리사이드 공정시에 실리사이드막을 균일하게 형성할 수가 있다.In particular, by using a blanket ion implant and a dry etch to remove the native oxide film, it is possible to prevent the bottom etching of the insulating film sidewall 36 to form a silicide film uniformly during the silicide process.

도 2e에 도시한 바와 같이, 상기 자연 산화막이 제거된 반도체 기판(31)을 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 장비의 챔버(도시되지 않음)내부로 이동하여 니켈(Nickel) 등의 금속막(38)을 형성한다.As shown in FIG. 2E, the semiconductor substrate 31 from which the natural oxide film is removed is moved into a chamber (not shown) of a PVD (Physical Vapor Deposition) or CVD (Chemical Vapor Deposition) equipment, and thus, nickel, and the like. A metal film 38 is formed.

또한, 상기 니켈 대신에 고융점 금속으로서, 코발트, 티타늄, 텅스텐, 탄탈륨, 몰리브덴 등을 사용할 수도 있다.Instead of nickel, cobalt, titanium, tungsten, tantalum, molybdenum or the like may be used as the high melting point metal.

도 2f에 도시한 바와 같이, 상기 반도체 기판(21)을 빠른 열처리(RTP: Rapid Thermal Process) 장비 또는 전기로에 넣고 400 ∼ 600℃의 열처리를 실시하여 상기 게이트 전극(34) 및 소오스 및 드레인 불순물 영역(37)이 형성된 반도체 기판 (31)의 표면에 금속 실리사이드막(39)을 형성한다.As shown in FIG. 2F, the semiconductor substrate 21 is placed in a rapid thermal process (RTP) device or an electric furnace, and subjected to a heat treatment at 400 to 600 ° C. to provide the gate electrode 34 and source and drain impurity regions. The metal silicide film 39 is formed on the surface of the semiconductor substrate 31 on which the 37 is formed.

여기서, 상기 금속 실리사이드막(39)은 상기 열처리 공정시에 게이트 전극(34) 및 반도체 기판(31)의 실리콘 이온과 금속막(38)의 금속 이온이 반응하여 형성되고, 상기 절연막 측벽(36) 및 소자 격리막(32)상에서는 반응이 이루어지지 않고 금속막(38)의 형태로 잔류하고 있다.Here, the metal silicide layer 39 is formed by reacting silicon ions of the gate electrode 34 and the semiconductor substrate 31 with metal ions of the metal layer 38 during the heat treatment process, and the insulating film sidewall 36 And no reaction is carried out on the device isolation film 32 and remains in the form of a metal film 38.

도 2g에 도시한 바와 같이, 상기 금속 실리사이드막(39)의 형성에 이용되지 않고 남은 금속막(38)을 제거한 후 상기 반도체 기판(31)을 소정온도에서 어닐링하여 금속 실리사이드막(39)의 상을 안정화시킴으로써 낮은 저항의 금속 실리사이드막(39)을 완성한다.As shown in FIG. 2G, the semiconductor substrate 31 is annealed at a predetermined temperature after removing the remaining metal film 38, which is not used to form the metal silicide film 39, to form an image of the metal silicide film 39. By stabilizing the metal silicide film 39 of low resistance is completed.

도 3은 종래와 본 발명의 반도체 소자에서 접합 레키지를 비교한 그래프이다.3 is a graph comparing the junction architecture in the semiconductor device of the prior art and the present invention.

도 3에서와 같이, 종래에는 MOS 트랜지스터의 저항(resistance)을 감소시키기 위해 실리사이드를 형성하기 전에 세정 공정을 현행 습식 케미컬(wet chemical(예를 들면, DHF_IPA)을 적용함으로써 접합 레키지가 많이 발생하였다.As shown in FIG. 3, conventionally, a large number of junction packages have been generated by applying a current wet chemical (eg, DHF_IPA) to a cleaning process before forming silicide to reduce the resistance of the MOS transistor. .

그러나 본 발명에서 블랭킷 이온 주입 및 건식 식각 공정을 통해 세정 공정을 실시함으로써 게이트 전극 및 액티브 영역의 표면 상태를 미세 아몰퍼스(Amorphous)화 시킴으로써 게이트 전극 및 액티브 영역에서의 실리사이드를 안정하여 형성할 수 있고, 액티브 영역의 쉐도우 접합(shallow junction) 부위에서 웰(well)쪽으로 턴 온(turn on)될 수 있는 레키지 불량 문제에 대한 마진(margin)을 증가시킬 수 있다. However, in the present invention, by performing a cleaning process through a blanket ion implantation and a dry etching process, the surface state of the gate electrode and the active region may be micromorphized to form stable silicides in the gate electrode and the active region. Margins can be increased for the problem of poor packaging that may be turned on at the well at the shadow junction of the active region.

즉, 쉐도우 액티브 접합 영역(shallow active junction region)에서의 실리사이드 형성시 표면상태에 따른 위크 포인트(week point)에서의 덩어리(agglomeration) 발생으로 웰 접합간 레키지성 턴-온(turn-on) 불량 문제를 블랭킷 이온 주입 및 건식 식각을 적용함으로써 표면 균일화로 한층 쉐도우하고 균일한 실리사이드 형성이 가능하여 접합 레키지 마진이 향상되어 레키지 문제를 줄일 수 있다.That is, there is a problem of defective turn-on between well junctions due to the occurrence of agglomeration at the week point according to the surface state when silicide is formed in the shadow active junction region. By applying blanket ion implantation and dry etching, the surface uniformity enables further shadowing and uniform silicide formation, thereby improving the junction architecture margin and reducing the problem of the package.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.As described above, the method for manufacturing a semiconductor device according to the present invention has the following effects.

첫째, 블랭킷 이온 주입을 통해 게이트 전극 및 액티브 영역의 표면 상태를 아몰퍼스(amorphous)화시킴으로써 균일한 실리사이드를 형성할 수 있다.First, uniform silicide may be formed by amorphousizing the surface states of the gate electrode and the active region through blanket ion implantation.

둘째, 블랭킷 이온 주입 및 건식 식각을 통해 자연 산화막을 제거함으로써 절연막 측벽의 식각을 방지하여 실리사이드막을 형성할 때 실리사이드 덩어리(agglomeration)에 의해 접합 레키지 유발을 방지할 수 있다.Second, by removing the natural oxide layer through the blanket ion implantation and dry etching, it is possible to prevent the etching of the sidewall of the insulating layer to form the silicide layer by silicide aggregation when forming the silicide layer.

셋째, 게이트 전극 및 액티브 영역의 결정 입자가 미세하고 균일하게 형성됨으로써 안정된 실리사이드 형성이 가능하여 균일한 저항 특성을 얻을 수 있어 소자 의 신뢰성을 향상시킬 수 있다.Third, since the crystal grains of the gate electrode and the active region are finely and uniformly formed, stable silicide can be formed and uniform resistance characteristics can be obtained, thereby improving device reliability.

Claims (4)

반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;Forming a gate electrode on the semiconductor substrate via the gate insulating film; 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계;Forming an LDD region in a surface of the semiconductor substrate on both sides of the gate electrode; 상기 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계;Forming sidewalls of an insulating film on both sides of the gate electrode; 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역과 연결되는 소오스/드레인 영역을 형성하는 단계;Forming a source / drain region in the surface of the semiconductor substrate on both sides of the gate electrode, the source / drain region being connected to the LDD region; 상기 반도체 기판에 블랭킷 이온 주입 및 건식 식각을 실시하여 자연 산화막을 제거하는 단계;Removing a native oxide layer by performing blanket ion implantation and dry etching on the semiconductor substrate; 상기 게이트 전극을 포함한 반도체 기판의 전면에 금속막을 형성하는 단계;Forming a metal film on an entire surface of the semiconductor substrate including the gate electrode; 상기 반도체 기판에 어닐 공정을 실시하여 상기 게이트 전극 및 소오스 및 드레인 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.And forming a metal silicide film on a surface of the semiconductor substrate on which the gate electrode and the source and drain regions are formed by performing an annealing process on the semiconductor substrate. 제 1 항에 있어서, 상기 게이트 전극 및 반도체 기판과 반응하지 않는 금속막을 제거하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, further comprising removing a metal film that does not react with the gate electrode and the semiconductor substrate. 제 1 항에 있어서, 상기 금속막은 니켈, 코발트, 티타늄, 텅스텐, 탄탈륨, 몰리브덴 중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방 법.The method of claim 1, wherein the metal film is any one of nickel, cobalt, titanium, tungsten, tantalum, and molybdenum. 제 1 항에 있어서, 상기 어닐링 공정은 급속 열처리 장비 또는 전기로에서 400 ∼ 600℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the annealing process is performed at a temperature of 400 ° C. to 600 ° C. in a rapid heat treatment apparatus or an electric furnace.
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