KR100447783B1 - Method of forming a silicide layer and manufacturing a semiconductor device using the same - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 132
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 85
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 69
- 239000002184 metal Substances 0.000 claims abstract description 69
- 238000005468 ion implantation Methods 0.000 claims abstract description 53
- 238000010438 heat treatment Methods 0.000 claims abstract description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 21
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000004140 cleaning Methods 0.000 claims description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims description 14
- 229910017052 cobalt Inorganic materials 0.000 claims description 10
- 239000010941 cobalt Substances 0.000 claims description 10
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 10
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 8
- 239000000243 solution Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 6
- 238000005406 washing Methods 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 239000011259 mixed solution Substances 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 description 13
- 230000007423 decrease Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BMSYAGRCQOYYMZ-UHFFFAOYSA-N [As].[As] Chemical compound [As].[As] BMSYAGRCQOYYMZ-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 실리사이드층을 형성하기 위한 금속층을 형성한 후 이온 주입 공정으로 접합 영역을 실리사이드층이 형성될 깊이까지 비정질화시켜 접합 영역의 비정질층에 두께가 일정하면서 그레인 사이즈(Grain size)가 작은 실리사이드층을 형성함으로써, 이온 주입 공정에 의해 금속층의 금속 성분이 접합 영역에 혼합되어 금속 성분과 실리콘 성분이 원활하게 반응하도록 하면서, 후속 열처리 공정을 실시하는 과정에서 실리사이드층이 끊어져 면저항이 증가하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의 제조 방법이 개시된다.The present invention relates to a method of forming a silicide layer and a method of manufacturing a semiconductor device using the same, wherein after forming a metal layer for forming a silicide layer on an upper surface of the semiconductor substrate, an ion implantation process causes an amorphous region to be formed to a depth where a silicide layer is to be formed. By forming a silicide layer having a small thickness and a small grain size in the amorphous layer of the junction region, the metal component of the metal layer is mixed into the junction region by an ion implantation process so that the metal component and the silicon component react smoothly. In the meantime, a silicide layer forming method and a method of manufacturing a semiconductor device using the same are disclosed, which prevents the silicide layer from being broken in the subsequent heat treatment process, thereby increasing the sheet resistance, thereby improving the reliability of the process and the electrical characteristics of the device.
Description
본 발명은 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 특히 얕은 접합(Shallow junction)에 실리사이드층을 형성한 후 후속 공정에서 열처리가 실시될 경우 면저항이 증가하거나 그레인 사이즈(Grain size)가 증가하여 실리사이드층이 끊어지는 것을 방지할 수 있는 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of forming a silicide layer and a method of manufacturing a semiconductor device using the same, and in particular, when a silicide layer is formed at a shallow junction and then subjected to heat treatment in a subsequent process, sheet resistance increases or grain size (Grain size) The present invention relates to a method for forming a silicide layer and a method of manufacturing a semiconductor device using the same, which can prevent the silicide layer from breaking.
디자인 룰이 낮아지고 소자의 집적도가 증가함에 따라 모든 소자의 선폭이 줄어들고, 트랜지스터의 경우에는 접합 면적이 감소하여 저항 성분이 증가하게 된다. 이로 인하여, 소자의 동작 속도를 포함한 전기적 특성이 저하되는데, 이를 방지하기 위하여 샐리사이드 공정으로 접합부에 실리사이드층을 형성한다.As design rules decrease and device integration increases, line widths of all devices decrease, and in the case of transistors, the junction area decreases to increase the resistance component. As a result, the electrical characteristics including the operating speed of the device is lowered. In order to prevent this, a silicide layer is formed at the junction part by a salicide process.
트랜지스터의 경우, 실리사이드층은 소오스 및 드레인뿐만 아니라 게이트 전극의 표면에도 형성되는데, 후속 공정에서 열처리가 실시될 경우 그레인 사이즈(Grain size)가 증가하여 실리사이드층이 끊어지는 경우가 발생된다.In the case of a transistor, the silicide layer is formed not only on the source and drain but also on the surface of the gate electrode. When the heat treatment is performed in a subsequent process, grain size increases and a silicide layer breaks.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의 제조 방법을 설명하기로 한다. 도 1a 내지 도 1d는 종래 기술에 따른 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.Hereinafter, a silicide layer forming method and a method of manufacturing a semiconductor device using the same according to the prior art will be described with reference to the accompanying drawings. 1A to 1D are cross-sectional views of devices for describing a method of forming a silicide layer according to the related art and a method of manufacturing a semiconductor device using the same.
도 1a를 참조하면, 반도체 기판(100)의 소자 분리 영역에 소자 분리막(101)을 형성하고, 활성 영역(Active region)에 게이트 산화막(102) 및 게이트 전극(103)을 적층 구조로 형성한다. 이후, 저농도 이온 주입 공정을 실시하여 게이트 전극(103) 양 가장자리의 반도체 기판(100)에 저농도 불순물 영역(104a)을 형성한다. 저농도 불순물 영역(104a)이 형성되면, 전체 상부에 절연 물질층을 형성한 후 전면 식각 공정으로 절연 물질층을 게이트 전극(103)의 측면에만 잔류시켜 절연 물질층으로 이루어진 절연막 스페이서(105)를 게이트 전극(103)의 양측면에 형성한다. 다시, 고농도 불순물 이온 주입 공정으로 절연막 스페이서(105) 가장자리의 반도체 기판(100)에 고농도 불순물 영역(104b)을 형성한다. 이때, 고농도 불순물 영역(104b)은 저농도 불순물 영역(104a)보다 깊게 형성되며, 게이트 전극(103) 양 가장자리의 반도체 기판(100)에는 고농도 불순물 영역(104b) 및 저농도 불순물영역(104a)으로 이루어진 LDD(Lightly Doped Drain) 구조의 소오스/드레인(104)이 형성된다. 이로써, 기본 구조의 트랜지스터가 형성된다.Referring to FIG. 1A, an isolation layer 101 is formed in an isolation region of a semiconductor substrate 100, and a gate oxide layer 102 and a gate electrode 103 are formed in a stacked structure in an active region. Thereafter, a low concentration ion implantation process is performed to form the low concentration impurity region 104a in the semiconductor substrate 100 at both edges of the gate electrode 103. When the low concentration impurity region 104a is formed, the insulating material layer is formed over the entire surface, and then the insulating material layer is left only on the side surface of the gate electrode 103 by the entire etching process to gate the insulating film spacer 105 made of the insulating material layer. It is formed on both sides of the electrode 103. A high concentration impurity region 104b is formed in the semiconductor substrate 100 at the edge of the insulating film spacer 105 by a high concentration impurity ion implantation process. At this time, the high concentration impurity region 104b is formed deeper than the low concentration impurity region 104a, and the LDD including the high concentration impurity region 104b and the low concentration impurity region 104a is formed in the semiconductor substrate 100 at both edges of the gate electrode 103. A source / drain 104 having a lightly doped drain structure is formed. As a result, a transistor having a basic structure is formed.
한편, 소자의 집적도가 높아지면서 채널 폭이 짧아짐에 따라, 단채널 효과(Short Channel Effect)가 발생되어 트랜지스터의 전기적 특성이 저하되는 것을 방지하기 위하여 소오스/드레인(104)을 얕은 접합(Shallow junction)으로 형성한다.On the other hand, as the integration of devices increases and the channel width becomes shorter, the shallow junctions of the source / drain 104 are prevented in order to prevent short channel effects from occurring and deterioration of the electrical characteristics of the transistors. To form.
이후, 후속 공정에서 소오스/드레인(104) 상부에 형성될 콘택 플러그와 소오스/드레인(104)의 접촉 저항을 낮추기 위하여 소오스/드레인(104)의 상부에 실리사이드층을 형성한다.Subsequently, a silicide layer is formed on the source / drain 104 in order to lower contact resistance between the contact plug and the source / drain 104 to be formed on the source / drain 104 in a subsequent process.
도 1b를 참조하면, 소오스/드레인(104)의 상부에 실리사이드층을 형성하기 위하여 전체 상부에 금속층(106)을 형성한다.Referring to FIG. 1B, the metal layer 106 is formed over the entire layer to form the silicide layer on the source / drain 104.
도 1c를 참조하면, 열처리 공정을 실시하여 금속층(106)에 포함된 금속 성분과 게이트 전극(103) 및 소오스/드레인(104)에 포함된 실리콘 성분을 반응시켜 게이트 전극(103)과 소오스/드레인(104) 상부에 각각 실리사이드층(107)을 형성한다. 이후, 실리콘 성분과 반응하지 않은 미반응 금속층을 제거한다.Referring to FIG. 1C, a heat treatment process is performed to react a metal component included in the metal layer 106 with a silicon component included in the gate electrode 103 and the source / drain 104 to react with the gate electrode 103 and the source / drain. Silicide layers 107 are formed on top of each other. Thereafter, the unreacted metal layer which does not react with the silicon component is removed.
이때, 금속층(106)의 물질의 종류, 두께 및 반도체 기판(100)의 상태에 따라 게이트 전극(103) 및 소오스/드레인(104)에 존재하는 실리콘 원자와의 반응 및 실리콘 원자의 소모량이 달라진다.In this case, the reaction with the silicon atoms present in the gate electrode 103 and the source / drain 104 and the consumption of the silicon atoms vary according to the kind, thickness, and state of the semiconductor substrate 100 of the metal layer 106.
종래에는 금속층(106)을 티타늄으로 형성하였지만, 디자인 룰이 0.18um 이하의 소자를 제조하는 경우에는 코발트로 금속층(106)을 형성한다. 이는, 티타늄을증착하여 형성한 티타늄 실리사이드층보다 코발트를 증착하여 형성한 코발트 실리사이드층이 패턴 형성 시 라인 폭에 따른 저항 특성이 우수하기 때문이다.Conventionally, the metal layer 106 is formed of titanium. However, in the case of manufacturing a device having a design rule of 0.18 μm or less, the metal layer 106 is formed of cobalt. This is because the cobalt silicide layer formed by depositing cobalt than the titanium silicide layer formed by depositing titanium has superior resistance characteristics according to line width when forming a pattern.
하지만, 코발트는 티타늄에 비해 실리콘 원자의 소모량이 약 1.5배 정도 많기 때문에, 얕은 접합으로 이루어진 소오스/드레인(104)에 코발트 실리사이드층을 형성하는데 어려움이 있다.However, since cobalt consumes about 1.5 times more silicon atoms than titanium, it is difficult to form a cobalt silicide layer in the source / drain 104 made of a shallow junction.
또한, 코발트를 이용하여 실리사이드층(107)을 형성하면, 후속 공정에서 실시되는 열처리 공정 시 그레인 사이즈(Grain size)가 증가하면서, 도 1d에 도시된 바와 같이, 실리사이드층(107)이 끊어져 후속 열처리 공정에 대한 열 안정성이 열악한 문제점이 있다.In addition, when the silicide layer 107 is formed using cobalt, the grain size is increased during the heat treatment process performed in a subsequent process, and as shown in FIG. 1D, the silicide layer 107 is broken and subsequent heat treatment is performed. There is a problem of poor thermal stability to the process.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 반도체 기판 상부에 실리사이드층을 형성하기 위한 금속층을 형성한 후 이온 주입 공정으로 접합 영역을 실리사이드층이 형성될 깊이까지 비정질화시켜 접합 영역의 비정질층에 두께가 일정하면서 그레인 사이즈(Grain size)가 작은 실리사이드층을 형성함으로써, 이온 주입 공정에 의해 금속층의 금속 성분이 접합 영역에 혼합되어 금속 성분과 실리콘 성분이 원활하게 반응하도록 하면서, 후속 열처리 공정을 실시하는 과정에서 실리사이드층이 끊어져 면저항이 증가하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problems, the present invention forms a metal layer for forming a silicide layer on the semiconductor substrate, and then, by ion implantation, amorphous the junction region to a depth at which the silicide layer is to be formed. By forming a silicide layer having a constant thickness and a small grain size, the metal component of the metal layer is mixed in the bonding region by an ion implantation process to perform a subsequent heat treatment process while allowing the metal component and the silicon component to react smoothly. It is an object of the present invention to provide a silicide layer forming method and a method of manufacturing a semiconductor device using the same, which prevent the silicide layer from being broken and increasing sheet resistance, thereby improving process reliability and device electrical characteristics.
도 1a 내지 도 1d는 종래 기술에 따른 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing a method of forming a silicide layer according to the related art and a method of manufacturing a semiconductor device using the same.
도 2a 내지 도 2e는 본 발명에 따른 실리사이드층 형성 방법을 설명하기 위한 단면도들이다.2A to 2E are cross-sectional views illustrating a silicide layer forming method according to the present invention.
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.3A to 3J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200, 301 : 반도체 기판 101, 302 : 소자 분리막100, 200, 301: semiconductor substrate 101, 302: device isolation film
102, 305 : 게이트 산화막 103 : 게이트 전극102, 305: gate oxide film 103: gate electrode
104a : 저농도 불순물 영역 104b : 고농도 불순물 영역104a: low concentration impurity region 104b: high concentration impurity region
104 : 소오스/드레인 105 : 절연막 스페이서104: source / drain 105: insulating film spacer
106 : 금속층 107, 205, 316 : 실리사이드층106: metal layer 107, 205, 316: silicide layer
201 : 절연층 202 : 실리콘 성분이 포함된 도전층201: insulating layer 202: conductive layer containing a silicon component
202a, 314 : 비정질층 203, 313 : 금속층202a and 314: amorphous layer 203 and 313: metal layer
204, 315 : 캡핑층 A : 실리콘 영역204 and 315 capping layer A silicon region
B : 절연 영역 303 : 이온주입 마스크B: insulation region 303 ion implantation mask
304 : 웰 306 : 폴리실리콘층304: well 306: polysilicon layer
307 : 제 1 LDD 이온주입층 308 : 제 2 LDD 이온주입층307: first LDD ion implantation layer 308: second LDD ion implantation layer
309 : 버퍼 산화막 310 : 절연막 스페이서309: buffer oxide film 310: insulating film spacer
311 : 고농도 이온주입층 312 : 소오스/드레인311: high concentration ion implantation layer 312 source / drain
본 발명에 따른 실리사이드층 형성 방법은 실리콘 성분을 포함하는 도전층으로 이루어진 접합부가 형성된 실리콘 기판이 제공되는 단계와, 접합부를 포함한 전체 구조 상에 금속층을 형성하는 단계와, 이온 주입 공정으로 도전층의 상부를 비정질층으로 형성하는 단계와, 열처리 공정으로 도전층의 실리콘 성분과 금속층의 금속 성분을 반응시켜 비정질층에 실리사이드층을 형성하는 단계와, 실리콘 성분과 반응하지 않고 잔류하는 금속층을 세정 공정으로 제거하는 단계를 포함하는 것을 특징으로 한다.The method for forming a silicide layer according to the present invention comprises the steps of providing a silicon substrate having a junction formed of a conductive layer comprising a silicon component, forming a metal layer on the entire structure including the junction, and ion implantation of the conductive layer. Forming an upper layer as an amorphous layer, reacting the silicon component of the conductive layer with the metal component of the metal layer by a heat treatment process to form a silicide layer in the amorphous layer, and washing the metal layer remaining without reacting with the silicon component Characterized in that it comprises a step of removing.
상기에서, 금속층은 코발트로 형성하는 것을 특징으로 하며, 금속층을 형성하기 전에 HF가 H2O에 1:50 내지 1:150으로 희석된 혼합 용액을 이용한 세정 공정을 60 내지 180초 동안 실시하여 접합부의 자연 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.In the above, the metal layer is formed of cobalt, and before the metal layer is formed, a bonding process is performed for 60 to 180 seconds using a mixed solution in which HF is diluted 1:50 to 1: 150 in H 2 O. It characterized in that it further comprises the step of removing the natural oxide film.
이온 주입 공정은 질소를 주입하여 도전층의 상부를 비정질층으로 형성하는 것을 특징으로 하며, 질소의 주입량은 1.0E14 내지 2.0E15atoms/cm2이며, 30 내지 60keV의 이온 주입 에너지로 주입되는 것을 특징으로 한다. 또한, 이온 주입 공정은 0 내지 60도의 주입 각도로 360도 회전하여 질소를 주입하는 것을 특징으로 한다.The ion implantation process is characterized in that the upper portion of the conductive layer to form an amorphous layer by injecting nitrogen, the injection amount of nitrogen is 1.0E14 to 2.0E15atoms / cm 2 , characterized in that the implantation of 30 to 60keV do. In addition, the ion implantation process is characterized in that to inject nitrogen by rotating 360 degrees at an implantation angle of 0 to 60 degrees.
비정질층을 형성한 후 열처리를 실시하기 전에, 금속층 상부에 TiN으로 이루어진 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하며, 캡핑층은 미반응 금속층을 제거하는 과정에서 제거되는 것을 특징으로 한다.After forming the amorphous layer and before the heat treatment, characterized in that it further comprises the step of forming a capping layer made of TiN on the metal layer, characterized in that the capping layer is removed in the process of removing the unreacted metal layer. .
열처리 공정은 RTP 장비에서 실시하며, 질소 분위기에서 500 내지 550℃의 온도를 유지하면서 30 내지 60초 동안 실시하는 것을 특징으로 한다.The heat treatment process is carried out in the RTP equipment, characterized in that carried out for 30 to 60 seconds while maintaining a temperature of 500 to 550 ℃ in a nitrogen atmosphere.
세정 공정은 NH4OH:H2O2:H2O가 혼합된 SC-1 용액을 이용하여 45 내지 55℃의 온도에서 10 내지 15분 동안 실시하는 1차 세정 공정과, HCl:H2O2:H2O가 혼합된 SC-2 용액을 이용하여 45 내지 55℃의 온도에서 5 내지 10분 동안 실시하는 2차 세정 공정으로 진행되는 것을 특징으로 한다.The cleaning process is performed using a SC-1 solution mixed with NH 4 OH: H 2 O 2 : H 2 O at a temperature of 45 to 55 ° C. for 10 to 15 minutes, and HCl: H 2 O 2 : using a SC-2 solution mixed with H 2 O It is characterized in that proceeding to a secondary cleaning process carried out for 5 to 10 minutes at a temperature of 45 to 55 ℃.
세정 공정을 실시한 후에, 질소 분위기의 RTP 장비에서 750 내지 800℃의 온도를 유지하면서 20 내지 40초 동안 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하며, 모든 열처리 공정은 반도체 기판을 RTP 장비로 장착한 후 온도 상승률을 30 내지 50℃/sec로 설정하는 것을 특징으로 한다.After performing the cleaning process, further comprising the step of performing a heat treatment for 20 to 40 seconds while maintaining the temperature of 750 to 800 ℃ in the RTP equipment of nitrogen atmosphere, all heat treatment process is a semiconductor substrate to RTP equipment After mounting, the temperature rise rate is set to 30 to 50 ° C / sec.
본 발명에 따른 반도체 소자의 제조 방법은 폴리실리콘층으로 이루어진 게이트 전극, 소오스 및 드레인으로 이루어진 트랜지스터가 형성된 반도체 기판이 제공되는 단계와, 전체 구조 상에 금속층을 형성하는 단계와, 이온 주입 공정으로 게이트 전극, 소오스 및 드레인의 상부를 비정질층으로 형성하는 단계와, 열처리 공정으로 비정질층에 실리사이드층을 형성하는 단계와, 비정질층의 실리콘 성분과 반응하지 않고 잔류하는 금속층을 세정 공정으로 제거하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention comprises the steps of providing a semiconductor substrate having a gate electrode made of a polysilicon layer, a transistor made of a source and a drain, forming a metal layer on the entire structure, and a gate by an ion implantation process Forming an upper layer of an electrode, a source, and a drain as an amorphous layer, forming a silicide layer in the amorphous layer by a heat treatment process, and removing a metal layer remaining without reacting with the silicon component of the amorphous layer by a washing process. It is characterized by including.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.
도 2a 내지 도 2e는 본 발명에 따른 실리사이드층 형성 방법을 설명하기 위한 단면도들이다.2A to 2E are cross-sectional views illustrating a silicide layer forming method according to the present invention.
도 2a를 참조하면, 실리콘 성분이 포함되며 실리사이드층이 형성될 도전층(202)의 상부 표면이 노출된 접합 영역(A)과, 절연층(201)이 형성되어 절연층(201)의 상부 표면이 노출된 절연 영역(B)으로 나누어지는 반도체 기판(200) 상에 금속층(203)을 형성한다. 이때, 금속층(203)은 코발트로 형성하며, 100 내지 150Å의 두께로 형성한다.Referring to FIG. 2A, a junction region A including a silicon component and an upper surface of the conductive layer 202 on which a silicide layer is to be formed is exposed, and an insulating layer 201 is formed to form an upper surface of the insulating layer 201. The metal layer 203 is formed on the semiconductor substrate 200 divided into the exposed insulating region B. FIG. At this time, the metal layer 203 is formed of cobalt, and is formed to a thickness of 100 to 150Å.
한편, 금속층(203)을 형성하기 전에 도전층(202) 상부에 형성된 자연 산화막이나 기타 이물질을 제거하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 HF가 H2O에 1:50 내지 1:150으로 희석된 혼합 용액을 이용하여 60 내지 180초 동안 실시한다.Meanwhile, before the metal layer 203 is formed, a cleaning process may be performed to remove the natural oxide film or other foreign substances formed on the conductive layer 202. At this time, the cleaning process is carried out for 60 to 180 seconds using a mixed solution of HF diluted 1:50 to 1: 150 in H 2 O.
도 2b를 참조하면, 이온 주입 공정을 실시하여 도전층(202)의 상부를 비정질비정질층(202a)으로 형성한다.Referring to FIG. 2B, an ion implantation process is performed to form an upper portion of the conductive layer 202 as an amorphous amorphous layer 202a.
상기에서, 이온 주입 공정은 30 내지 60keV의 이온 주입 에너지로 1.0E14 내지 2.0E15atoms/cm2의 질소를 주입한다. 이때, 이온 주입 공정에 의해 질소가 금속층(203)을 통과하면서 금속층(203)에 포함된 금속 성분의 일부분이 도전층(202)으로 혼합되어, 실리사이드층을 형성하는 후속 열처리 공정에서 도전층(202)의 실리콘 성분과 금속층(203)의 금속 성분이 보다 더 원활하게 반응하게 된다.In the above, the ion implantation process injects 1.0E14 to 2.0E15 atoms / cm 2 of nitrogen at an ion implantation energy of 30 to 60 keV. At this time, a portion of the metal component included in the metal layer 203 is mixed into the conductive layer 202 while nitrogen passes through the metal layer 203 by the ion implantation process, thereby forming the silicide layer. ) And the metal component of the metal layer 203 react more smoothly.
한편, 질소를 골고루 주입하여 도전층(202) 상부에 비정질층(202a)이 균일하게 형성되도록 하기 위하여, 이온 주입 공정 시 주입 각도를 0 내지 60도의 주입 각도로 360도 회전하면서 질소를 주입하는 것도 가능하다.Meanwhile, in order to uniformly inject nitrogen so that the amorphous layer 202a is uniformly formed on the conductive layer 202, nitrogen may be injected while rotating the injection angle 360 degrees at an implantation angle of 0 to 60 degrees during the ion implantation process. It is possible.
도 2c를 참조하면, 금속층(203) 상부에 캡핑층(204)을 형성한다. 캡핑층(204)은 TiN을 200 내지 300Å의 두께로 증착하여 형성한다.Referring to FIG. 2C, a capping layer 204 is formed on the metal layer 203. The capping layer 204 is formed by depositing TiN to a thickness of 200 to 300 GPa.
도 2d를 참조하면, 도전층(202) 상부에 형성된 비정질층(202a)에 포함된 실리콘 성분과 금속층(203)의 금속 성분을 1차 열처리 공정으로 반응시켜 비정질층(202a)을 실리사이드층(205)으로 형성한다.Referring to FIG. 2D, the silicon layer included in the amorphous layer 202a formed on the conductive layer 202 and the metal component of the metal layer 203 are reacted by a first heat treatment process to cause the amorphous layer 202a to be a silicide layer 205. To form).
실리사이드층(205)을 형성하기 위한 1차 열처리 공정은 RTP 장비에서 실시하며, 질소 분위기에서 500 내지 550℃의 온도를 유지하면서 30 내지 60초 동안 실시한다. 이때, 반도체 기판을 RTP 장비로 장착한 후 RTP 장비의 내부 온도를 500 내지 550℃의 온도로 상승시키는 과정에서, 온도 상승률은 30 내지 50℃/sec로 설정하여 공정 조건을 최적화한다.The primary heat treatment process for forming the silicide layer 205 is carried out in the RTP equipment, it is carried out for 30 to 60 seconds while maintaining a temperature of 500 to 550 ℃ in a nitrogen atmosphere. At this time, in the process of raising the internal temperature of the RTP equipment to a temperature of 500 to 550 ℃ after mounting the semiconductor substrate as the RTP equipment, the temperature increase rate is set to 30 to 50 ℃ / sec to optimize the process conditions.
상기에서, 비정질층(도 2c의 202a)과 맞닿는 금속층(203)의 일부도 실리사이드층(205)으로 변하기 때문에, 실리사이드층(205)은 비정질층(도 2c의 202a)의 두께보다 두껍게 형성된다.In the above, part of the metal layer 203 in contact with the amorphous layer (202a in FIG. 2C) also changes to the silicide layer 205, so that the silicide layer 205 is formed thicker than the thickness of the amorphous layer (202a in FIG. 2C).
이때, 실리사이드층(205)은 금속층(203)에 포함된 금속 성분의 일부가 비정질층(도 2c의 202a)으로 혼합된 상태에서 형성되므로, 반응이 활발하게 이루어져 실리사이드층(205)이 원활하게 형성된다. 또한, 실리사이드층(205)은 비정질층(도 2c의 202a)에만 형성되므로 두께가 균일하게 형성될 뿐만 아니라, 그레인 사이즈가 작은 실리사이드 물질로 이루어지기 때문에 도전층(202)의 폭이 좁아짐에 따른 면저항의 증가를 최소화할 수 있으며, 후속 열처리 공정에서 실리사이드층(205)이 끊어지거나 막질이 저하되는 것을 방지할 수 있다.At this time, since the silicide layer 205 is formed in a state in which a part of the metal component included in the metal layer 203 is mixed into the amorphous layer (202a in FIG. 2C), the reaction is actively performed to form the silicide layer 205 smoothly. do. In addition, since the silicide layer 205 is formed only in the amorphous layer (202a in FIG. 2C), the thickness is not only uniformly formed, but because the silicide layer 205 is made of a silicide material having a small grain size, the sheet resistance of the conductive layer 202 becomes narrower. It is possible to minimize the increase of and to prevent the silicide layer 205 from breaking or deteriorating the film quality in a subsequent heat treatment process.
도 2e를 참조하면, 도전층(202) 상부에 실리사이드층(205)이 형성되면, 캡핑층(도 2d의 204)을 제거한 후 도전층(202) 상부에 형성된 비정질층(도 2c의 202a)의 실리콘 성분과 반응하지 않고 잔류하는 금속층(도 2d의 203)도 제거한다. 이 후, 2차 열처리 공정을 통해 실리사이드층(205)을 막질을 향상시킨다.Referring to FIG. 2E, when the silicide layer 205 is formed on the conductive layer 202, the capping layer (204 of FIG. 2D) is removed, and then the amorphous layer (202a of FIG. 2C) formed on the conductive layer 202 is removed. The metal layer (203 in FIG. 2D) remaining without reacting with the silicon component is also removed. Thereafter, the silicide layer 205 is improved in quality through a secondary heat treatment process.
상기에서, 캡핑층(도 2d의 204)과 미반응 금속층(도 2d의 203)은 NH4OH:H2O2:H2O가 약 0.2:1:10으로 혼합된 SC-1 용액을 이용하여 45 내지 55℃의 온도에서 10 내지 15분 동안 1차 세정 공정을 실시한 후 HCl:H2O2:H2O가 약 1:1:5으로 혼합된 SC-2 용액을 이용하여 45 내지 55℃의 온도에서 5 내지 10분 동안 2차 세정 공정을 실시하여 제거한다.In the above, the capping layer (204 in FIG. 2D) and the unreacted metal layer (203 in FIG. 2D) use an SC-1 solution in which NH 4 OH: H 2 O 2 : H 2 O is mixed at about 0.2: 1: 10. After the first washing process for 10 to 15 minutes at a temperature of 45 to 55 ℃ using a SC-2 solution mixed with HCl: H 2 O 2 : H 2 O in about 1: 1: 5 Removal is carried out by performing a second cleaning process at a temperature of < RTI ID = 0.0 >
한편, 실리사이드층(205)의 막질을 향상시키기 위한 2차 열처리 공정은 1차 열처리 공정과 마찬가지로 RTP 장비에서 실시하며, 질소 분위기에서 750 내지 800℃의 온도를 유지하면서 20 내지 40초 동안 실시한다. 온도 상승률도 1차 열처리 공정과 같이 30 내지 50℃/sec로 설정하여 공정 조건을 최적화한다.On the other hand, the secondary heat treatment process for improving the film quality of the silicide layer 205 is carried out in the RTP equipment similar to the primary heat treatment process, it is carried out for 20 to 40 seconds while maintaining a temperature of 750 to 800 ℃ in a nitrogen atmosphere. The temperature increase rate is also set to 30 to 50 ° C./sec like the primary heat treatment process to optimize the process conditions.
이로써, 면저항이 낮고 두께가 균일하면서 후속 열공정에 의해 전기적 특성이나 막질이 저하되는 것을 방지할 수 있는 실리사이드층(205)이 형성된다.As a result, a silicide layer 205 is formed that has a low sheet resistance, uniform thickness, and can prevent electrical characteristics and film quality from being degraded by subsequent thermal processes.
이하에서는, 상기에서 서술한 실리사이드층 형성 방법을 트랜지스터 제조 공정에 적용하여 반도체 소자를 제조하는 실시예를 설명하기로 한다.Hereinafter, an embodiment in which a semiconductor device is manufactured by applying the silicide layer forming method described above to a transistor manufacturing process will be described.
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.3A to 3J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 3a를 참조하면, 실리콘 기판(301)의 소자 분리 영역에 소자 분리막(302)을 형성한다.Referring to FIG. 3A, an isolation layer 302 is formed in the isolation region of the silicon substrate 301.
도 3b를 참조하면, 소자가 형성될 영역을 개방시키는 이온 주입 마스크(303)를 형성한 후 이온 주입 공정을 통해 실리콘 기판(301)의 노출된 영역에 웰(304)을 형성한다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온 주입 마스크를 형성한 후인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 본 발명에서는 p웰이나 n웰에 상관없이 하나의 웰(304)을 도시한 상태에서 설명하기로 한다.Referring to FIG. 3B, the well 304 is formed in the exposed region of the silicon substrate 301 through the ion implantation process after forming the ion implantation mask 303 that opens the region where the device is to be formed. In this case, in order to form the PMOS transistor and the NMOS transistor, n wells and p wells must be formed, respectively, so that n wells and p wells are formed through two ion implantation mask formation processes and two ion implantation processes, respectively. More specifically, first, after forming an ion implantation mask to open the p well region, and then implanting boron (Boron) to form a p well, and again to form an ion implantation mask to open the n well region (Phosphorus) Or arsenic (Arsenic) is injected to form an n well. In the present invention, one well 304 is shown in a state of being shown irrespective of p wells or n wells.
도 3c를 참조하면, 산화 공정, 증착 공정 및 패터닝 공정을 통해 웰(304) 상부에 소정의 패턴으로 이루어진 게이트 산화막(305) 및 폴리실리콘층(306)을 적층 구조로 형성한다. 폴리실리콘층(306)에는 전도성을 부여하기 위하여 불순물이 도핑되며, 이러한 불순물은 추가의 이온 주입 공정을 통해 폴리실리콘층(306)으로 도핑되거나, 후속 공정에서 소오스 및 드레인을 형성하기 위한 이온 주입 공정 시 폴리실리콘층(306)으로 도핑된다.Referring to FIG. 3C, a gate oxide film 305 and a polysilicon layer 306 having a predetermined pattern are formed on the well 304 through an oxidation process, a deposition process, and a patterning process in a stacked structure. The polysilicon layer 306 is doped with an impurity to impart conductivity, and the impurity is doped into the polysilicon layer 306 through an additional ion implantation process, or an ion implantation process for forming a source and a drain in a subsequent process. Doped with polysilicon layer 306.
이후, 저농도 이온 주입 공정을 통해 폴리실리콘층(306) 양 가장자리의 반도체 기판(301)에 소오스/드레인을 형성하기 위한 제 1 LDD 이온주입층(307)을 형성한다. 제 1 LDD 이온 주입층(307)을 후속 공정에서 형성될 고농도 이온 주입층보다 낮은 농도로 형성함으로써, 폴리실리콘층(306) 하부의 반도체 기판(301)의 채널 영역에 흐르는 캐리어(Carrier)들의 전기장을 조절하게 된다. 또한, 소자의 크기는 감소하면서 동작전압이 그에 대응하여 낮아지지 못하기 때문에 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이 형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화할 수 있다.Thereafter, a first LDD ion implantation layer 307 for forming a source / drain is formed on the semiconductor substrate 301 at both edges of the polysilicon layer 306 through a low concentration ion implantation process. By forming the first LDD ion implantation layer 307 at a lower concentration than the high concentration ion implantation layer to be formed in a subsequent process, the electric fields of carriers flowing in the channel region of the semiconductor substrate 301 under the polysilicon layer 306. Will be adjusted. In addition, since the size of the device decreases and the operating voltage does not decrease correspondingly, an abnormal carrier flow is formed due to the concentration of a very high electric field in the channel region on the drain side, resulting in an error in the operation of the device. Minimize the Hot Carrier Effect that can be generated.
도 3d를 참조하면, 소정의 입사각을 갖는 저농도 이온 주입 공정으로 LDD 이온주입층(307)과 폴리실리콘층(306) 가장자리의 하부 영역까지 불순물을 주입하여 제 2 LDD 이온주입층(308)을 형성한다.Referring to FIG. 3D, the second LDD ion implantation layer 308 is formed by implanting impurities into the lower region of the edge of the LDD ion implantation layer 307 and the polysilicon layer 306 in a low concentration ion implantation process having a predetermined incident angle. do.
이때, 제 1 및 제 2 LDD 이온주입층(308)을 낮은 농도와 얕은 깊이로 형성하므로써, 소자의 크기가 감소함에 따라 발생되는 핫 캐리어 이펙트(Hot carrier effect)가 발생되는 문제를 해결하고, 국부적으로 전기장이 집중되는 현상을 감소시킬 수 있다. 또한, 폴리실리콘층(206)의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소오스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단채널 효과(Short channel effect)가 발생되는 문제점을 해결할 수 있다.At this time, by forming the first and second LDD ion implantation layer 308 at a low concentration and a shallow depth, to solve the problem that the hot carrier effect occurs as the size of the device is reduced, and localized This can reduce the concentration of the electric field. In addition, as the width of the polysilicon layer 206 decreases and the channel length decreases, the short channel effect of reducing the threshold voltage of the device may be solved as the gap between the source and the drain decreases. .
도 3e를 참조하면, 폴리실리콘층(306)의 측벽에 버퍼 산화막(309)을 형성하고, 다시 전체 상부에 절연막을 형성한 후 전면 식각 공정을 통해 게이트 산화막(305) 및 폴리실리콘층(306)의 측벽에 절연막 스페이서(310)를 형성한다. 이때, 폴리실리콘층(306) 및 제 1 LDD 이온주입층(307) 상부의 절연막은 전면 식각 공정에 의해 제거된다.Referring to FIG. 3E, the buffer oxide layer 309 is formed on the sidewalls of the polysilicon layer 306, the insulating layer is formed on the entire upper portion thereof, and then the gate oxide layer 305 and the polysilicon layer 306 are formed through an entire etching process. An insulating film spacer 310 is formed on the sidewall of the insulating film spacer 310. In this case, the insulating layers on the polysilicon layer 306 and the first LDD ion implantation layer 307 are removed by the entire surface etching process.
이후 폴리실리콘층(306) 및 절연막 스페이서(310)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 제 1 LDD 이온주입층(307)보다 더 깊은 깊이로 고농도 이온주입층(311)을 형성한 후 활성화 열처리를 통해 고농도 이온주입층(311)과 제 1 및 제 2 LDD 이온주입층(307 및 308)으로 이루어진 소오스/드레인(312)을 형성한다. 이후 이온주입 마스크(303)를 제거한다.Thereafter, a high concentration ion implantation layer 311 is formed at a deeper depth than the first LDD ion implantation layer 307 through a high concentration ion implantation process using the polysilicon layer 306 and the insulating layer spacer 310 as an ion implantation mask. The active heat treatment forms a source / drain 312 formed of a high concentration ion implantation layer 311 and first and second LDD ion implantation layers 307 and 308. Thereafter, the ion implantation mask 303 is removed.
도 3f를 참조하면, 소오스/드레인(312)을 형성한 후에는 소오스/드레인(312) 및 폴리실리콘층(306)으로 이루어진 게이트 전극 상부에 접촉 저항을 낮추기 위하여 샐리사이드(Self-Aligned Silicide; Salicide) 공정으로 실리사이드층을 형성한다.Referring to FIG. 3F, after the source / drain 312 is formed, a salicide (Self-Aligned Silicide; Salicide) may be used to lower contact resistance on the gate electrode formed of the source / drain 312 and the polysilicon layer 306. ) To form a silicide layer.
실리사이드층을 형성하기 위하여, 도 2a에서 설명한 방법과 동일한 방법으로, 전체 구조 상부에 금속층(313)을 형성한다. 금속층(313)은 코발트로 형성하며, 100 내지 150Å의 두께로 형성한다.In order to form the silicide layer, a metal layer 313 is formed on the entire structure in the same manner as described in FIG. 2A. The metal layer 313 is formed of cobalt and has a thickness of 100 to 150 kPa.
한편, 금속층(313)을 형성하기 전에 폴리실리콘층(306) 및 소오스/드레인(312) 상부에 형성된 자연 산화막이나 기타 이물질을 제거하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 HF가 H2O에 1:50 내지 1:150으로 희석된 혼합 용액을 이용하여 60 내지 180초 동안 실시한다.Meanwhile, before the metal layer 313 is formed, a cleaning process may be performed to remove a natural oxide film or other foreign substances formed on the polysilicon layer 306 and the source / drain 312. At this time, the cleaning process is carried out for 60 to 180 seconds using a mixed solution of HF diluted 1:50 to 1: 150 in H 2 O.
도 3g를 참조하면, 이온 주입 공정을 실시하여 폴리실리콘층(306) 및 소오스/드레인(312) 상부를 비정질 비정질층(314)으로 형성한다.Referring to FIG. 3G, the polysilicon layer 306 and the source / drain 312 may be formed as an amorphous layer 314 by performing an ion implantation process.
상기에서, 이온 주입 공정은 30 내지 60keV의 이온 주입 에너지로 1.0E14 내지 2.0E15atoms/cm2의 질소를 주입한다. 이때, 이온 주입 공정에 의해 질소가 금속층(313)을 통과하면서 금속층(313)에 포함된 금속 성분의 일부분이 폴리실리콘층(306) 및 소오스/드레인(312)으로 혼합되어, 실리사이드층을 형성하는 후속 열처리 공정에서 폴리실리콘층(306) 및 소오스/드레인(312)의 실리콘 성분과 금속층(313)의 금속 성분이 보다 더 원활하게 반응하게 된다.In the above, the ion implantation process injects 1.0E14 to 2.0E15 atoms / cm 2 of nitrogen at an ion implantation energy of 30 to 60 keV. At this time, a portion of the metal component included in the metal layer 313 is mixed with the polysilicon layer 306 and the source / drain 312 while nitrogen passes through the metal layer 313 by an ion implantation process to form a silicide layer. In the subsequent heat treatment process, the silicon component of the polysilicon layer 306 and the source / drain 312 and the metal component of the metal layer 313 react more smoothly.
한편, 질소를 골고루 주입하여 폴리실리콘층(306) 및 소오스/드레인(312) 상부에 비정질층(314)이 균일하게 형성되도록 하기 위하여, 이온 주입 공정 시 주입 각도를 0 내지 60도의 주입 각도로 360도 회전하면서 질소를 주입하는 것도 가능하다.Meanwhile, in order to uniformly inject nitrogen into the polysilicon layer 306 and the source / drain 312 so that the amorphous layer 314 is uniformly formed, the implantation angle is 360 degrees at an implantation angle of 0 to 60 degrees during the ion implantation process. It is also possible to inject nitrogen while rotating.
도 3h를 참조하면, 금속층(313) 상부에 캡핑층(315)을 형성한다. 캡핑층(315)은 TiN을 200 내지 300Å의 두께로 증착하여 형성한다.Referring to FIG. 3H, a capping layer 315 is formed on the metal layer 313. The capping layer 315 is formed by depositing TiN to a thickness of 200 to 300 GPa.
도 3i를 참조하면, 폴리실리콘층(306) 및 소오스/드레인(312) 상부에 형성된 비정질층(314)에 포함된 실리콘 성분과 금속층(313)의 금속 성분을 1차 열처리 공정으로 반응시켜 비정질층(314)을 실리사이드층(316)으로 형성한다.Referring to FIG. 3I, an amorphous layer is formed by reacting a silicon component included in the polysilicon layer 306 and the amorphous layer 314 formed on the source / drain 312 with a metal component of the metal layer 313 by a first heat treatment process. 314 is formed of the silicide layer 316.
실리사이드층(316)을 형성하기 위한 1차 열처리 공정은 RTP 장비에서 실시하며, 질소 분위기에서 500 내지 550℃의 온도를 유지하면서 30 내지 60초 동안 실시한다. 이때, 반도체 기판을 RTP 장비로 장착한 후 RTP 장비의 내부 온도를 500 내지 550℃의 온도로 상승시키는 과정에서, 온도 상승률은 30 내지 50℃/sec로 설정하여 공정 조건을 최적화한다.The primary heat treatment process for forming the silicide layer 316 is carried out in the RTP equipment, it is carried out for 30 to 60 seconds while maintaining a temperature of 500 to 550 ℃ in a nitrogen atmosphere. At this time, in the process of raising the internal temperature of the RTP equipment to a temperature of 500 to 550 ℃ after mounting the semiconductor substrate as the RTP equipment, the temperature increase rate is set to 30 to 50 ℃ / sec to optimize the process conditions.
상기에서, 비정질층(도 3h의 314)과 맞닿는 금속층(313)의 일부도 실리사이드층(316)으로 변하기 때문에, 실리사이드층(316)은 비정질층(도 3h의 314)의 두께보다 두껍게 형성된다.In the above, part of the metal layer 313 in contact with the amorphous layer 314 in FIG. 3H also changes to the silicide layer 316, so that the silicide layer 316 is formed thicker than the thickness of the amorphous layer (314 in FIG. 3H).
이때, 실리사이드층(316)은 금속층(313)에 포함된 금속 성분의 일부가 비정질층(도 3h의 314)으로 혼합된 상태에서 형성되므로, 반응이 활발하게 이루어져 실리사이드층(316)이 원활하게 형성된다. 또한, 실리사이드층(316)은 비정질층(도 3h의 314)에만 형성되므로 두께가 균일하게 형성될 뿐만 아니라, 그레인 사이즈가 작은 실리사이드 물질로 이루어지기 때문에 폴리실리콘층(306) 및 소오스/드레인(312)의 폭이 좁아짐에 따른 면저항의 증가를 최소화할 수 있으며, 후속 열처리 공정에서 실리사이드층(316)이 끊어지거나 막질이 저하되는 것을 방지할 수 있다.In this case, since the silicide layer 316 is formed in a state in which a part of the metal component included in the metal layer 313 is mixed into the amorphous layer (314 in FIG. 3H), the reaction is actively performed to form the silicide layer 316 smoothly. do. In addition, since the silicide layer 316 is formed only in the amorphous layer (314 of FIG. 3H), the polysilicon layer 306 and the source / drain 312 are not only uniformly formed but also made of a silicide material having a small grain size. Increasing the sheet resistance as the width of the N) is narrowed, and it is possible to prevent the silicide layer 316 from being broken or deteriorated in the subsequent heat treatment process.
도 3j를 참조하면, 폴리실리콘층(306) 및 소오스/드레인(312) 상부에 실리사이드층(316)이 형성되면, 캡핑층(도 3i의 315)을 제거한 후 실리콘 성분과 반응하지 않고 잔류하는 금속층(도 3i의 313)도 제거한다. 이 후, 2차 열처리 공정을 통해 실리사이드층(316)을 막질을 향상시킨다.Referring to FIG. 3J, when the silicide layer 316 is formed on the polysilicon layer 306 and the source / drain 312, the metal layer remaining without reacting with the silicon component after removing the capping layer 315 of FIG. 3I. (313 in Fig. 3i) is also removed. Thereafter, the silicide layer 316 is improved in quality through a secondary heat treatment process.
상기에서, 캡핑층(도 3i의 315)과 미반응 금속층(도 3i의 313)은 NH4OH:H2O2:H2O가 약 0.2:1:10으로 혼합된 SC-1 용액을 이용하여 45 내지 55℃의 온도에서 10 내지 15분 동안 1차 세정 공정을 실시한 후 HCl:H2O2:H2O가 약 1:1:5으로 혼합된 SC-1 용액을 이용하여 45 내지 55℃의 온도에서 5 내지 10분 동안 2차 세정 공정을 실시하여 제거한다.In the above, the capping layer (315 in FIG. 3i) and the unreacted metal layer (313 in FIG. 3i) use an SC-1 solution in which NH 4 OH: H 2 O 2 : H 2 O is mixed at about 0.2: 1: 10. After the first washing process for 10 to 15 minutes at a temperature of 45 to 55 ℃ and using a SC-1 solution mixed with HCl: H 2 O 2 : H 2 O in about 1: 1: 5 Removal is carried out by performing a secondary cleaning process at a temperature of < RTI ID = 0.0 >
한편, 실리사이드층(316)의 막질을 향상시키기 위한 2차 열처리 공정은 1차 열처리 공정과 마찬가지로 RTP 장비에서 실시하며, 질소 분위기에서 750 내지 800℃의 온도를 유지하면서 20 내지 40초 동안 실시한다. 온도 상승률도 1차 열처리 공정과 같이 30 내지 50℃/sec로 설정하여 공정 조건을 최적화한다.On the other hand, the secondary heat treatment process for improving the film quality of the silicide layer 316 is carried out in the RTP equipment like the primary heat treatment process, it is carried out for 20 to 40 seconds while maintaining a temperature of 750 to 800 ℃ in a nitrogen atmosphere. The temperature increase rate is also set to 30 to 50 ° C./sec like the primary heat treatment process to optimize the process conditions.
이로써, 면저항이 낮고 두께가 균일하면서 후속 열공정에 의해 전기적 특성이나 막질이 저하되는 것을 방지할 수 있는 실리사이드층(316)이 형성된다.As a result, a silicide layer 316 is formed, which has a low sheet resistance and a uniform thickness and can prevent the electrical characteristics and film quality from being degraded by subsequent thermal processes.
상기에서는 본 발명의 실리사이드층 형성 방법을 트랜지스터의 제조 공정에 적용한 예를 설명하였으나, 본 발명에 따른 실리사이드층 형성 방법은 트랜지스터의 제조 공정에 한정되지 않고 커패시터의 하부 전극이나 상부 전극을 형성하는 공정에도 적용될 수 있으며, 실리콘 성분이 포함된 도전층 상부에 실리사이드층을 형성하는 어떠한 공정에도 적용될 수 있다.In the above description, an example in which the silicide layer forming method of the present invention is applied to a transistor manufacturing process has been described. However, the silicide layer forming method according to the present invention is not limited to the transistor manufacturing process, and is also used to form a lower electrode or an upper electrode of a capacitor. It can be applied to any process of forming a silicide layer on top of a conductive layer containing a silicon component.
상술한 바와 같이, 본 발명은 접합부의 상부를 비정질층으로 형성하고 비정질층에 실리사이드층을 형성하여 두께가 일정하면서 그레인 사이즈가 작은 실리사이드층이 형성되도록 함으로써, 후속 열처리 공정을 실시하는 과정에서 실리사이드층이 끊어져 면저항이 증가하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.As described above, in the present invention, the silicide layer is formed in a subsequent heat treatment process by forming an upper portion of the junction as an amorphous layer and forming a silicide layer on the amorphous layer so that a silicide layer having a small thickness and a small grain size is formed. This breakage prevents the sheet resistance from increasing, thereby improving process reliability and device electrical characteristics.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037355A KR100447783B1 (en) | 2002-06-29 | 2002-06-29 | Method of forming a silicide layer and manufacturing a semiconductor device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040002018A KR20040002018A (en) | 2004-01-07 |
| KR100447783B1 true KR100447783B1 (en) | 2004-09-08 |
Family
ID=37313748
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| Application Number | Title | Priority Date | Filing Date |
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| KR10-2002-0037355A KR100447783B1 (en) | 2002-06-29 | 2002-06-29 | Method of forming a silicide layer and manufacturing a semiconductor device using the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100447783B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744253B1 (en) * | 2005-12-16 | 2007-07-30 | 동부일렉트로닉스 주식회사 | Method for fabricating salicide of semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980032793A (en) * | 1996-10-14 | 1998-07-25 | 이데이노부유끼 | Manufacturing Method of Semiconductor Device |
| JPH10242079A (en) * | 1997-02-24 | 1998-09-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US6008111A (en) * | 1996-03-15 | 1999-12-28 | Fujitsu Limited | Method of manufacturing semiconductor device |
| US6156633A (en) * | 1997-05-17 | 2000-12-05 | United Microelectronics Corp. | Process for forming high temperature stable self-aligned metal silicide layer |
-
2002
- 2002-06-29 KR KR10-2002-0037355A patent/KR100447783B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008111A (en) * | 1996-03-15 | 1999-12-28 | Fujitsu Limited | Method of manufacturing semiconductor device |
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| US6156633A (en) * | 1997-05-17 | 2000-12-05 | United Microelectronics Corp. | Process for forming high temperature stable self-aligned metal silicide layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040002018A (en) | 2004-01-07 |
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