KR100612942B1 - Method for fabricating semiconductor device - Google Patents

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KR100612942B1 KR1020050057802A KR20050057802A KR100612942B1 KR 100612942 B1 KR100612942 B1 KR 100612942B1 KR 1020050057802 A KR1020050057802 A KR 1020050057802A KR 20050057802 A KR20050057802 A KR 20050057802A KR 100612942 B1 KR100612942 B1 KR 100612942B1
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 원하는 문턱 전압의 획득과, 누설 전류가 발생하지 않아서 안정한 동작을 수행하는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 핀 형태의 다수의 돌출부를 갖는 반도체 기판을 준비하는 단계, 산소 라디컬을 이용한 플라즈마 공정에 의해 상기 돌출부의 상부 및 측벽에 게이트 산화막을 성장시키는 단계 및 상기 게이트 산화막 상에 게이트 전도막을 형성하는 단계를 포함하며, 상기 반도체 기판의 표면과 실질적인 수직 방향으로 상기 산소 라디컬에 방향성을 주어 상기 돌출부의 측벽부 보다 상기 돌출부의 상부에 상기 게이트 산화막이 두껍게 성장하는 것을 특징으로 하는 반도체 소자의 제조 방법이 제공된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor fabrication technology, and more particularly, to a process for fabricating a semiconductor device in which a desired threshold voltage is obtained during a semiconductor device fabrication process and a stable operation is performed because no leakage current is generated. To this end, the present invention comprises the steps of preparing a semiconductor substrate having a plurality of protrusions in the form of fins, growing a gate oxide film on the top and sidewalls of the protrusions by a plasma process using oxygen radicals and a gate on the gate oxide film Forming a conductive film, wherein the gate oxide film grows thicker on the protrusion than the sidewall of the protrusion by directing the oxygen radicals in a direction substantially perpendicular to the surface of the semiconductor substrate. A method for manufacturing a device is provided.

누설 전류, 게이트 산화막, 문턱 전압, 핀펫, 플라즈마 공정 Leakage Current, Gate Oxide, Threshold Voltage, FinFET, Plasma Process

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.1 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the prior art.

도 2는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도.2 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the present invention.

도 3은 저압 플라즈마 공정의 챔버 장치를 나타낸 단면도.3 is a cross-sectional view showing a chamber apparatus of a low pressure plasma process.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

201 : 반도체 기판 202 : 돌출부201: semiconductor substrate 202: protrusion

203 : 버퍼 산화막 204 : 라이너 질화막203: buffer oxide film 204: liner nitride film

205 : 절연용 실리콘 산화막 206 : 게이트 산화막205: silicon oxide film for insulation 206: gate oxide film

207 : 게이트 전도막207: gate conductive film

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device manufacturing process.

상기 소자 밀도의 증가를 돕기 위해 제안된 한 가지 타입의 펫이 핀펫(finFET)이다. 상기 핀펫에서 생선의 등지느러미와의 유사성으로 인해 일반적으로 'fin'으로 언급되고, 상기 핀의 형태를 갖는 수직 구조물로부터 트랜지스터의 본체가 형성된다. 상기 핀펫은 소자 크기를 증가 시키지 않고도 더 나은 전류 제어를 제공하는 것과 같은 여러 이점을 갖고, 수용 가능한 성능을 유지하면서도 씨모스의 크기 조절을 용이하게 한다.One type of pet proposed to help increase the device density is a finFET. Due to the similarity to the dorsal fin of fish in the finpet, it is generally referred to as 'fin' and the body of the transistor is formed from a vertical structure in the form of the fin. The pinpet has several advantages, such as providing better current control without increasing device size, and facilitates sizing of the CMOS while maintaining acceptable performance.

도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다. 1 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the prior art.

도 1을 참조하여, 도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.1 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to the prior art.

도 1을 참조하여, 핀 형상의 다수의 돌출부(102)를 갖는 반도체 기판(101)을 준비한다.Referring to FIG. 1, a semiconductor substrate 101 having a plurality of fin-shaped protrusions 102 is prepared.

상기 돌출부(102)는 상기 반도체 기판(101) 상에 패드 산화막과 패드 질화막을 순차적으로 증착하여 패드층을 형성하고, 상기 돌출부(102) 영역을 제외한 영역의 상기 패드층을 식각하여 오픈한 후, 상기 패드층을 식각 장벽으로 상기 반도체 기판(101)을 식각하여 트랜치를 형성하여 상기 돌출부(102)를 형성한다.The protrusion 102 sequentially deposits a pad oxide film and a pad nitride film on the semiconductor substrate 101 to form a pad layer, and etches and opens the pad layer in an area except the protrusion 102 region. The semiconductor substrate 101 is etched using the pad layer as an etch barrier to form a trench to form the protrusion 102.

이어서, 상기 트랜치 내에 버퍼 산화막(103)을 증착시키고, 라이너 질화막(104)을 증착한다.Subsequently, a buffer oxide film 103 is deposited in the trench, and a liner nitride film 104 is deposited.

이때, 상기 버퍼 산화막(103)은 열산화막 또는 CVD(Chemical Vapor Deposition)방식으로 형성된 산화막으로 형성할 수 있는데, CVD방식으로 형성된 산화막으로 형성할 경우 증착초기는 열산화분위기에서 증착함으로써 기판의 격자결함 을 치유한다. 그리고, 상기 돌출부(102)의 상부 모서리는 둥글게 형성될 수 있다. In this case, the buffer oxide film 103 may be formed of a thermal oxide film or an oxide film formed by CVD (Chemical Vapor Deposition) method, when forming the oxide film formed by the CVD method, the initial deposition is deposited in a thermal oxidation atmosphere, the lattice defect of the substrate Heals In addition, an upper edge of the protrusion 102 may be roundly formed.

이어서, 상기 트랜치에 절연용 실리콘 산화막(105)을 매립한 후, 화학적기계적연마(CMP) 공정을 수행하여 채널이 형성될 영역 즉, 상기 돌출부(102)가 노출 되도록 평탄화 한다.Subsequently, after the insulating silicon oxide layer 105 is buried in the trench, a chemical mechanical polishing (CMP) process is performed to planarize the region where the channel is to be formed, that is, the protrusion 102.

이어서, 상기 돌출부(102)의 상부면이 노출된 기판에 수 회의 이온주입공정을 적용하여 웰, 채널 및 격리 확산층 등을 형성할 수 있다.Subsequently, a plurality of ion implantation processes may be applied to the substrate on which the upper surface of the protrusion 102 is exposed to form wells, channels, and isolation diffusion layers.

이어서, 노출된 상기 돌출부(102) 상에 게이트 산화막(106)을 형성한다.Subsequently, a gate oxide layer 106 is formed on the exposed protrusions 102.

이때, 상기 게이트 산화막(106)은 열산화막, CVD방식으로 형성된 산화막, 금속산화막, 실리콘질화막 및 실리콘산화질화막 중 어느 하나를 선택하여 형성한다. In this case, the gate oxide film 106 is formed by selecting any one of a thermal oxide film, an oxide film formed by a CVD method, a metal oxide film, a silicon nitride film, and a silicon oxynitride film.

이어서, 상기 돌출부(102)를 포함하는 기판 상에 게이트 전도막(107)을 증착한 후, 선택적 식각하여 게이트 전극(106, 107)을 형성한다.Subsequently, the gate conductive layer 107 is deposited on the substrate including the protrusion 102, and then selectively etched to form gate electrodes 106 and 107.

이어서, 상기 게이트 전극(106, 107) 양측의 상기 돌출부(102) 내에 불순물을 이온 주입하여 소스/드레인영역을 형성하여 트랜지스터를 형성한다.Subsequently, an ion is implanted into the protrusion 102 on both sides of the gate electrodes 106 and 107 to form a source / drain region to form a transistor.

이때, 상기 트랜지스터에 바이어스 전압을 인가하게 되면, 상기 돌출부(102) 상부 및 구석부분에 일렉트릭 필드(Electric Field)가 집중되기 때문에, 원하는 값보다 낮은 문턱 전압이 형성되고, 상기 낮은 문턱 전압으로 인한 누설 전류가 증가된다.At this time, when a bias voltage is applied to the transistor, since an electric field is concentrated in the upper and corner portions of the protrusion 102, a threshold voltage lower than a desired value is formed, and leakage due to the low threshold voltage is caused. The current is increased.

상기 누설 전류를 감소시키기 위해 채널의 도핑(Doping) 농도를 증가시키는데, 이 것은 리프레쉬(Refresh) 타임의 감소를 유발시키는 문제점이 된다.In order to reduce the leakage current, the doping concentration of the channel is increased, which causes a problem of reducing the refresh time.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 원하는 문턱 전압의 획득과, 누설 전류가 발생하지 않아서 안정한 동작을 수행하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device which performs a stable operation by obtaining a desired threshold voltage and no leakage current.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 핀 형태의 다수의 돌출부를 갖는 반도체 기판을 준비하는 단계, 산소 라디컬을 이용한 플라즈마 공정에 의해 상기 돌출부의 상부 및 측벽에 게이트 산화막을 성장시키는 단계 및 상기 게이트 산화막 상에 게이트 전도막을 형성하는 단계를 포함하며, 상기 반도체 기판의 표면과 실질적인 수직 방향으로 상기 산소 라디컬에 방향성을 주어 상기 돌출부의 측벽부 보다 상기 돌출부의 상부에 상기 게이트 산화막이 두껍게 성장하는 것을 특징으로 하는 반도체 소자의 제조 방법이 제공된다.According to an aspect of the present invention for achieving the above object, a step of preparing a semiconductor substrate having a plurality of protrusions in the form of fins, growing a gate oxide film on the top and sidewalls of the protrusions by a plasma process using oxygen radicals And forming a gate conducting film on the gate oxide film, wherein the oxygen radicals are directed in a direction substantially perpendicular to the surface of the semiconductor substrate to give the gate oxide film over the sidewall of the protrusion. There is provided a method for producing a semiconductor device, which is grown thick.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.2 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the present invention.

도 2를 참조하여, 핀 형상의 다수의 돌출부(202)를 갖는 반도체 기판(201)을 준비한다.Referring to FIG. 2, a semiconductor substrate 201 having a plurality of pin-shaped protrusions 202 is prepared.

상기 돌출부(202)는 상기 반도체 기판(201) 상에 패드 산화막과 패드 질화막 을 순차적으로 증착하여 패드층을 형성하고, 상기 돌출부(202) 영역을 제외한 영역의 상기 패드층을 식각하여 오픈한 후, 상기 패드층을 식각 장벽으로 상기 반도체 기판(201)을 식각하여 트랜치를 형성하여 상기 돌출부(202)를 형성한다.The protrusion 202 sequentially forms a pad oxide film and a pad nitride film on the semiconductor substrate 201 to form a pad layer, and etches the pad layer in an area excluding the protrusion 202 to open. The semiconductor substrate 201 is etched using the pad layer as an etch barrier to form a trench to form the protrusion 202.

이어서, 상기 트랜치 내에 버퍼 산화막(203)을 증착시키고, 라이너 질화막(204)을 증착한다.Subsequently, a buffer oxide film 203 is deposited in the trench, and a liner nitride film 204 is deposited.

이때, 상기 버퍼 산화막(203)은 열산화막 또는 CVD(Chemical Vapor Deposition)방식으로 형성된 산화막으로 형성할 수 있는데, CVD방식으로 형성된 산화막으로 형성할 경우 증착초기는 열산화분위기에서 증착함으로써 기판의 격자결함을 치유한다. 그리고, 상기 돌출부(202)의 상부 모서리는 둥글게 형성될 수 있다. In this case, the buffer oxide film 203 may be formed of an oxide film formed by a thermal oxide film or a chemical vapor deposition (CVD) method. In the case of forming the oxide film formed by the CVD method, the initial deposition is performed in a thermal oxidation atmosphere to deposit a lattice defect of a substrate. Heals In addition, the upper edge of the protrusion 202 may be rounded.

이어서, 상기 트랜치에 절연용 실리콘 산화막(205)을 매립한 후, 화학적기계적연마(CMP) 공정을 수행하여 채널이 형성될 영역 즉, 상기 돌출부(202)가 노출 되도록 평탄화 한다.Subsequently, after the insulating silicon oxide layer 205 is buried in the trench, a chemical mechanical polishing (CMP) process is performed to planarize the exposed region of the channel, that is, the protrusion 202.

이어서, 상기 돌출부(202)의 상부면이 노출된 기판에 수 회의 이온주입공정을 적용하여 웰, 채널 및 격리 확산층 등을 형성할 수 있다.Subsequently, a plurality of ion implantation processes may be applied to the substrate on which the upper surface of the protrusion 202 is exposed to form wells, channels, and isolation diffusion layers.

이어서, 노출된 상기 돌출부(202) 상에 게이트 산화막(206)을 성장시킨다.Subsequently, a gate oxide layer 206 is grown on the exposed protrusion 202.

이때, 상기 게이트 산화막(206)은 상기 반도체 기판(201)의 표면과 실질적인 수직 방향으로 산소 케미컬에 방향성을 주어 상기 돌출부(202)의 상부 및 측벽에 게이트 산화막을 성장시키되, 상기 돌출부(202)의 상부의 상기 게이트 산화막(206)의 두께가, 상기 돌출부(202)의 측벽의 상기 게이트 산화막(206)의 두께 보다 두껍게 형성되는 것이 바람직하다.At this time, the gate oxide film 206 is directed to the oxygen chemical in a direction substantially perpendicular to the surface of the semiconductor substrate 201 to grow a gate oxide film on the top and sidewalls of the protrusion 202, It is preferable that the thickness of the upper gate oxide film 206 is formed to be thicker than the thickness of the gate oxide film 206 on the sidewall of the protrusion 202.

또한, 상기 게이트 산화막(206)은 저압 플라즈마 공정을 통해 상기 산소 케미컬에 방향성을 주어 성장시키는 것이 바람직하며, He, Ar, N2, Ne, Xe의 비활성 기체중 어느 하나와, O2, N2O, NO2, CO2의 산화성 기체중 어느 하나를 혼합한 기체에 H2,D2 기체중 어느 하나를 상기 혼합한 기체에 첨가하여 성장시키는 것이 바람직하다.In addition, the gate oxide layer 206 is preferably grown by giving a direction to the oxygen chemical through a low pressure plasma process, any one of inert gas of He, Ar, N 2 , Ne, Xe, O 2 , N 2 O, NO 2, CO 2 it is preferred that the growth by the addition of any of the above-mentioned mixed gas of H 2, D 2 gas to either one of the oxidizing gas in a gas mixture of.

이어서, 상기 게이트 산화막의 트랩이나 산화 퀄리티를 향상시키기 위해 열처리 공정을 수행한다.Subsequently, a heat treatment process is performed to improve the trap and the oxidation quality of the gate oxide film.

이때, 상기 열처리 공정은 Ar, O2, N2, O3, N2O, H2O2, H2O의 기체중 어느 하나 또는 두가지 이상의 혼합가스 분위기에서 4~10분 동안 400~1000℃의 공정 온도에서 수행하거나, 1~10초 동안 600~1200℃의 공정 온도에서 RTP(Rapid Thermal Processing) 방식으로 큐어링하는 것이 바람직하다.
여기서, 열처리 공정의 시간인 4분~10분의 범위는 작게는 열처리 효과와 많게는 생산성을 고려한 범위이고, 400~1000℃ 범위의 온도는 400℃에서는 트랜지스터에 주입되는 도펀트의 확산을 막기 위한 최소한의 온도이고, 1000℃의 경우는 웨이퍼의 휨현상 발생이 억제되는 최고온도이다.
RTP 방식의 경우는 게이트 산화막의 트랩이나 산화 퀄리티를 향상시키기 위한 큐어링의 범위를 최적화 하기 위해 1~10초 동안 600~1200℃의 공정 온도에서 수행한다. 즉, 10초 이상에서는 과도한 큐어링이 이루어지고, 최소온도(600℃) 이하에서는 열처리 효과를 얻을 수 없으며, 최대온도(1200℃)에서는 과도한 큐어링이 이루어지게 되어 얻고자 하는 열처리 효과를 얻을 수 없다.At this time, the heat treatment process is carried out at a process temperature of 400 ~ 1000 ℃ for 4-10 minutes in any one or two or more mixed gas atmosphere of Ar, O2, N2, O3, N2O, H2O2, H2O gas, or 1 ~ 10 Curing by RTP (Rapid Thermal Processing) method at a process temperature of 600 ~ 1200 ℃ for seconds.
Here, the range of 4 minutes to 10 minutes, which is the time of the heat treatment process, is a range that considers the heat treatment effect and productivity as much as possible, and the temperature in the range of 400 to 1000 ° C. is a minimum at 400 ° C. to prevent diffusion of the dopant injected into the transistor. It is a temperature, and 1000 degreeC is the maximum temperature at which the warpage phenomenon of a wafer is suppressed.
In the case of the RTP method, it is performed at a process temperature of 600 to 1200 ° C. for 1 to 10 seconds in order to optimize the range of the trapping of the gate oxide film and the curing range to improve the oxidation quality. In other words, excessive curing is performed at 10 seconds or more, and heat treatment effects are not obtained at the minimum temperature (600 ° C.) or lower, and excessive curing is performed at the maximum temperature (1200 ° C.), thereby obtaining a heat treatment effect. none.

이어서, 상기 돌출부(202)를 포함하는 기판 상에 게이트 전도막(207)을 증착한 후, 선택적 식각하여 게이트 전극(206, 207)을 형성한다.Subsequently, the gate conductive layer 207 is deposited on the substrate including the protrusion 202 and then selectively etched to form gate electrodes 206 and 207.

이어서, 상기 게이트 전극(206, 207) 양측의 상기 돌출부(202) 내에 불순물을 이온 주입하여 소스/드레인영역을 형성하여 트랜지스터를 형성한다.Subsequently, an ion is implanted into the protrusion 202 on both sides of the gate electrodes 206 and 207 to form a source / drain region to form a transistor.

도 3은 저압 플라즈마 공정의 챔버 장치를 나타낸 단면도이다.3 is a cross-sectional view showing a chamber apparatus of a low pressure plasma process.

도 3을 참조하여, 상기 도 2에서 트랜지스터가 형성된 기판(304)을 상기 챔버(301) 내에 넣는다.Referring to FIG. 3, the substrate 304 in which the transistor is formed in FIG. 2 is placed in the chamber 301.

이때, 상기 챔버(301)는 간단히 플라즈마의 발생 및 유지를 위한 가스 공급 부(302), 플라즈마의 전력 보급을 위한 RF(Radio Frequence) 발생기(303), 상기 반도체 기판(304)을 지지하거나 상기 반도체 기판(304)에 바이어스 파워(Bias Power)를 공급하기 위한 서셉터(305, Susceptor)로 구성된다.In this case, the chamber 301 may simply support the semiconductor substrate 304 or the gas supply unit 302 for generating and maintaining the plasma, an RF generator 303 for supplying power to the plasma, and the semiconductor substrate 304. Susceptor 305 is provided to supply bias power to the substrate 304.

상기 플라즈마 공정은 상기 플라즈마 발생 챔버(301) 내에 5~5000sccm의 유량을 갖는 O2, N2O, NO2, CO2 가스중 어느 하나를 선택하여 주입하고, 10~10000sccm의 유량을 갖는 H2, D2, H2O중 어느 하나를 선택하여 첨가 주입하는 것이 바람직하다.
여기서, 상기와 같이 O2, N2O, NO2, CO2 가스의 유량을 제한하는 이유는 5sccm이하에서는 산화율(oxidation rate)이 너무 작아서 생산성이 떨어지고, 5000sccm이상에서는 너무 빠른 산화율로 인해 게이트 산화막(206)의 두께가 너무 두꺼워지는 문제가 발생되기 때문이다.
또한, H2, D2, H2O 가스의 유량을 제한하는 이유도, 10sccm이하에서는 산화율(oxidation rate)이 너무 작아서 생산성이 떨어지고, 10000sccm이상에서는 너무 빠른 산화율로 인해 게이트 산화막(206)의 두께가 너무 두꺼워지는 문제가 발생되기 때문이다. The plasma process is O 2, N 2 O, NO 2, CO 2 H with a flow rate of 10 ~ 10000sccm selecting either by injection, and the gas 2 with a flow rate of 5 ~ 5000sccm in the plasma generation chamber 301, It is preferable to add and inject any one of, D 2 and H 2 O.
Here, the reason for limiting the flow rate of O 2 , N 2 O, NO 2 , CO 2 gas as described above is that the oxidation rate (oxidation rate) is less than 5sccm or less productivity is reduced, the gate oxide film due to too fast oxidation rate above 5000sccm This is because the problem that the thickness of 206 becomes too thick occurs.
In addition, the reason for limiting the flow rate of the H 2 , D 2 and H 2 O gas is that the oxidation rate is too small at 10 sccm or less and the productivity is lowered, and the thickness of the gate oxide film 206 is too high at 10000 sccm or more. This is because a problem occurs that becomes too thick.

또한, 상기 플라즈마 공정은 1kHz~10GHz의 주파수 범위를 갖는 0.5~10kW의 RF 파워와 1~5000W의 바이어스 파워 및 0.1~500mtorr의 챔버 압력으로 수행하는 것이 바람직하다.
플라즈마 공정에서 1kHz 이하의 주파수 범위인 경우는 주파수가 너무 작아서 플라즈마가 불안정해지고, 10GHz 이상의 주파수 범위인 경우는 에너지 전달 효율이 낮아지기 때문에 위와 같은 주파주 범위 제한을 둔다.
그리고, 플라즈마 공정에서 RF 파워의 경우는 웨이퍼 사이즈에 비례하게 되는데, 향후 300mm 웨이퍼의 경우는 0.5kW 이하의 파워를 사용하는 하는 것은 현실적으로 매우 힘들기 때문에 하한선을 0.5kW로 잡았으며, 10kW의 경우는 너무 빠른 산화율로 인해 게이트 산화막(206)의 두께 조절이 힘들기 때문에 상한선으로 산정하였다.
또한, 플라즈마 공정에서 바이어스 파워의 경우는 5000W 이상을 가할 경우, 웨이퍼에 가해지는 어택(attack)이 크기 때문에 상한선으로 산정하였다.
그리고, 비대칭 산화막 형성을 위해서는 저압에서 플라즈마를 발생, 유지시켜야 하기 때문에 500mTorr를 상한선으로 산정하였다. 또한, 0.1mtorr의 압력은 현재의 기술로 플라즈마가 발생 및 유지되는 바, 하한선으로 산정하였다.
즉, 종래의 반도체 기판의 돌출부 중 상부에 일렉트릭 필드가 집중되는 것을 해결하기 위하여, 본 발명의 반도체 기판(201)의 돌출부(202) 중 상부의 게이트 산화막(206)을 상기 돌출부(202) 중 측벽의 게이트 산화막(206) 보다 두께를 더 두껍게 형성하여 낮은 문턱전압으로 인한 누설 전류가 증가되는 현상을 해결한다.
덧붙이자면, 본 발명은 핀 형태의 돌출부를 감싸는 게이트 산화막의 두께에 대해 차별을 두는 것이 특징입니다. 즉, 돌출부의 상부에 형성된 게이트 산화막의 두께가 돌출부의 측벽부에 형성된 게이트 산화막의 두께보다 두껍게 형성하는 것이다.
여기서, 게이트 산화막의 생김새는 3차원형태인데, 이러한 게이트 산화막으로 인해 3개의 게이트 전극이 존재함을 의미한다.
그리고, 게이트 전극에 전기적 신호를 인가하게 되면 게이트 산화막에서 전기장(electric field)으로 전환되고, 이것이 트랜지스터의 채널 영역을 조절하게 된다.
결국, 문턱전압(Vth)은 전기장에 의해 상기 채널 영역을 턴온(turn on)시키기 위해 필요한 전압(voltage)인데, 동일한 전압이 가해진다고 해도 돌출부의 상부 모서리는 3면에서 전기장이 가해지게 된다. 따라서, 동일한 전압에서도 돌출부의 상부 모서리 부분의 채널 영역에 가해지는 전기장은 더욱 커지게 된다.
그래서, 상대적으로 트랜지스터의 문턱전압이 낮아지게 된다.
여기서, 문턴전압(Vt)과 게이트 산화막의 관계를 살펴보면,

Figure 112006052943418-pat00004

와 같은 식으로 표시할 수 있다.
Cox는 게이트 산화막의 캐패시턴스(capacitance)로, 문턱전압에 영향을 미치는 항이다. Cox가 크다는 것은 게이트 산화막의 두께가 얇다는 것이고, Cox가 작다는 것은 게이트 산화막의 두께가 두껍다는 것이다.
즉, 게이트 산화막의 두께가 얇을수록 Cox는 증가되어 문턱전압은 낮아진다.
이상 게이트 산화막과 전기장과 문턱전압간의 관계에 대해 설명하였다.
이를 통해 본 발명의 특징을 설명하면, 게이트 산화막의 두께가 두꺼울수록 전기장은 감소하지만, 그렇게 되면 측벽의 전기장이 너무 약해져서 전류량이 감소하는 것이 단점이 된다.
그것보다는 전체적으로 전기장을 균일하게 만드는 일이 더 중요한데, 즉, 전기장이 강한 곳(돌출부 상부의 모서리)의 전기장을 낮추어 전기장이 알맞은 곳(돌출부의 측벽부)의 전기장값과 동일하게 맞추는 것이 바람직하다.
따라서, 돌출부 상부의 게이트 산화막의 두께를 두껍게 한다. 여기서, 돌출부 상부의 모서리만 게이트 산화막의 두께를 두껍게 하는 것이 이상적이나, 디자인룰이 작아지기 때문에 돌출부 상부가 돌출부 상부의 모서리의 특성을 대변하게 됨으로 돌출부 상부의 게이트 산화막의 두께를 두껍게 하여도 동일한 효과를 획득할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.In addition, the plasma process is preferably performed with a RF power of 0.5 ~ 10kW having a frequency range of 1kHz ~ 10GHz, a bias power of 1 ~ 5000W and a chamber pressure of 0.1 ~ 500mtorr.
In the plasma process, the frequency range is less than 1 kHz, the frequency is too small, the plasma becomes unstable, and in the frequency range above 10 GHz, the energy transfer efficiency is lowered, so the above frequency range is limited.
In the plasma process, the RF power is proportional to the wafer size. In the case of 300mm wafers, the lower limit is set to 0.5kW because it is very difficult to use power of 0.5kW or less in the future. Since it is difficult to control the thickness of the gate oxide film 206 due to too fast oxidation rate, the upper limit was calculated.
In addition, in the case of bias power in the plasma process, when 5000 W or more is applied, the upper limit was calculated because the attack applied to the wafer was large.
In order to form an asymmetric oxide film, since plasma must be generated and maintained at low pressure, 500 mTorr was calculated as an upper limit. In addition, the pressure of 0.1 mtorr was calculated by the lower limit, since the plasma is generated and maintained by the current technology.
That is, in order to solve the concentration of the electric field on the upper part of the protrusion of the conventional semiconductor substrate, the gate oxide film 206 of the upper part of the protrusion 202 of the semiconductor substrate 201 of the present invention is a sidewall of the protrusion 202. The thickness of the gate oxide film 206 is formed to be thicker than that of the leakage current due to the low threshold voltage is solved.
In addition, the present invention is distinguished by the thickness of the gate oxide film surrounding the fin-shaped protrusion. That is, the thickness of the gate oxide film formed on the upper portion of the protrusion is thicker than the thickness of the gate oxide film formed on the side wall of the protrusion.
Here, the appearance of the gate oxide film has a three-dimensional shape, which means that three gate electrodes exist due to the gate oxide film.
When an electrical signal is applied to the gate electrode, the gate oxide film is converted into an electric field, which controls the channel region of the transistor.
As a result, the threshold voltage Vth is a voltage required to turn on the channel region by an electric field. Even though the same voltage is applied, the upper edge of the protrusion is applied with electric fields on three sides. Thus, even at the same voltage, the electric field applied to the channel region of the upper edge portion of the protrusion becomes larger.
Thus, the threshold voltage of the transistor is relatively lowered.
Here, looking at the relationship between the moon turn voltage (Vt) and the gate oxide film,
Figure 112006052943418-pat00004

It can be expressed as
Cox is the capacitance of the gate oxide film and is a term that affects the threshold voltage. Larger Cox means that the thickness of the gate oxide film is thin, and smaller Cox means that the thickness of the gate oxide film is thick.
That is, as the thickness of the gate oxide film becomes thinner, Cox increases and the threshold voltage decreases.
The relationship between the gate oxide film, the electric field, and the threshold voltage has been described above.
When describing the features of the present invention, the thicker the thickness of the gate oxide film, the electric field is reduced, but then the electric field of the side wall is too weak to reduce the amount of current.
Rather, it is more important to make the electric field uniform throughout, that is, to lower the electric field where the electric field is strong (the corner of the upper part of the protrusion) so that the electric field is equal to the electric field value where the electric field is suitable (the side wall of the protrusion).
Therefore, the thickness of the gate oxide film on the upper part of the protrusion is made thick. Here, it is ideal to thicken the thickness of the gate oxide film only at the corners of the upper part of the protrusions, but since the design rule becomes smaller, the upper part of the protrusions represents the characteristics of the corners of the upper part of the protrusions, so the same effect may be obtained even if the thickness of the gate oxide film of the upper part of the protrusions is thickened. Can be obtained.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

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이상에서 살펴본 바와 같이, 본 발명은 문턱 전압이 낮아지는 문제점과 기생 전압이 발생하는 문제점을 해결하여 안정적인 반도체 소자를 제조하는 효과를 갖는다.As described above, the present invention solves the problem of lowering the threshold voltage and the problem of generating parasitic voltage, thereby producing a stable semiconductor device.

또한, 게이트 절연막의 두께를 상황에 맞게 조절할 수 있어 문턱 전압에 대한 조절이 가능하여 신뢰성 높은 반도체 소자를 제조할 수 있다.In addition, the thickness of the gate insulating film can be adjusted according to the situation, so that the threshold voltage can be adjusted to manufacture a highly reliable semiconductor device.

Claims (6)

핀 형태의 다수의 돌출부를 갖는 반도체 기판을 준비하는 단계;Preparing a semiconductor substrate having a plurality of protrusions in the form of fins; 산소 라디컬을 이용한 플라즈마 공정에 의해 상기 돌출부의 상부 및 측벽에 게이트 산화막을 성장시키는 단계; 및Growing a gate oxide film on the top and sidewalls of the protrusion by a plasma process using oxygen radicals; And 상기 게이트 산화막 상에 게이트 전도막을 형성하는 단계를 포함하며,Forming a gate conductive film on the gate oxide film, 상기 반도체 기판의 표면과 실질적인 수직 방향으로 상기 산소 라디컬에 방향성을 주어 상기 돌출부의 측벽부 보다 상기 돌출부의 상부에 상기 게이트 산화막이 두껍게 성장하는 것을 특징으로 하는 반도체 소자의 제조 방법.And directing the oxygen radicals in a direction substantially perpendicular to the surface of the semiconductor substrate so that the gate oxide film grows thicker on the protrusions than on the sidewalls of the protrusions. 제1항에 있어서,The method of claim 1, 상기 게이트 산화막을 성장시킨 후 상기 게이트 산화막의 트랩이나 산화 퀄리티를 향상시키기 위해 열처리 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.After the growth of the gate oxide film manufacturing method of a semiconductor device characterized in that it further comprises a heat treatment step to improve the trap or the oxidation quality of the gate oxide film. 제1항에 있어서,The method of claim 1, 상기 게이트 산화막을 성장시키는 단계는 He, Ar, N2, Ne, Xe의 비활성 기체 중 어느 하나와, O2, N2O, NO2, CO2의 산화성 기체중 어느 하나를 혼합한 기체에 H2,D2 기체중 어느 하나를 상기 혼합한 기체에 첨가하여 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The growing of the gate oxide film is performed by mixing any one of inert gases of He, Ar, N 2 , Ne, and Xe with any one of oxidizing gases of O 2 , N 2 O, NO 2 , and CO 2 . A method for manufacturing a semiconductor device, wherein any one of 2 , D 2 gas is added to the mixed gas and grown. 제1항에 있어서, The method of claim 1, 상기 플라즈마 공정은 상기 플라즈마 발생 챔버 내에 5~5000sccm의 유량을 갖는 O2, N2O, NO2, CO2 가스중 어느 하나를 선택하여 주입하고, 10~10000sccm의 유량을 갖는 H2, D2, H2O중 어느 하나를 선택하여 첨가 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.The plasma process is O 2, N 2 O, NO 2, CO 2 H with a flow rate of selecting one of the gas injected, and, 10 ~ 10000sccm 2, D 2 with a flow rate of 5 ~ 5000sccm in the plasma generating chamber , H 2 O is selected and added to the method of manufacturing a semiconductor device. 제1항 또는 제4항에 있어서,The method according to claim 1 or 4, 상기 플라즈마 공정은 1kHz~10GHz의 주파수 범위를 갖는 0.5~10kW의 RF 파워와 1~5000W의 바이어스 파워 및 0.1~500mtorr의 챔버 압력으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The plasma process is a method of manufacturing a semiconductor device, characterized in that performed with a RF power of 0.5 ~ 10kW having a frequency range of 1kHz ~ 10GHz, a bias power of 1 ~ 5000W and a chamber pressure of 0.1 ~ 500mtorr. 제2항에 있어서,The method of claim 2, 상기 열처리 공정은 Ar, O2, N2, O3, N2O, H2O2, H2O의 기체중 어느 하나 또는 두가지 이상의 혼합가스 분위기에서 4~10분 동안 400~1000℃의 공정 온도에서 수행하거나, 1~10초 동안 600~1200℃의 공정 온도에서 RTP 방식으로 큐어링하는 것을 특징으로 하는 반도체 소자의 제조 방법.The heat treatment process is carried out at a process temperature of 400 ~ 1000 ℃ for 4-10 minutes in any one or two or more mixed gas atmosphere of Ar, O2, N2, O3, N2O, H2O2, H2O gas, or for 1-10 seconds Method for manufacturing a semiconductor device, characterized in that the curing by RTP method at a process temperature of 600 ~ 1200 ℃.
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