KR100609046B1 - Method for manufacturing overlay mark - Google Patents

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KR100609046B1 KR1020040067142A KR20040067142A KR100609046B1 KR 100609046 B1 KR100609046 B1 KR 100609046B1 KR 1020040067142 A KR1020040067142 A KR 1020040067142A KR 20040067142 A KR20040067142 A KR 20040067142A KR 100609046 B1 KR100609046 B1 KR 100609046B1
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Abstract

본 발명은 오버레이 마크의 제조 방법에 관한 것으로, 특히 오버레이 마크가 형성될 예정인 반도체 기판에 일정 깊이의 홈을 식각하여 아웃터 박스를 정의하는 단계와, 반도체 기판의 상부면에 제 1층간 절연막을 형성하고 화학적기계적연마 공정으로 그 표면을 평탄화하는 단계와, 제 1층간 절연막을 일정 깊이로 식각하여 이너 박스의 비트 라인 콘택홀을 형성하는 단계와, 상기 구조물에 비트 라인을 형성하는 단계와, 비트 라인 콘택홀의 비트 라인 상부면에만 리프팅 방지막을 형성하는 단계와, 상기 구조물 전면에 제 2층간 절연막을 형성하고 화학적기계적연마 공정으로 그 표면을 평탄화하는 단계와, 평탄화된 제 2층간 절연막에 후 세정 공정을 진행하는 단계를 포함한다. 그러므로 본 발명은 오버레이 마크로 사용되는 비트 라인 콘택홀에서의 비트 라인 침식에 의해 리프팅 현상을 미연에 방지하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.The present invention relates to a method for manufacturing an overlay mark, and more particularly, to define an outer box by etching a groove having a predetermined depth in a semiconductor substrate on which an overlay mark is to be formed, and forming a first interlayer insulating film on an upper surface of the semiconductor substrate. Planarizing the surface by a chemical mechanical polishing process, forming a bit line contact hole in the inner box by etching the first interlayer insulating film to a predetermined depth, forming a bit line in the structure, and forming a bit line contact. Forming an anti-lifting layer only on the upper surface of the bit line of the hole, forming a second interlayer insulating film on the entire surface of the structure, planarizing the surface by chemical mechanical polishing, and performing a post-cleaning process on the planarized second interlayer insulating film It includes a step. Therefore, the present invention can prevent the lifting phenomenon by bit line erosion in the bit line contact hole used as the overlay mark, thereby improving the electrical characteristics of the semiconductor device.

오버레이 마크, 비트 라인, 비트 라인 콘택홀Overlay Mark, Bit Line, Bit Line Contact Hole

Description

오버레이 마크 제조 방법{METHOD FOR MANUFACTURING OVERLAY MARK} Overlay Mark Manufacturing Method {METHOD FOR MANUFACTURING OVERLAY MARK}             

도 1은 종래 기술에 의한 비트 라인과 이의 콘택을 이용한 오버레이 마크의 형태를 나타낸 평면도,1 is a plan view illustrating the shape of an overlay mark using a bit line and a contact thereof according to the prior art;

도 2a 내지 도 2e는 종래 기술에 의한 비트 라인과 이의 콘택을 이용한 오버레이 마크의 제조 공정을 순차적으로 나타낸 수직 단면도들,2A to 2E are vertical cross-sectional views sequentially illustrating a manufacturing process of an overlay mark using a bit line and a contact thereof according to the prior art;

도 3a 내지 도 3g는 본 발명에 따른 비트 라인과 이의 콘택을 이용한 오버레이 마크의 제조 공정을 순차적으로 나타낸 수직 단면도들.3A to 3G are vertical cross-sectional views sequentially illustrating a manufacturing process of an overlay mark using a bit line and a contact thereof according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 반도체 기판(아웃터 박스) 102 : 제 1층간 절연막(이너 박스)100 semiconductor substrate (outer box) 102 first interlayer insulating film (inner box)

104 : 개구부 110 : 비트 라인104: opening 110: bit line

112, 112a : 리프팅 방지막 114 : 제 2층간 절연막112, 112a: Lifting prevention film 114: Second interlayer insulating film

본 발명은 오버레이 마크의 제조 방법에 관한 것으로서, 특히 비트 라인 및 이의 콘택홀에 적용된 오버레이 마크의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing an overlay mark, and more particularly, to a method for manufacturing an overlay mark applied to a bit line and a contact hole thereof.

일반적으로 반도체 소자의 오버레이 측정을 위해서는 다이(die) 사이를 분할하는 스크라이브 라인(scribe line) 내에 오버레이 마크를 형성하고 있다.In general, in order to measure overlay of a semiconductor device, an overlay mark is formed in a scribe line that divides between dies.

반도체 공정에서 오버레이 측정은 반도체 소자의 제조 공정시 이전 단계와 현재 단계 사이의 층간 정렬상태를 나타내는 지수로서, 포토마스크 제작시 발생하는 에러와 반도체 소자의 제조 공정 및 시스템 에러에 의해 영향을 받기 때문에 생산 수율과 직접적으로 관계되는 중요한 변수이다. 이에 따라 오버레이 측정을 향상시키기 위한 많은 연구가 진행되고 있으며 측정 장비에서 오버레이 마크에 대한 모니터링을 통하여 최적의 오버레이 측정 기술이 요구된다.Overlay measurement in the semiconductor process is an index indicating the interlayer alignment state between the previous step and the current step in the manufacturing process of the semiconductor device. It is an important variable that is directly related to yield. Accordingly, many studies are being conducted to improve overlay measurement, and an optimal overlay measurement technique is required through monitoring of overlay marks in measurement equipment.

도 1은 종래 기술에 의한 비트 라인과 이의 콘택을 이용한 오버레이 마크의 형태를 나타낸 평면도로서, 비트 라인(20)과 비트 라인 콘택(22)의 오버레이를 측정하기 위한 오버레이 마크를 박스-인-박스(box-in-box) 형태로 구현한 예를 나타내었다.1 is a plan view illustrating the shape of an overlay mark using a bit line and a contact thereof according to the prior art, and shows an overlay mark for measuring an overlay of the bit line 20 and the bit line contact 22. An example implementation in the form of a box-in-box is shown.

박스-인-박스 오버레이 마크에 있어서, 비트 라인(20)은 아웃터 박스(outer box)로 구성되며 비트 라인 콘택(22)은 이너 박스(inner box)로 구성되며 이들 박스 사이의 오버레이 마아진을 측정하고 측정된 오버레이 값을 조절해서 후속 공정을 위한 포토레지스트 패턴을 정렬(align)되게 형성한다.In the box-in-box overlay mark, the bit line 20 consists of an outer box and the bit line contact 22 consists of an inner box and measures the overlay margin between these boxes. The measured overlay values are adjusted to align the photoresist pattern for subsequent processing.

도 2a 내지 도 2e는 종래 기술에 의한 비트 라인과 이의 콘택을 이용한 오버레이 마크의 제조 공정을 순차적으로 나타낸 수직 단면도들이다. 이들 도면들을 참조하면, 종래 기술에 의한 비트 라인과 이의 콘택을 이용한 오버레이 마크의 제 조 방법은 다음과 같다.2A through 2E are vertical cross-sectional views sequentially illustrating a manufacturing process of an overlay mark using a bit line and a contact thereof according to the prior art. Referring to these drawings, a method of manufacturing an overlay mark using a bit line and a contact thereof according to the prior art is as follows.

우선 도 2a에 도시된 바와 같이, 오버레이 마크가 형성될 예정인 반도체 기판(2)의 설정된 영역에 일정 깊이의 홈을 식각하여 아웃터 박스를 정의한다. 이때 홈은 아웃터 박스 형태를 갖도록 사각 평면 구조로 이루어지는 것이 바람직하다.First, as illustrated in FIG. 2A, an outer box is defined by etching a groove having a predetermined depth in a set area of the semiconductor substrate 2 on which an overlay mark is to be formed. At this time, the groove is preferably made of a rectangular planar structure to have an outer box shape.

도 2b에 도시된 바와 같이, 반도체 기판(2)의 상부면에 제 1층간 절연막(ILD : Inter-Layered Dielectric layer)(4)으로서, BPSG(BoroPhospho Silicate Glass), PSG(Phospho Silicate Glass) 등을 증착하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 제 1층간 절연막(4) 표면을 평탄화한다. 그리고 비트 라인 콘택홀 마스크를 이용한 식각 공정을 진행하여 반도체 기판(2)의 설정된 영역 상에 있는 제 1층간 절연막(4)을 식각하여 비트 라인 콘택홀(6)을 형성한다. 이때 비트 라인 콘택홀(6)은 반도체 기판(2)의 아웃터 박스인 홈에 대해 폭이 좁은 이너 박스 형태를 갖는 사각 평면 구조로 이루어진다.As shown in FIG. 2B, a BoroPhospho Silicate Glass (BPSG), Phospho Silicate Glass (PSG), and the like are formed on the upper surface of the semiconductor substrate 2 as a first inter-layer dielectric layer (ILD) 4. Deposition and planarizing the surface of the first interlayer insulating film 4 by a chemical mechanical polishing (CMP) process. An etching process using a bit line contact hole mask is performed to etch the first interlayer insulating layer 4 on the set region of the semiconductor substrate 2 to form the bit line contact hole 6. At this time, the bit line contact hole 6 has a rectangular planar structure having a narrow inner box shape with respect to the groove which is the outer box of the semiconductor substrate 2.

도 2c에 도시된 바와 같이, 반도체 기판(2)의 아웃터 박스 및 제 1층간 절연막(4)의 이너 박스로 이루어진 오버레이 마크가 형성된 구조물에 비트 라인 제조 공정을 진행한다. 예를 들어, 텅스텐(W)을 증착하여 비트 라인(20)을 형성한다. 이때 상기 오버레이 마크가 형성된 구조물에서 제 1층간 절연막(4) 표면뿐만 아니라 콘택홀 내부에도 비트 라인(20)이 증착된다.As shown in FIG. 2C, a bit line manufacturing process is performed on a structure in which an overlay mark including an outer box of the semiconductor substrate 2 and an inner box of the first interlayer insulating film 4 is formed. For example, tungsten (W) is deposited to form the bit line 20. At this time, the bit line 20 is deposited not only on the surface of the first interlayer insulating film 4 but also in the contact hole in the structure in which the overlay mark is formed.

그 다음 도 2d에 도시된 바와 같이, 상기 반도체 기판의 구조물에 제 2층간 절연막(ILD)(22)으로서, HDP(High Density Plasma) 산화막 등을 일정 두께로 증착한 후에 화학적기계적연마(CMP) 공정으로 제 2층간 절연막(22) 표면을 평탄화한다.Next, as shown in FIG. 2D, a chemical mechanical polishing (CMP) process is performed after depositing a high density plasma (HDP) oxide film or the like as a second interlayer insulating film (ILD) 22 on the structure of the semiconductor substrate. As a result, the surface of the second interlayer insulating film 22 is planarized.

그리고나서 도 2e에 도시된 바와 같이, 제 2층간 절연막(22)의 평탄화 공정시 발생된 식각 잔여물을 제거하기 위하여 후 세정(post cleaning) 공정을 진행한다.Then, as shown in FIG. 2E, a post cleaning process is performed to remove the etching residue generated during the planarization process of the second interlayer insulating layer 22.

이러한 종래 기술에 의한 비트 라인과 이의 콘택을 이용한 오버레이 마크의 제조 방법에 있어서, 아웃터 박스인 반도체 기판(2)의 홈과 이너 박스인 제 1층간 절연막(4)의 비트 라인 콘택홀이 미스 얼라인될 경우 제 1층간 절연막(4)의 비트 라인 콘택홀 바닥 에지에서 비트 라인(20)과 제 2층간 절연막(22)이 일정 두께로 증착되지 못하게 된다. 이로 인해 화학적기계적연마(CMP) 공정이후 진행되는 후 세정 공정시 미스 얼라인된 비트 라인 콘택홀 에지에 있는 얇은 제 2층간 절연막(22) 부분이 다른 부분보다 세정 케미컬에 의해 과도 식각되어 하부의 비트 라인(20)이 침식되게 된다. 이러한 침식된 비트 라인(20)은 후속 공정에서 리프팅(lifting)을 유발하여 반도체 소자의 전기적 특성을 저하시키는 문제점을 발생한다.In the method for manufacturing an overlay mark using the bit line and the contact thereof according to the related art, the bit line contact hole of the groove of the semiconductor substrate 2 as the outer box and the first interlayer insulating film 4 as the inner box is misaligned. In this case, the bit line 20 and the second interlayer insulating layer 22 may not be deposited to a predetermined thickness at the bottom edge of the bit line contact hole of the first interlayer insulating layer 4. As a result, the portion of the thin second interlayer insulating layer 22 at the misaligned bit line contact hole edge during the post-cleaning process after the chemical mechanical polishing (CMP) process is excessively etched by the cleaning chemical rather than the other part, so that the lower bit Line 20 will be eroded. The eroded bit line 20 may cause lifting in a subsequent process, thereby causing a problem of lowering electrical characteristics of the semiconductor device.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 오버레이 마크로 사용되는 비트 라인 콘택홀에 리프팅 방지막을 형성한 후에 그 위에 층간 절연막을 증착함으로써 층간 절연막의 화학적기계적연마 공정시 콘택홀에 남아 있는 리프팅 방지막이 비트 라인에 침투되는 세정 케미컬로 인한 비트 라인의 침식을 방지할 수 있는 오버레이 마크의 제조 방법을 제공하는데 있다.An object of the present invention remains in the contact hole during the chemical mechanical polishing process of the interlayer insulating film by depositing an interlayer insulating film on the bit line contact hole used as an overlay mark to solve the problems of the prior art as described above and then depositing an interlayer insulating film thereon. An anti-lifting film is provided to provide a method for manufacturing an overlay mark that can prevent erosion of a bit line due to a cleaning chemical penetrating the bit line.

상기 목적을 달성하기 위하여 본 발명은 비트 라인 콘택홀을 이용한 오버레이 마크의 제조 방법에 있어서, 오버레이 마크가 형성될 예정인 반도체 기판에 일정 깊이의 홈을 식각하여 아웃터 박스를 정의하는 단계와, 반도체 기판의 상부면에 제 1층간 절연막을 형성하고 화학적기계적연마 공정으로 그 표면을 평탄화하는 단계와, 제 1층간 절연막을 일정 깊이로 식각하여 이너 박스의 비트 라인 콘택홀을 형성하는 단계와, 상기 구조물에 비트 라인을 형성하는 단계와, 비트 라인 콘택홀의 비트 라인 상부면에만 리프팅 방지막을 형성하는 단계와, 상기 구조물 전면에 제 2층간 절연막을 형성하고 화학적기계적연마 공정으로 그 표면을 평탄화하는 단계와, 평탄화된 제 2층간 절연막에 후 세정 공정을 진행하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an overlay mark using a bit line contact hole, the method including: defining an outer box by etching a groove having a predetermined depth in a semiconductor substrate on which an overlay mark is to be formed; Forming a first interlayer insulating film on the upper surface and planarizing the surface by a chemical mechanical polishing process, etching the first interlayer insulating film to a predetermined depth to form a bit line contact hole of the inner box, and forming a bit in the structure Forming a line, forming a lifting prevention film only on the upper surface of the bit line of the bit line contact hole, forming a second interlayer insulating film on the entire surface of the structure, and planarizing the surface by a chemical mechanical polishing process; And performing a post-cleaning process on the second interlayer insulating film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3g는 본 발명에 따른 비트 라인과 이의 콘택을 이용한 오버레이 마크의 제조 공정을 순차적으로 나타낸 수직 단면도들이다. 이들 도면들을 참조하면, 본 발명의 일 실시예에 따른 비트 라인과 이의 콘택을 이용한 오버레이 마크의 제조 방법은 다음과 같다.3A to 3G are vertical cross-sectional views sequentially illustrating a manufacturing process of an overlay mark using a bit line and a contact thereof according to the present invention. Referring to these drawings, a method of manufacturing an overlay mark using a bit line and a contact thereof according to an embodiment of the present invention is as follows.

우선 도 3a에 도시된 바와 같이, 오버레이 마크가 형성될 예정인 반도체 기판(100)의 설정된 영역에 일정 깊이의 홈을 식각하여 아웃터 박스를 정의한다. 이때 홈은 아웃터 박스 형태를 갖도록 사각 평면 구조로 이루어지는 것이 바람직하 다.First, as illustrated in FIG. 3A, an outer box is defined by etching grooves having a predetermined depth in a predetermined area of the semiconductor substrate 100 on which an overlay mark is to be formed. At this time, the groove is preferably made of a rectangular planar structure to have an outer box shape.

도 3b에 도시된 바와 같이, 반도체 기판(100)의 상부면에 제 1층간 절연막(102)으로서, BPSG, PSG 등을 증착하고 화학적기계적연마(CMP) 공정으로 제 1층간 절연막(102) 표면을 평탄화한다.As shown in FIG. 3B, as the first interlayer insulating film 102 on the upper surface of the semiconductor substrate 100, BPSG, PSG, and the like are deposited and the surface of the first interlayer insulating film 102 is subjected to a chemical mechanical polishing (CMP) process. Flatten.

그리고 비트 라인 콘택홀 마스크를 이용한 식각 공정을 진행하여 반도체 기판(100)의 설정된 영역에 있는 제 1층간 절연막(102)을 식각하여 비트 라인 콘택홀(104)을 형성한다. 이때 비트 라인 콘택홀(104)은 반도체 기판(100)의 아웃터 박스인 홈에 대해 폭이 좁은 이너 박스 형태를 갖는 사각 평면 구조로 이루어진다.An etching process using a bit line contact hole mask is performed to etch the first interlayer insulating layer 102 in the set region of the semiconductor substrate 100 to form the bit line contact hole 104. In this case, the bit line contact hole 104 has a rectangular planar structure having a narrow inner box shape with respect to a groove which is an outer box of the semiconductor substrate 100.

도 3c에 도시된 바와 같이, 반도체 기판(100)의 아웃터 박스 및 제 1층간 절연막(102)의 이너 박스로 이루어진 오버레이 마크가 형성된 구조물에 비트 라인 제조 공정을 진행한다. 예를 들어, 텅스텐(W)을 증착하여 비트 라인(110)을 형성한다. 이때 상기 오버레이 마크가 형성된 구조물에서 제 1층간 절연막(102) 표면뿐만 아니라 비트 라인 콘택홀 내부에도 비트 라인(110)이 증착된다.As shown in FIG. 3C, a bit line manufacturing process is performed on a structure in which an overlay mark including an outer box of the semiconductor substrate 100 and an inner box of the first interlayer insulating layer 102 is formed. For example, tungsten (W) is deposited to form the bit line 110. At this time, the bit line 110 is deposited not only on the surface of the first interlayer insulating layer 102 but also inside the bit line contact hole in the structure in which the overlay mark is formed.

그 다음 도 3d에 도시된 바와 같이, 상기 구조물에 제 2층간 절연막을 증착하기에 앞서, 비트 라인(110) 상부면에 리프팅 방지막(112)을 형성한다. 이때 리프팅 방지막(112)은 100Å∼5000Å의 두께 범위로 형성한다. 그리고 리프팅 방지막(112)은 이후 증착될 제 2층간 절연막과 식각 선택성이 있는 물질로, 예를 들어 실리콘 질화막(Si3N4), 폴리실리콘막(poly silicon), 또는 SOG(Silicon On Glass)로 형성한다.Next, as shown in FIG. 3D, the anti-lifting layer 112 is formed on the upper surface of the bit line 110 prior to depositing the second interlayer insulating layer on the structure. At this time, the lifting prevention film 112 is formed in a thickness range of 100 kPa to 5000 kPa. The anti-lifting layer 112 may be formed of a material having an etching selectivity and a second interlayer insulating layer to be subsequently deposited, for example, silicon nitride (Si 3 N 4), poly silicon, or SOG (Silicon On Glass).

그리고 도 3e에 도시된 바와 같이, 화학적기계적연마(CMP) 공정 또는 전면 식각(etch back) 공정으로 비트 라인 콘택홀 영역만 제외하고 나머지 비트 라인(110)에 형성된 리프팅 방지막(112)을 제거한다. 이로 인해, 본 발명에서는 오버레이 마크로의 이너 박스로 사용되는 비트 라인 콘택홀내에 비트 라인(110)과 리프팅 방지막(112a)이 형성된다.As shown in FIG. 3E, the anti-lift layer 112 formed on the remaining bit lines 110 is removed except for the bit line contact hole region by a chemical mechanical polishing (CMP) process or an etch back process. For this reason, in the present invention, the bit line 110 and the lifting prevention film 112a are formed in the bit line contact hole used as the inner box of the overlay macro.

이어서 도 3f에 도시된 바와 같이, 상기 결과물에 제 2층간 절연막(114)으로서, HDP 산화막 등을 일정 두께로 증착한 후에 화학적기계적연마(CMP) 공정으로 제 2층간 절연막(114) 표면을 평탄화한다.Subsequently, as shown in FIG. 3F, as the second interlayer insulating film 114 on the resultant, a surface of the second interlayer insulating film 114 is planarized by a chemical mechanical polishing (CMP) process after depositing a HDP oxide film or the like to a predetermined thickness. .

그리고나서 도 3g에 도시된 바와 같이, 제 2층간 절연막(114)의 평탄화 공정시 발생된 식각 잔여물을 제거하기 위하여 후 세정(post cleaning) 공정을 진행한다.3G, a post cleaning process is performed to remove the etching residue generated during the planarization of the second interlayer insulating layer 114.

본 발명에 따른 비트 라인과 이의 콘택을 이용한 오버레이 마크의 제조 방법에 있어서, 아웃터 박스인 반도체 기판(100)의 홈과 이너 박스인 제 1층간 절연막(102)의 비트 라인 콘택홀이 미스 얼라인될 경우 제 1층간 절연막(102)의 비트 라인 콘택홀의 바닥 에지에서 비트 라인(110)이 일정 두께로 증착되지 못하게 되더라도, 비트 라인 콘택홀의 비트 라인(110) 상부에 리프팅 방지막(112a)을 추가 형성한다. 그러므로 제 2층간 절연막(114)의 증착 및 화학적기계적연마(CMP) 공정시 비트 라인 콘택홀에 남아 있는 리프팅 방지막(112a)이 비트 라인(110)에 침투되는 세정 케미컬로 인한 침식을 방지하는 역할을 한다.In the method for manufacturing an overlay mark using a bit line and a contact thereof according to the present invention, the groove of the semiconductor substrate 100 which is an outer box and the bit line contact hole of the first interlayer insulating layer 102 which is an inner box may be misaligned. In this case, even if the bit line 110 is not deposited to a predetermined thickness at the bottom edge of the bit line contact hole of the first interlayer insulating layer 102, an anti-lift layer 112a is further formed on the bit line 110 of the bit line contact hole. . Therefore, during the deposition and chemical mechanical polishing (CMP) process of the second interlayer insulating film 114, the anti-lifting film 112a remaining in the bit line contact hole prevents erosion due to the cleaning chemical infiltrating the bit line 110. do.

이상 상술한 바와 같이, 본 발명은 오버레이 마크로 사용되는 비트 라인 콘택홀의 비트 라인 상부에 리프팅 방지막을 형성한 후에 그 위에 층간 절연막을 증착함으로써 층간 절연막의 화학적기계적연마 공정시 콘택홀에 남아 있는 리프팅 방지막이 비트 라인에 침투되는 세정 케미컬로 인한 침식을 방지하도록 한다. As described above, in the present invention, the anti-lifting layer remaining in the contact hole during the chemical mechanical polishing process of the interlayer insulation layer is formed by depositing an interlayer insulating layer on the bit line of the bit line contact hole used as the overlay mark. Prevent erosion due to cleaning chemicals penetrating the bit line.

따라서 본 발명은 오버레이 마크로 사용되는 비트 라인 콘택홀에서의 비트 라인 침식에 의해 리프팅 현상을 미연에 방지하여 반도체 소자의 전기적 특성을 향상시킬 수 있으며 오버레이 마크의 불량으로 인한 오버레이 측정 에러도 방지할 수 있다.Accordingly, the present invention can prevent the lifting phenomenon by bit line erosion in the bit line contact hole used as the overlay mark, thereby improving the electrical characteristics of the semiconductor device, and also prevent the overlay measurement error due to the defective overlay mark. .

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (5)

삭제delete 삭제delete 비트 라인 콘택홀을 이용한 오버레이 마크의 제조 방법에 있어서,In the manufacturing method of the overlay mark using a bit line contact hole, 상기 오버레이 마크가 형성될 예정인 반도체 기판에 일정 깊이의 홈을 식각하여 아웃터 박스를 정의하는 단계;Defining an outer box by etching a groove having a predetermined depth in the semiconductor substrate on which the overlay mark is to be formed; 상기 반도체 기판의 상부면에 제 1층간 절연막을 형성하고 화학적기계적연마 공정으로 그 표면을 평탄화하는 단계;Forming a first interlayer insulating film on an upper surface of the semiconductor substrate and planarizing the surface thereof by a chemical mechanical polishing process; 상기 제 1층간 절연막을 일정 깊이로 식각하여 이너 박스의 비트 라인 콘택홀을 형성하는 단계;Etching the first interlayer insulating layer to a predetermined depth to form a bit line contact hole of an inner box; 상기 구조물에 비트 라인을 형성하는 단계;Forming a bit line in the structure; 상기 비트 라인 콘택홀의 비트 라인 상부면에만 리프팅 방지막 - 실리콘 질화막, 폴리실리콘막, SOG막 중 선택된 어느 하나임 - 을 형성하는 단계;Forming an anti-lifting film-one selected from a silicon nitride film, a polysilicon film, and an SOG film only on the upper surface of the bit line of the bit line contact hole; 상기 구조물 전면에 제 2층간 절연막을 형성하고 화학적기계적연마 공정으로 그 표면을 평탄화하는 단계; 및 Forming a second interlayer insulating film on the entire surface of the structure and planarizing the surface thereof by a chemical mechanical polishing process; And 상기 평탄화된 제 2층간 절연막에 후 세정 공정을 진행하는 단계Performing a post-cleaning process on the planarized second interlayer insulating film 를 포함하는 오버레이 마크의 제조 방법.Method for producing an overlay mark comprising a. 제3항에 있어서,The method of claim 3, 상기 리프팅 방지막을 형성하는 단계에서,In the step of forming the anti-lifting film, 상기 비트 라인 상부에 상기 리프팅 방지막을 형성하고 화학적기계적연마 공정으로 상기 비트 라인 콘택홀 영역만 제외하고 나머지 영역의 리프팅 방지막을 제거하는 것을 특징으로 하는 오버레이 마크의 제조 방법.Forming the anti-lifting layer on the bit line and removing the anti-lifting layer of the remaining region except for the bit line contact hole region by a chemical mechanical polishing process. 제3항에 있어서,The method of claim 3, 상기 리프팅 방지막을 형성하는 단계에서,In the step of forming the anti-lifting film, 상기 비트 라인 상부에 상기 리프팅 방지막을 형성하고 전면 식각 공정으로 상기 비트 라인 콘택홀 영역만 제외하고 나머지 영역의 리프팅 방지막을 제거하는 것을 특징으로 하는 오버레이 마크의 제조 방법.Forming an anti-lifting layer on the bit line and removing the anti-lifting layer of the remaining area except for the bit line contact hole area by a front surface etching process.
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