KR100608144B1 - Method of planarizing insulating layer of semiconductor devices - Google Patents

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Abstract

본 발명은 반도체 소자의 절연막 평탄화 방법에 관한 것으로, 보다 자세하게는 선택적으로 불순물을 도핑함으로써 절연막의 요부와 철부의 연마속도를 달리하여 평탄화 효율을 높이는 반도체 소자의 절연막 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of planarizing an insulating film of a semiconductor device, and more particularly, to a method of planarizing an insulating film of a semiconductor device to improve planarization efficiency by varying polishing rates of recesses and convexities of an insulating film by selectively doping impurities.

본 발명의 상기 목적은 소정의 구조물이 형성된 기판에 절연막을 증착하는 단계, 상기 절연막의 요부 상에 마스크용 물질막을 선택적으로 도포하는 단계, 상기 마스크용 물질막을 통해 드러난 상기 절연막에 불순물을 도핑하는 단계, 상기 마스크용 물질막을 제거하는 단계 및 상기 도핑된 절연막을 평탄화하는 단계를 포함하는 반도체 소자의 절연막 평탄화 방법에 의해 달성된다.The object of the present invention is to deposit an insulating film on a substrate on which a predetermined structure is formed, selectively applying a mask material film on a main portion of the insulating film, and doping impurities into the insulating film exposed through the mask material film. And a step of removing the mask material layer and planarizing the doped insulating layer.

따라서, 본 발명의 반도체 소자의 절연막 평탄화 방법은 절연막에 선택적으로 불순물을 도핑하여 절연막의 요부와 철부의 연마속도를 달리함으로써 평탄화 효율을 높여 고단차의 토폴로지에서도 좋은 평탄화를 얻을 수 있으며 절연막의 두께 감소 및 평탄화 공정의 마진을 크게 하는 효과가 있다.Therefore, in the insulating film planarization method of the semiconductor device of the present invention, the planarization efficiency is increased by varying the polishing rate of the recesses and the convex portions of the insulating film by selectively doping impurities into the insulating film, thereby obtaining good planarization even in a high-difference topology and reducing the thickness of the insulating film. And an increase in the margin of the planarization process.

절연막, 평탄화, 불순물, 도핑Insulating film, planarization, impurity, doping

Description

반도체 소자의 절연막 평탄화 방법{Method of planarizing insulating layer of semiconductor devices} Method of planarizing insulating layer of semiconductor devices             

도 1a 내지 도 1b는 종래기술에 의한 반도체 소자의 절연막 평탄화 방법의 공정 단면도.1A to 1B are cross-sectional views of a method of planarizing an insulating film of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 절연막 평탄화 방법의 공정 단면도.2A to 2E are process cross-sectional views of an insulating film planarization method of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 절연막 평탄화 방법에 관한 것으로, 보다 자세하게는 선택적으로 불순물을 도핑함으로써 절연막의 요부와 철부의 연마속도를 달리하여 평탄화 효율을 높이는 반도체 소자의 절연막 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of planarizing an insulating film of a semiconductor device, and more particularly, to a method of planarizing an insulating film of a semiconductor device to improve planarization efficiency by varying polishing rates of recesses and convexities of an insulating film by selectively doping impurities.

근래에, 반도체 장치가 고집적화되어 감에 따라 반도체 소자 표면의 요철이 더욱 증가되어 절연막 형성 후 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP)를 실시해도 만족할 만한 평탄화율을 얻지 못하고 있다. In recent years, as semiconductor devices have been highly integrated, unevenness of the surface of semiconductor elements has been further increased, and even if chemical mechanical polishing (CMP) is performed after the formation of an insulating film, satisfactory planarization rates have not been obtained.

그 결과, 후속 공정이 진행됨에 따라 점차 단차가 누적되어 포토 공정에서 디포커싱(de-focusing)을 일으키거나 에치 공정에서 콘택홀(contact hole)이나 비아(via)가 제대로 형성되지 않는 등의 문제가 발생한다.As a result, as the subsequent process proceeds, steps may gradually accumulate, causing defocusing in the photo process, and inability to form contact holes or vias properly in the etch process. Occurs.

이하에서는 종래 기술에 따른 반도체 소자의 절연막 평탄화 방법을 도 1a 내지 도 1b를 참조해서 설명하도록 한다. Hereinafter, an insulating film planarization method of a semiconductor device according to the related art will be described with reference to FIGS. 1A to 1B.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판 상에 소정의 하지층(10)을 형성한 상태에서, 상기 하지층(10) 상에 금속 배선(11)을 형성하고 절연막(12)을 형성한다. 상기 금속 배선이 존재하는 영역(철부, Ⅰ)과 존재하지 않는 영역(요부, Ⅱ) 사이의 두께 차에 의해 절연막의 단차(h)가 발생한다.First, as shown in FIG. 1A, in a state in which a predetermined base layer 10 is formed on a semiconductor substrate, a metal wiring 11 is formed on the base layer 10 and an insulating film 12 is formed. . The step difference h of the insulating film is caused by the thickness difference between the region where the metal wiring is present (convex portion I) and the region where the metal wiring is not present (main portion, II).

다음, 도 1b에 도시된 바와 같이, CMP 공정을 실시해도 상기 단차(h)에 의해 절연막의 평탄화가 만족스럽게 이루어지지 않는다. Next, as shown in FIG. 1B, even when the CMP process is performed, the leveling of the insulating film is not satisfactorily achieved by the step h.

이러한 문제점을 해결하기 위하여 대한민국 공개특허 제2001-0061126호는 CMP 공정시의 연마속도를 향상시키기 위해 저유전 폴리머 절연막에 인, 붕소, 비소를 이온 주입한 후 CMP 공정을 실시하는 반도체 소자의 절연막 평탄화 방법을 개시하고 있다.In order to solve this problem, Korean Patent Laid-Open Publication No. 2001-0061126 discloses planarization of an insulating film of a semiconductor device in which CMP process is performed after ion implantation of phosphorus, boron, and arsenic into the low dielectric polymer insulating film to improve the polishing rate during the CMP process. A method is disclosed.

그러나, 상기와 같은 절연막 평탄화 방법은 절연막의 전면에 이온을 주입함으로써 요부와 철부의 구별없이 이온 주입이 이루어지게 되어 요부와 철부의 연마속도가 같아 결국은 평탄화가 용이하게 되지 않는 문제를 여전히 내포하고 있다. However, the insulating film planarization method as described above still involves the problem that ion implantation is performed by injecting ions into the entire surface of the insulating film without distinguishing the recessed portion and the convex portion so that the polishing rate of the recessed portion and the convex portion is the same, so that the planarization is not easy. have.

한편, 대한민국 공개특허 제1997-0077274호는 금속 배선이 없는 지역의 실리콘 리치 산화막 상부에서 금속 배선이 있는 실리콘 리치 산화막 상부보다 빠르게 증착되는 O3-TEOS USG(Tetraethyl Ortho-Silicate Undoped Silica Glass)막을 두껍게 증착하여 상기 O3-TEOS USG막을 CMP 공정으로 평탄화하는 반도체 소자의 평탄화 방법을 개시하고 있다. On the other hand, Korean Patent Laid-Open Publication No. 1997-0077274 thickens an O 3 -TEOS Tetraethyl Ortho-Silicate Undoped Silica Glass (USG) film that is deposited faster on top of the silicon rich oxide layer in the region where there is no metal wiring than on the silicon rich oxide layer with the metal wiring. Disclosed is a method of planarizing a semiconductor device by depositing and planarizing the O 3 -TEOS USG film by a CMP process.

그러나 상기와 같은 종래의 절연막 평탄화 방법은 금속 배선의 상부에 실리콘 리치 산화막을 추가적으로 증착하고 플라즈마 처리를 해야 할 뿐만 아니라 O3-TEOS USG막의 성장을 제어하기 힘들다는 문제를 가지고 있다.However, the conventional insulating film planarization method as described above has a problem that it is difficult to control the growth of the O 3 -TEOS USG film as well as additionally depositing a silicon rich oxide film on the metal wiring and performing plasma treatment.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 선택적인 불순물 도핑에 의해 절연막의 요부와 철부의 연마속도를 달리하여 평탄화 효율을 높임으로써 고단차의 토폴로지를 극복할 수 있는 반도체 소자의 절연막 평탄화 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, a semiconductor capable of overcoming the high-stepped topology by increasing the planarization efficiency by varying the polishing rate of the recessed portion and the iron portion of the insulating film by selective impurity doping It is an object of the present invention to provide a method for planarizing the insulating film of a device.

본 발명의 상기 목적은 소정의 구조물이 형성된 기판에 절연막을 증착하는 단계, 상기 절연막의 요부 상에 마스크용 물질막을 선택적으로 도포하는 단계, 상기 마스크용 물질막을 통해 드러난 상기 절연막에 불순물을 도핑하는 단계, 상기 마스크용 물질막을 제거하는 단계 및 상기 도핑된 절연막을 평탄화하는 단계를 포함하는 반도체 소자의 절연막 평탄화 방법에 의해 달성된다.The object of the present invention is to deposit an insulating film on a substrate on which a predetermined structure is formed, selectively applying a mask material film on a main portion of the insulating film, and doping impurities into the insulating film exposed through the mask material film. And a step of removing the mask material layer and planarizing the doped insulating layer.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

먼저, 도 2a는 소정의 하지층(20)이 형성된 반도체 기판상에, 반도체 소자의 요철을 발생하게 하는 원인이 되는 구조물(21)과 상기 구조물을 덮는 절연막(22)을 형성한 상태를 나타낸다. 통상, 상기 반도체 소자의 요철을 발생하게 하는 원인이 되는 구조물(11)은 금속 배선이며 상기 구조물(11)을 덮는 절연막(12)은 층간 절연막(IMD: Inter-Metallic Dielectric)을 의미하나 그 제한이 있는 것은 아니다. 상기 반도체 소자의 요철을 발생하게 하는 원인이 되는 구조물(21)이 존재하는 영역과(철부, Ⅰ)과 존재하지 않는 영역(요부, Ⅱ)의 두께 차에 의해 절연막(22)의 단차(h)가 발생한다. First, FIG. 2A shows a state in which a structure 21 that causes unevenness of a semiconductor element and an insulating film 22 covering the structure are formed on a semiconductor substrate on which a predetermined base layer 20 is formed. In general, the structure 11 causing the unevenness of the semiconductor device is a metal wiring, and the insulating film 12 covering the structure 11 means an inter-layer dielectric (IMD: Inter-Metallic Dielectric), but the limitation thereof is limited. It is not there. The step h of the insulating film 22 due to the thickness difference between the region (convex portion, I) and the region (concave portion, II) where the structure 21, which causes the unevenness of the semiconductor element, exists. Occurs.

다음, 도 2b에 도시된 바와 같이, 상기 절연막(22) 상에 마스크용 물질막(23)을 선택적으로 도포한다. 상기 마스크용 물질막은 포토레지스트(photoresist)나 열분해성 유기막이 적당하다. 상기 마스크용 물질막(23)을 도포한 후, 기판을 고속으로 회전시키면 절연막(22)의 요부에만 마스크용 물질막이 남게 되어 선택적 도포가 이루어진다. 선택적 도포가 이루어진 마스크용 물질막의 경화를 위해 50℃ 내지 200℃의 온도로 열처리를 하는 것이 가능하다.Next, as shown in FIG. 2B, a mask material layer 23 is selectively applied on the insulating layer 22. The mask material film is preferably a photoresist or a thermally decomposable organic film. After applying the mask material film 23 and rotating the substrate at a high speed, the mask material film remains only on the main portion of the insulating film 22 to selectively apply the film. It is possible to heat-treat at a temperature of 50 ° C to 200 ° C to cure the material film for mask, which has been selectively applied.

다음, 도 2c에 도시된 바와 같이, 상기 선택적 도포가 이루어진 절연막(22)에 이온 주입이나 어닐링 공정을 통해 불순물을 도핑한다. 상기 불순물로는 인, 붕 소, 비소가 바람직하나 그 제한이 있는 것은 아니며 절연막 내부의 원자간 또는 분자간 결합을 약화시켜 연마속도를 상승시키는 것이라면 어떤 원소라도 가능하다. 상기 불순물 도핑과 동시에 또는 도핑 이후에 열처리 공정을 추가하여 도핑 효율을 조절하거나 마스크용 물질막을 제거할 수 있다. 상기 열처리 온도는 300℃ 내지 700℃가 바람직하다.Next, as illustrated in FIG. 2C, impurities are doped into the insulating film 22 having the selective coating through ion implantation or annealing. The impurity is preferably phosphorus, boron, or arsenic, but is not limited thereto. Any element may be used as long as it reduces the interatomic or intermolecular bonds in the insulating film to increase the polishing rate. A heat treatment process may be added at the same time as or after the doping of the impurity to adjust the doping efficiency or to remove the material layer for the mask. The heat treatment temperature is preferably 300 ℃ to 700 ℃.

다음, 도 2d에 도시된 바와 같이, 상기 마스크용 물질막(23)을 제거하면 절연막의 철부(24)에만 선택적으로 불순물이 도핑되어 있게 된다. 상기 절연막의 철부(24)는 불순물이 도핑되지 않은 절연막의 요부에 비해 연마속도가 증가하여 절연막(22)의 평탄화 효율을 향상시키는 효과를 가져온다.Next, as shown in FIG. 2D, when the mask material layer 23 is removed, impurities are selectively doped only in the convex portion 24 of the insulating layer. The convex portion 24 of the insulating film has an effect of improving the planarization efficiency of the insulating film 22 by increasing the polishing rate compared with the recessed portion of the insulating film which is not doped with impurities.

다음, 도 2e에 도시된 바와 같이, 상기 절연막(22)을 평탄화한다. 통상, 상기 평탄화는 CMP 공정에 의해 수행되나 그 제한이 있는 것은 아니다.Next, as shown in FIG. 2E, the insulating film 22 is planarized. Typically, the planarization is performed by a CMP process, but is not limited thereto.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 반도체 소자의 절연막 평탄화 방법은 절연막에 선택적으로 불순물을 도핑하여 절연막의 요부와 철부의 연마속도를 달리함으로써 평탄화 효율을 높여 고단차의 토폴로지에서도 좋은 평탄화를 얻을 수 있으며 절연막의 두께 감소 및 평탄화 공정의 마진을 크게 하는 효과가 있다.Therefore, in the insulating film planarization method of the semiconductor device of the present invention, the planarization efficiency is increased by varying the polishing rate of the recesses and the convex portions of the insulating film by selectively doping impurities into the insulating film, thereby obtaining good planarization even in a high-difference topology and reducing the thickness of the insulating film. And an increase in the margin of the planarization process.

Claims (7)

반도체 소자의 절연막 평탄화 방법에 있어서,In the insulating film planarization method of a semiconductor element, 소정의 구조물이 형성된 기판에 절연막을 증착하는 단계;Depositing an insulating film on a substrate on which a predetermined structure is formed; 상기 절연막의 요부 상에 마스크용 물질막을 선택적으로 도포하는 단계;Selectively applying a mask material film on a recess of the insulating film; 상기 마스크용 물질막을 통해 드러난 상기 절연막에 불순물을 도핑하는 단계;Doping an impurity into the insulating film exposed through the mask material film; 상기 마스크용 물질막을 제거하는 단계; 및Removing the mask material layer; And 상기 도핑된 절연막을 평탄화하는 단계Planarizing the doped insulating film 를 포함하는 반도체 소자의 절연막 평탄화 방법.An insulating film planarization method of a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 마스크용 물질막을 선택적으로 도포하는 단계는 상기 절연막 상에 포토레지스트를 도포한 후 기판을 고속으로 회전하는 방법에 의해 달성되는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.Selectively applying the mask material film is performed by applying a photoresist on the insulating film and then rotating the substrate at a high speed. 제 1항에 있어서,The method of claim 1, 상기 불순물을 도핑하는 단계는 이온 주입 또는 어닐링에 의해 달성됨을 특 징으로 하는 반도체 소자의 절연막 평탄화 방법.And the step of doping the impurity is achieved by ion implantation or annealing. 제 1항에 있어서,The method of claim 1, 상기 불순물은 인, 붕소, 비소 중 어느 하나로 구성됨을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.The impurity is an insulating film planarization method of a semiconductor device, characterized in that consisting of any one of phosphorus, boron, arsenic. 제 1항에 있어서,The method of claim 1, 상기 불순물을 도핑하는 단계 후 또는 불순물을 도핑하는 단계와 동시에 열처리 공정을 더 수행함을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.And performing a heat treatment process after the step of doping the impurity or simultaneously with the step of doping the impurity. 제 5항에 있어서,The method of claim 5, 상기 열처리는 300℃ 내지 700℃ 에서 수행함을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.The heat treatment is carried out at 300 ℃ to 700 ℃ characterized in that the insulating film planarization method of a semiconductor device. 제 1항에 있어서,The method of claim 1, 상기 절연막을 평탄화하는 단계는 CMP에 의해 이루어짐을 특징으로 하는 반 도체 소자의 절연막 평탄화 방법.And planarizing the insulating film is performed by CMP.
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