KR19990004929A

KR19990004929A - Planarization method of semiconductor integrated circuit

Info

Publication number: KR19990004929A
Application number: KR1019970029089A
Authority: KR
Inventors: 김충배
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야1. TECHNICAL FIELD OF THE INVENTION

반도체 장치 제조 방법.Semiconductor device manufacturing method.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

반도체 장치의 셀 영역과 주변 회로 영역간의 단차를 제거하는 공정시, 두 지역간의 단차를 확실하게 줄일 수 있는 반도체 장치의 단차 제거 방법을 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for removing a step difference in a semiconductor device which can reliably reduce the step difference between two regions in a step of removing a step between a cell region and a peripheral circuit region of the semiconductor device.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

반도체 장치의 층간절연막으로 사용하는 BPSG이 불순물 농도비가 높아지면 식각률이 높아지는 원리를 이용하여 반도체 소자의 평탄화 공정을 실시한다.The BPSG used as the interlayer insulating film of the semiconductor device is subjected to the planarization of the semiconductor device using the principle that the etching rate is increased when the impurity concentration ratio is increased.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치 제조 공정에 이용됨.Used in semiconductor device manufacturing process.

Description

Planarization method of semiconductor integrated circuit

본 발명은 반도체 소자의 제조 방법에 대한 것으로, 특히 메모리셀 영역과 주변 회로 영역간의 단차를 감소시킬 수 있는 반도체 장치의 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a planarization method of a semiconductor device capable of reducing a step difference between a memory cell region and a peripheral circuit region.

일반적인, 반도체 제조 공정의 소자와 소자를 분리시키는 공정에 트렌치 (trench)법이 있는데 이는 실리콘 기판을 식각하여 산화막을 증착하여 각 소자를 절연시키는 방법이다.In general, there is a trench method in which a device and a device are separated from each other in a semiconductor manufacturing process, which insulates each device by etching an silicon substrate and depositing an oxide film.

각 소자들이 절연을 유지하면서 형성된 표면의 평탄화 및 각 소자의 단차를 완화시키기 위하여 지금까지는 유동성이 우수한 BPSG를 증착하고 이를 플로우 시키거나, O₃-TEOS(Tetra ethyl orthosilicate) 화학 기상 증착 방법으로 평탄화막으로 사용되어 왔으나, 이들은 상대적으로 좁은 평탄화만을 가능하게 할 뿐, 셀 지역과 주변 회로 지역간의 넓은 지역의 평탄화에는 한계가 있다는 문제점이 있다.In order to alleviate the leveling of the surface and the leveling of each device while maintaining the insulation, the BPSG is deposited and flowed so far, or the planarization film is formed by O ₃ -TEOS (Tetra ethyl orthosilicate) chemical vapor deposition. Although they have been used as, they only allow relatively narrow planarization, and there is a problem in that planarization of a large area between a cell region and a peripheral circuit region is limited.

도 1a 내지 도1b는 종래의 반도체 장치에서의 셀 영역과 주변 회로 영역간의 평탄화 공정 단면도로서, 도면 부호, A는 셀 영역과 주변 회로 영역간의 단차를 나타낸다.1A to 1B are cross-sectional views of a planarization process between a cell region and a peripheral circuit region in a conventional semiconductor device, and reference numeral A denotes a step between the cell region and the peripheral circuit region.

먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11)을 형성한후 소자 분리 마스크를 이용하여 국부적인 산화막(12)을 형성하되, 셀 영역에만 형성하고 주변 회로 지역에는 국부적인 산화막(12)이 형성되지 않도록 한다. 이때 확산 방지막으로 사용한 질화막(13)이 잔류되도록 한다. 그리고 전체 구조 상부에 평탄화막으로 BPSG막(14)을 형성한다.First, as shown in FIG. 1A, after the silicon substrate 11 is formed, a local oxide film 12 is formed using an element isolation mask, but is formed only in the cell region and local oxide film 12 in the peripheral circuit region. Do not form this. At this time, the nitride film 13 used as the diffusion barrier is left. A BPSG film 14 is formed on the entire structure as a planarization film.

여기서 BPSG막(14)을 열 공정으로 플로우 시켜도 하부층의 단차를 따라 형성되는 셀 영역과 주변 회로 지역간의 단차가 A만큼이 유도된다.Even if the BPSG film 14 is flowed in a thermal process, the step difference between the cell region and the peripheral circuit region formed along the step of the lower layer is induced by A.

좀더 개선된 방법으로 도 1b에 도시된 바와 같이, 실리콘 기판(11)을 형성한후 소자 분리 마스크를 이용하여 국부적인 산화막(12)을 형성하되, 셀 영역에만 형성하고 주변 회로 지역에는 국부적인 산화막(12)이 형성되지 않도록 한다. 이때 확산 방지막으로 사용한 질화막(13)이 잔류되도록 한다. 그리고 전체 구조 상부에 평탄화막으로 BPSG막(14)을 형성한다. 그리고, 이러한 평탄화 특성을 향상시키기 위해 일반적인 화학적 기계적 연마(CMP) 방법을 적용하여 단차를 감소시킨다.In a more improved method, as shown in FIG. 1B, after forming the silicon substrate 11, a local oxide film 12 is formed using a device isolation mask, which is formed only in a cell region and a local oxide film in a peripheral circuit region. (12) is not formed. At this time, the nitride film 13 used as the diffusion barrier is left. A BPSG film 14 is formed on the entire structure as a planarization film. In order to improve the planarization property, a general chemical mechanical polishing (CMP) method is applied to reduce the step difference.

그러나,A의 단차보다 상대적으로 낮아지는B 의 단차가 여전히 유도된다.However, the step of B, which is lower than the step of A, is still derived.

이와 같이 평탄화 공정이 형성되지 못하면 후속 공정에서 진행되는 사진 식각 공정시 초점심도가 각각의 부분마다 다르게 되어 디포커스가 발생되고 결과적으로 반도체 기판 상부에 균일한 패턴을 형성하는 것이 불가능하다.If the planarization process is not formed as described above, the depth of focus is different for each part during the photolithography process performed in the subsequent process, so that defocus occurs and as a result, it is impossible to form a uniform pattern on the semiconductor substrate.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 장치의 셀 영역과 주변 회로 영역의 평탄화 공정시, 두 지역간의 단차를 확실하게 줄일 수 있는 반도체 장치의 평탄화 방법을 제공함을 그 목적으로 한다.Disclosure of Invention The present invention devised to solve the above-mentioned problems is to provide a planarization method of a semiconductor device that can reliably reduce the step difference between two regions in the planarization process of a cell region and a peripheral circuit region of a semiconductor device. do.

도 1a 내지 도1b는 종래의 반도체 장치에서의 셀 영역과 주변 회로 영역간의 평탄화 공정 단면도,1A to 1B are cross-sectional views of a planarization process between a cell region and a peripheral circuit region in a conventional semiconductor device;

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치에서의 셀 영역과 주변 회로 영역간의 평탄화 공정 단면도.2A to 2E are cross-sectional views of planarization processes between cell regions and peripheral circuit regions in a semiconductor device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 실리콘 기판21: silicon substrate

22 : 국부 산화막22: local oxide film

23 : 질화막 패턴23: nitride film pattern

24 : BPSG막24: BPSG film

25 : 포토레지스트25: photoresist

26 : 식각 마스크26: etching mask

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 셀 영역과 주변 회로 지역간의 단차를 갖는 반도체 장치의 제조 방법에 있어서, 전체 구조 상부에 층간절연막을 형성하는 단계; 전체 구조 상부에 포토레지스트막을 형성하고, 상기 주변 회로 지역에만 포토레지스트 패턴을 잔류시키는 단계; 상기 포토레지스트 패턴을 이온 주입 장벽으로 하여 상기 셀 영역에 불순물을 주입하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 층간절연막을 화학적 물리적 연마하는 단계를 포함하여 이루어진다.In order to achieve the above object, in the method of manufacturing a semiconductor device of the present invention, in the method of manufacturing a semiconductor device having a step between a cell region and a peripheral circuit region on a semiconductor substrate, forming an interlayer insulating film over the entire structure; ; Forming a photoresist film over the entire structure, and leaving the photoresist pattern only in the peripheral circuit area; Implanting impurities into the cell region using the photoresist pattern as an ion implantation barrier; Removing the photoresist pattern; And chemically and physically polishing the interlayer insulating film.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(21)을 형성한후 소자 분리 마스크를 이용하여 국부적인 산화막(22)을 형성하되, 셀 영역에만 형성하고 주변 회로 지역에는 국부적인 산화막(22)이 형성되지 않도록 한다. 이때 확산 방지막으로 사용한 질화막(23)이 잔류되도록 한다. 그리고 전체 구조 상부에 평탄화막으로 제1BPSG막(24)을 형성한다.First, as shown in FIG. 2A, after the silicon substrate 21 is formed, a local oxide film 22 is formed using an element isolation mask, but only in the cell region and local oxide film 22 in the peripheral circuit region. Do not form this. At this time, the nitride film 23 used as the diffusion barrier is left. A first BPSG film 24 is formed on the entire structure as a planarization film.

여기서 제1BPSG막(24)을 열 공정으로 플로우 시켜도 하부층의 단차를 따라 형성되는 셀 영역과 주변 회로 지역간의 단차가 A만큼이 유도된다.Here, even if the first BPSG film 24 is flowed in a thermal process, the step difference between the cell region and the peripheral circuit region formed along the step of the lower layer is induced by A.

이에, 도 2b에 도시된 바와 같이, 먼저 셀 지역과 주변 회로 지역에 제2BPSG(24`)를 5000- 30000Å 정도로 전면 증착하고, 500 - 1200℃의 온도에서 플로우 공정을 실시한다.Thus, as shown in FIG. 2B, first, the second BPSG 24 'is deposited on the front side of the cell region and the peripheral circuit region of about 5000 to 30000 Pa, and the flow process is performed at a temperature of 500 to 1200 ° C.

다음으로, 도 2c에 도시된 바와 같이, 제1 및 제2BPSG막(24) 위에 포토레지스트를 도포(25)하고 식각 마스크(26)를 이용한 사진 식각공정으로 주변 회로 지역에만 포토레지스트 패턴(25)을 형성한다.Next, as shown in FIG. 2C, the photoresist 25 is applied onto the first and second BPSG layers 24 and the photoresist pattern 25 is formed only in the peripheral circuit region by a photolithography process using the etching mask 26. To form.

다음으로, 도 2d에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(25)을 이온 주입 장벽으로 하여 셀 영역에만 붕소나 인 원자 등을 1:2(또는 2:1) 이상의 중량비, 300-1300℃의 열처리 온도, 5 - 50KeV의 에너지로 주입하여 제1 및 제2BPSG막(24)에 불순물을 도핑한다.Next, as shown in FIG. 2D, the boron, phosphorus atoms, and the like in the cell region only have a weight ratio of 1: 2 (or 2: 1) or more at 300-1300 ° C. using the previously formed photoresist pattern 25 as an ion implantation barrier. The dopants are doped into the first and second BPSG films 24 by implanting at a heat treatment temperature of 5 to 50 KeV.

다음으로, 도 2e에 도시된 바와 같이, 주변 회로 지역의 포토레지스트 패턴(25)을 제거하고 선택적으로 도핑된 제1 및 제2 BPSG(24)막을 화학적 기계적 연마 방법으로 연마하여 평탄화 공정을 실시한다. 이때 사용되는 슬러리는 산화막용 슬러리로서 100㎚ 내지 300㎚ 크기의 실리카 입자가 현탁되어 있다.Next, as shown in FIG. 2E, the planarization process is performed by removing the photoresist pattern 25 in the peripheral circuit area and polishing the selectively doped first and second BPSG 24 films by a chemical mechanical polishing method. . At this time, the slurry used is a suspension for silica particles having a size of 100 nm to 300 nm as an oxide film slurry.

전술한 바와 같이 이루어지는 본 발명은, 종래의 절연막으로 적용하는 BPSG막에서 붕소와 인의 중량비가 1:1인데, 이러한 붕소와 인의 중량비를 1:2(또는 2:1) 이상으로 구성한 BPSG 막의 연마 속도는 기존 1:1 비율의 BPSG막에 비해 2배 이상 빠르다는 점을 이용한 것이다..According to the present invention made as described above, the weight ratio of boron and phosphorus in the BPSG film applied as a conventional insulating film is 1: 1, and the polishing rate of the BPSG film in which the weight ratio of boron and phosphorus is 1: 2 (or 2: 1) or more Is using the point that is twice as fast as the conventional 1: 1 ratio of BPSG film.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.

상기와 같이 이루어지는 본 발명은, 반도체 장치의 평탄화 공정시, 붕소와 인의 중량비를 1:2(또는 2:1) 이상으로 도핑한 BPSG막을 형성하여 주변 회로 지역과 셀 영역간의 BPSG막의 식각비 차이를 유도한다. 이는 도핑 농도가 높아지면 BPSG막의 식각 속도가 2배 이상 빠르다는 점을 이용한 것이다. 먼저 BPSG막을 노출시킨 후 붕소나 인의 원자를 도핑하고, 화학적 기계적 방법으로 연마하므로서 셀 지역과 주변 회로 지역간의 단차를 완화시킬 수 있다.According to the present invention as described above, in the planarization process of a semiconductor device, a BPSG film doped with a weight ratio of boron and phosphorus of 1: 2 (or 2: 1) or more is formed to reduce the etching ratio difference between the BPSG film between the peripheral circuit region and the cell region. Induce. This is because the etching rate of the BPSG film is more than twice as fast as the doping concentration increases. By first exposing the BPSG film, doping atoms of boron or phosphorus and polishing by chemical and mechanical methods can alleviate the step between the cell area and the surrounding circuit area.

Claims

In the method of manufacturing a semiconductor device having a step between a cell region and a peripheral circuit region on a semiconductor substrate,

Forming an interlayer insulating film over the entire structure;

Forming a photoresist film over the entire structure, and leaving the photoresist pattern only in the peripheral circuit area;

Implanting impurities into the cell region using the photoresist pattern as an ion implantation barrier;

Removing the photoresist pattern; And

Chemical and physical polishing the interlayer dielectric layer

A semiconductor device planarization method comprising a.

The method of claim 1,

The interlayer insulating film includes a BPSG film and is formed to a thickness of 5000 to 30000 GHz.

The method of claim 1,

The impurity implanted into the interlayer insulating film is implanted with energy of 5-50 KeV and boron and phosphorus have a weight ratio of 1: 2 or 2: 1.

The method of claim 1,

And annealing at 500 to 1200 占 폚 after forming the interlayer insulating film.

The method of claim 3,

And a heat treatment is performed at a temperature of 300 to 1300 占 폚 after the interlayer insulating film is doped.