KR100519645B1 - Method for fabricating gate electrode of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 자세하게는 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 방법에 관한 것이다. The present invention relates to a method of forming a gate electrode of a semiconductor device, and more particularly, a metal electrode generated when a polysilicon electrode and a metal electrode are simultaneously formed by forming a damascene pattern for forming a metal electrode on an upper portion of the polysilicon gate. It relates to a method that can prevent the oxidation of.
본 발명의 반도체 소자의 게이트 전극 형성방법은 실리콘 기판의 상부에 다층의 폴리실리콘으로 이루어진 게이트를 형성하는 단계; 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 기판의 상부에 게이트간 층간 절연막을 적층하고 평탄화하는 단계; 금속전극이 형성될 다마신 패턴을 형성하는 단계; 및 상기 다마신 패턴을 소정의 금속으로 채우고 평탄화하여 폴리실리콘과 금속으로 이루어진 게이트 전극을 완성하는 단계로 이루어짐에 기술적 특징이 있다.The gate electrode forming method of the semiconductor device of the present invention comprises the steps of forming a gate made of a multi-layer polysilicon on the silicon substrate; Forming a spacer on the gate sidewall; Stacking and planarizing an inter-gate interlayer insulating film on the substrate; Forming a damascene pattern on which a metal electrode is to be formed; And a step of filling and damaging the damascene pattern with a predetermined metal to complete a gate electrode made of polysilicon and a metal.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 효과가 있다. 또한 다양한 금속을 이용하여 금속전극을 형성할 수 있으므로 트랜지스터의 전기적 특성을 개선하여 소자의 성능향상을 도모할 수 있다.Accordingly, the gate electrode forming method of the semiconductor device of the present invention forms a damascene pattern for forming a metal electrode on the polysilicon gate to prevent oxidation of the metal electrode generated when the polysilicon electrode and the metal electrode are simultaneously formed. It can work. In addition, since the metal electrode can be formed using various metals, it is possible to improve the performance of the device by improving the electrical characteristics of the transistor.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 자세하게는 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신(damascene) 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 방법에 관한 것이다. The present invention relates to a method for forming a gate electrode of a semiconductor device, and more particularly, when a polysilicon electrode and a metal electrode are simultaneously formed by forming a damascene pattern for forming a metal electrode on a polysilicon gate. The present invention relates to a method for preventing oxidation of a metal electrode.
도 1a와 도 1b는 종래 기술에 의한 폴리실리콘과 금속으로 구성된 게이트를 형성하는 방법을 설명한 것이다. 1A and 1B illustrate a method of forming a gate composed of polysilicon and a metal according to the prior art.
먼저, 도 1a는 실리콘 기판(1)상에 소자분리막(2)을 형성하고 상기 기판의 전면에 게이트 산화막(3)과 폴리 실리콘(4), 금속막(5) 그리고 캡핑막(6)을 순차적으로 형성하고 포토 공정을 통해 레지스트 패턴(7)형성한 단계를 보여주는 단면도이다. First, FIG. 1A illustrates forming an isolation layer 2 on a silicon substrate 1 and sequentially forming a gate oxide film 3, a polysilicon 4, a metal film 5, and a capping film 6 on the entire surface of the substrate. And a step of forming a resist pattern 7 through a photo process.
다음, 도 1b와 같이 상기 레지스트 패턴을 식각마스크로 이방성 식각을 실시하여 게이트를 형성한다. 그후 1000 ℃의 고온에서 열처리하여 폴리실리콘의 측벽에 소정 두께의 산화막을 형성시켜 게이트 전극의 측벽부에서 발생되는 전계를 완화시켜 소자의 신뢰성을 향상시킨다. Next, as shown in FIG. 1B, the resist pattern is anisotropically etched with an etching mask to form a gate. Thereafter, heat treatment is performed at a high temperature of 1000 ° C. to form an oxide film having a predetermined thickness on the sidewall of the polysilicon to mitigate an electric field generated in the sidewall of the gate electrode, thereby improving reliability of the device.
하기만 이러한 고온의 열처리를 실시함에 있어서 다음과 같은 문제점이 발생한다. However, the following problems occur in carrying out such high temperature heat treatment.
금속막이 폴리실리콘막에 비해 고속으로 산화되므로 측벽에 산화막이 형성된다. 이 산화막은 그 형성과정에서 체적의 증가를 가져오고 금속막의 폭이 감소하여 저항을 증가시킨다. 또한 후속에 실시되는 소오스/드레인 영역을 형성하기 위한 이온주입 공정에서 일종의 마스크로 작용하여 상기 산화막 하부의 특정 위치에서 이온주입된 양이 감소하기 때문에 트랜지스터의 특성이 저하되고 수율도 낮아지는 문제점이 있다. Since the metal film is oxidized at a higher speed than the polysilicon film, an oxide film is formed on the sidewall. This oxide film causes an increase in volume during its formation and a decrease in the width of the metal film, thereby increasing resistance. In addition, there is a problem in that the characteristics of the transistor are lowered and the yield is lowered because the amount of ion implantation at a specific position under the oxide film is reduced by acting as a kind of mask in an ion implantation process for forming a source / drain region that is subsequently performed. .
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by forming a damascene pattern for forming a metal electrode on the upper portion of the polysilicon gate, the metal generated when the polysilicon electrode and the metal electrode simultaneously formed It is an object of the present invention to provide a method capable of preventing oxidation of the electrode.
본 발명의 상기 목적은 실리콘 기판의 상부에 다층의 폴리실리콘으로 이루어진 게이트를 형성하는 단계; 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 기판의 상부에 게이트간 층간 절연막을 적층하고 평탄화하는 단계; 금속전극이 형성될 다마신 패턴을 형성하는 단계; 및 상기 다마신 패턴을 소정의 금속으로 채우고 평탄화하여 폴리실리콘과 금속으로 이루어진 게이트 전극을 완성하는 단계로 이루어진 반도체 소자의 게이트 전극 형성방법에 의해 달성된다.The object of the present invention is to form a gate of a multi-layer polysilicon on the silicon substrate; Forming a spacer on the gate sidewall; Stacking and planarizing an inter-gate interlayer insulating film on the substrate; Forming a damascene pattern on which a metal electrode is to be formed; And a step of filling and damaging the damascene pattern with a predetermined metal to complete a gate electrode made of polysilicon and a metal.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
먼저, 도 2a와 도 2b는 폴리실리콘으로 이루어진 게이트를 형성하는 단계를 보여주는 단면도이다. 도 2a에서는 실리콘 기판(10)에 STI(shallow trench isolation) 소자분리막(11)을 형성하고 기판의 상부에 게이트 산화막(12), 제 1 폴리실리콘(13), 버퍼 산화막(14), 제 2 폴리실리콘(15)을 순차적으로 적층한 단계를 보여주고 있다. 이후 게이트를 형성하기 위한 패턴(16)을 형성한다. 다음 도 2b에서는 상기 패턴을 식각마스크로 하여 플라즈마를 이용한 건식식각으로 게이트를 형성한다. 2A and 2B are cross-sectional views illustrating a step of forming a gate made of polysilicon. In FIG. 2A, a shallow trench isolation (STI) device isolation layer 11 is formed on the silicon substrate 10, and the gate oxide layer 12, the first polysilicon 13, the buffer oxide layer 14, and the second poly are formed on the substrate. A step of sequentially stacking silicon 15 is shown. Thereafter, a pattern 16 for forming a gate is formed. Next, in FIG. 2B, the gate is formed by dry etching using plasma using the pattern as an etching mask.
종래에는 게이트 폴리실리콘을 증착한 후 텅스텐과 같은 금속을 증착하고 하드 마스크용 질화막을 증착한 후 포토 공정이 이어졌다. 하지만 본 발명에서는 버퍼 산화막의 상부에 제 2 폴리실리콘을 증착하고, 상기 제 2 폴리실리콘은 추후 형성될 금속 전극을 위해 제거된다. 따라서 금속 전극을 형성하기 이전에 모든 열처리 단계를 완료함으로써 금속 전극의 산화를 방지하게 된다.Conventionally, after depositing a gate polysilicon, a metal such as tungsten is deposited, a nitride film for a hard mask is deposited, and then a photo process is performed. However, in the present invention, the second polysilicon is deposited on the buffer oxide layer, and the second polysilicon is removed for the metal electrode to be formed later. Therefore, the oxidation of the metal electrode is prevented by completing all heat treatment steps before forming the metal electrode.
이때 게이트 산화막 상부의 제 1 폴리실리콘은 600 내지 1500Å의 두께를 가지는 것이 바람직하며, 버퍼 산화막은 150 내지 300Å의 두께를 가지는 것이 바람직하다. 제 2 폴리실리콘은 상술한 바와 같이 추후 형성될 금속전극의 높이를 결정하는 중요한 인자이므로 구현하고자 하는 소자의 특성에 따라 그 두께를 조절할 수 있다.In this case, it is preferable that the first polysilicon on the gate oxide film has a thickness of 600 to 1500 kPa, and the buffer oxide film has a thickness of 150 to 300 kPa. As described above, since the second polysilicon is an important factor for determining the height of the metal electrode to be formed later, the thickness of the second polysilicon may be adjusted according to the characteristics of the device to be implemented.
다음, 도 2c 내지 도 2d는 게이트 스페이서를 형성하는 단계를 보여주는 단면도이다. 제 2 버퍼 산화막(17)과 질화막(18)을 증착한 후에 플라즈마를 이용한 건식식각 공정으로 게이트 스페이서(19)를 완성한다. 여기서 바람직한 제 2 버퍼 산화막의 두께는 150 내지 400Å 이며, 질화막의 두께는 700 내지 1500Å 이다. 이때 상기 질화막의 증착 두께는 소자의 특성과 원하는 회로구성에 따라 그 두께가 달라진다. 본 발명의 또 다른 특징은 스페이서의 높이 T1는 게이트의 두께 T2 보다 낮아야 한다는 점이다. 그 이유는 차후 층간 절연막을 CMP(chemical mechanical polishing) 공정으로 평탄화할 때, 식각정지막으로 이용되는 제 2 폴리실리콘이 먼저 노출되게 함으로써 제 2 폴리실리콘의 높이를 일정하게 유지하게 하여 추후 형성되는 금속 전극의 두께를 일정하게 할 수 있기 때문이다. 즉, CMP 공정은 처음 연마되는 물질과 다른 경도를 지닌 물질이 노출될 때 발생하는 토크(torque)의 변화를 감지하여 평탄화 공정의 정지막으로서 인식하기 때문에, 스페이서의 높이 T1과 게이트의 두께 T2가 동일하거나 비슷하면 제 2 폴리실리콘을 정지막으로 이용하는 데 일종의 노이즈(noise)로 작용하여 CMP 공정의 안정성이 감소하게 된다.Next, FIGS. 2C to 2D are cross-sectional views illustrating a step of forming a gate spacer. After depositing the second buffer oxide film 17 and the nitride film 18, the gate spacer 19 is completed by a dry etching process using plasma. The thickness of a preferable 2nd buffer oxide film here is 150-400 kPa, and the thickness of a nitride film is 700-1500 kPa. At this time, the thickness of the nitride film is changed depending on the characteristics of the device and the desired circuit configuration. Another feature of the invention is that the height T1 of the spacer should be lower than the thickness T2 of the gate. The reason for this is that when the interlayer insulating film is subsequently planarized by a chemical mechanical polishing (CMP) process, the second polysilicon used as the etch stop layer is first exposed so that the height of the second polysilicon is kept constant, thereby forming the metal. This is because the thickness of the electrode can be made constant. That is, since the CMP process detects a change in torque generated when a material having a different hardness from the first polished material is exposed and recognizes it as a stop film of the planarization process, the height of the spacer T1 and the thickness of the gate T2 If they are the same or similar, the second polysilicon acts as a kind of noise to stop film, reducing the stability of the CMP process.
다음 도 2e 내지 도 2f는 게이트간 층간 절연막(20)을 적층하고 평탄화를 완성한 단계를 보여주는 단면도이다. 게이트간의 절연을 위해 소정 두께의 절연막을 증착한다. 이때 절연막의 증착 두께 D1은 제 2 버퍼 산화막을 포함한 게이트의 두께 T2보다 두꺼워야 한다. 이후 상기 절연막의 평탄화는 CMP 또는 건식 에치백(dry etch-back) 방법을 이용한다. CMP를 이용할 경우에는 진행시간에 의존하여 연마두께를 예측하는 타임 폴리싱(time polishing)을 이용하여 도 2f의 점선으로 표시된 1의 높이까지 광역(global) 평탄화를 하거나 또는 제 2 폴리실리콘을 정지막으로 이용하여 평탄화하여 제 2 폴리실리콘이 노출되는 2의 높이까지 광역 평탄화를 진행하는 방법이 있다. 1의 경우에는 게이트의 상부를 노출시키기 위해 T3 만큼의 추가 식각이 필요하다. 이는 절연막을 식각할 수 있는 케미칼(chemical)을 이용한 습식식각 또는 제 2 폴리실리콘을 정지막으로 이용하는 플라즈마 건식식각을 이용한 방법이 있다.Next, FIGS. 2E to 2F are cross-sectional views illustrating the steps of stacking the inter-gate interlayer insulating film 20 and completing planarization. An insulating film of a predetermined thickness is deposited to insulate between the gates. At this time, the deposition thickness D1 of the insulating film must be thicker than the thickness T2 of the gate including the second buffer oxide film. After that, the planarization of the insulating layer is performed using a CMP or dry etch-back method. When CMP is used, global planarization is performed to a height of 1 indicated by a dotted line in FIG. 2F using time polishing, which predicts the polishing thickness depending on the running time, or the second polysilicon is used as a stop film. There is a method of planarization using a planarization process to advance the global planarization to a height of 2 where the second polysilicon is exposed. In case of 1, additional etching by T3 is needed to expose the top of the gate. This may be a method using wet etching using chemical capable of etching an insulating film or plasma dry etching using a second polysilicon as a stop film.
다음, 도 2g는 금속전극이 형성될 다마신 패턴(21)을 형성한 단계를 보여주는 단면도이다. 제 2 폴리실리콘과 게이트로 이용되는 폴리실리콘 상부의 버퍼 산화막을 제거한다. 이때 상기 버퍼 산화막은 제 2 폴리실리콘을 제거할 때 식각정지막으로 이용된다. 제 2 폴리실리콘과 버퍼 산화막의 식각은 플라즈마에 의한 손상이 없는 케미칼을 이용한 건식식각(chemical dry etch; CDE)을 이용한다. 상기 버퍼 산화막이 제거된 이후에는 폴리실리콘 게이트의 코너 부분에 형성되는 전계를 완화시켜 소자의 신뢰성을 향상시키기 위해 열처리를 실시하기도 한다.Next, FIG. 2G is a cross-sectional view illustrating a step of forming a damascene pattern 21 on which a metal electrode is to be formed. The buffer oxide layer on the polysilicon used as the gate and the second polysilicon is removed. In this case, the buffer oxide layer is used as an etch stop layer to remove the second polysilicon. The etching of the second polysilicon and the buffer oxide film uses a chemical dry etch (CDE) using a chemical free from plasma damage. After the buffer oxide film is removed, heat treatment may be performed to relax the electric field formed at the corner of the polysilicon gate to improve the reliability of the device.
다음, 도 2h 내지 도 2i는 폴리실리콘과 금속으로 이루어진 게이트 전극을 완성한 단계를 보여주는 단면도이다. 버퍼 산화막을 식각하여 제거한 뒤 금속전극이 될 금속을 증착(22)하고 평탄화함으로써 제 2 폴리실리콘을 대신하여 금속전극이 완성된다. 금속을 평탄화하는 방법에는 CMP와 건식 에치백의 기법이 있다.2H to 2I are cross-sectional views illustrating steps of completing a gate electrode made of polysilicon and a metal. The metal oxide electrode is completed in place of the second polysilicon by etching and removing the buffer oxide layer and then depositing and planarizing a metal to be the metal electrode. Metal planarization methods include CMP and dry etch back.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 효과가 있다.Accordingly, the gate electrode forming method of the semiconductor device of the present invention forms a damascene pattern for forming a metal electrode on the polysilicon gate to prevent oxidation of the metal electrode generated when the polysilicon electrode and the metal electrode are simultaneously formed. It can work.
또한 다양한 금속을 이용하여 금속전극을 형성할 수 있으므로 트랜지스터의 전기적 특성을 개선하여 소자의 성능향상을 도모할 수 있다. In addition, since the metal electrode can be formed using various metals, it is possible to improve the performance of the device by improving the electrical characteristics of the transistor.
도 1a 내지 도 1b는 종래기술에 의한 게이트 전극 형성방법의 단면도.1A to 1B are cross-sectional views of a gate electrode forming method according to the prior art.
도 2a 내지 도 2i는 본 발명에 의한 게이트 전극 형성방법의 단면도.2A to 2I are cross-sectional views of a gate electrode forming method according to the present invention.
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