KR100606690B1

KR100606690B1 - 디지털 방송 수신기의 채널 인터페이스장치

Info

Publication number: KR100606690B1
Application number: KR1019990043857A
Authority: KR
Inventors: 이정혜
Original assignee: 엘지전자 주식회사
Priority date: 1999-10-11
Filing date: 1999-10-11
Publication date: 2006-07-31
Also published as: KR20010036732A

Abstract

채널 디코드부로부터 디코드된 데이터를 저장부에 라이트(write)하기 전에 싱크 바이트를 검출한 후 데이터를 패킷 단위로 라이트(write)하도록 하기 위한 디지털 방송 수신기의 채널 인터페이스장치을 제공하기 위한 것으로서, 채널 디코드부와 저장부를 구비한 디지털 방송 수신기의 채널 인터페이스장치에 있어서, 상기 채널 디코드부에서 디코드된 신호로부터 싱크 바이트를 검출한 후 상기 저장부의 소정 위치로부터 데이터를 라이트(write)하도록 제어하는 채널 인터페이스부와, 상기 저장부에 저장된 신호를 소정 위치로부터 인출하여 디멀티플렉스하는 트랜스포트 디멀티플렉스부로 구성되며, 채널 디코드부에서 디코드된 데이터를 저장부에 라이트(write)하기 전에 싱크 바이트를 검색한 후 데이터를 패킷 단위로 라이트(write)하도록 하여 스타트 오브 패킷(sop)신호 존재 여부에 따라 에러신호를 대응할 수 있는 효과가 있다.

채널 인터페이스

Description

디지털 방송 수신기의 채널 인터페이스장치{apparatus for interfacing channel in digital broadcasting receiver}

도 1 은 종래 기술에 따른 디지털 방송 수신기의 채널 인터페이스장치의 일예를 나타낸 도면

도 2 는 본 발명에 따른 디지털 방송 수신기의 채널 인터페이스장치의 일실시예를 나타낸 도면

도 3 은 도 2 의 채널 인터페이스부의 상세 구성을 나타낸 도면

도 4 는 도 2 의 타이밍 조절부의 상세 구성을 나타낸 도면

도 5 는 도 3 의 싱크 디텍트/라이트 어드레스 발생부의 동작 상태를 나타낸 도면

도 6 는 도 3 의 라이트 인에이블 제어부의 상세 구성을 나타내 도면

도 7 은 도 6 의 유효(valid)신호 발생부의 상세 구성을 나타낸 도면

도 8 은 도 6 의 에러신호 발생부의 상세 구성을 나타낸 도면

도 9 은 도 6 의 채널 클럭(chclk) 안정화부의 상세 구성을 나타낸 도면

도 10 은 도 6 의 라이트 인에이블 발생부의 상세 구성을 나타낸 도면

도 11 은 본 발명에 따른 각 부의 파형을 나타낸 도면

도면의 주요부분에 대한 부호의 설명

100 : 튜너 200 : 채널 디코드부

300 : 채널 인터페이스부 310 : 타이밍 조절부

320 : 싱크 디텍트/라이트 어드레스 발생부

330 : 라이트 인에이블 제어부 400 : 저장부

500 : 트랜스포트 디멀티플렉스부(TP)

본 발명은 디지털 방송 수신기에 관한 것으로, 특히 디지털 방송 수신기의 채널 인터페이스장치에 관한 것이다.

디지털 TV용 트랜스포트 디멀티플렉서(이하 TP라 약칭함)는 채널 디코더로부터 채널 클럭(chclk), 채널 데이터(chdata), 채널 스타트 오브 패킷(chsop(start of packet))신호, 에러(error)신호, 채널 유효(chvalid)신호를 입력받는다.

이때 채널데이터인 트랜스포트 스트림에는 패킷의 시작을 나타내는 싱크 필드(sync field)가 있으므로 채널 스타트 오브 패킷(chsop)신호는 없어도 무방하다.

상기 신호들은 모두 채널 클럭의 라이징(rising)에서 안정적인 값을 가지며, 따라서 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)으로 채서(snatch) 쓰려면 chclk와 tpclk사이의 발생되는 어싱크(async)를 해결해야 한다.

이하, 종래 기술에 따른 디지털 방송 수신기의 채널 인터페이스장치에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 1 은 종래 기술에 따른 디지털 방송 수신기의 채널 인터페이스장치의 일예를 나타낸 도면으로, 채널 디코더(미도시)로부터 출력된 신호를 인터페이스하여 출력하는 채널 인터페이스부(1)와, 상기 채널 인터페이스부(1)에서 출력된 신호를 저장하는 입력 버퍼(2)로 구성된다.

상기 채널 인터페이스부(1)는 상기 채널 디코더로부터 출력된 채널 데이터(chdata)를 채널 클럭(chclk)에 따라 소정 시간 지연시키는 제 1 플립플롭(1a)과, 상기 입력 버퍼의 라이트 어드레스(write_addr)를 발생하는 어드레스 발생부(1b)와, 상기 채널 디코더로부터 출력된 채널 데이터(chdata)를 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시키는 제 2 플립플롭(1c)과, 상기 제 2 플립플롭(1c)으로부터 출력된 채널 클럭 1딜레이(chclk_1d)신호를 트랜스포트 클럭에 따라 소정 시간 지연시키는 제 3 플립플롭(1d)과, 상기 제 3 플립플롭(1d)으로부터 출력된 채널 클럭 2딜레이(chclk_2d)신호를 트랜스포트 클럭에 따라 소정 시간 지연시키는 제 4 플립플롭(1e)과, 상기 제 3 플립플롭(1d)에서 출력된 채널 클럭 2딜레이(chclk_2d)신호와 상기 제 4 플립플롭(1e)에서 출력된 채널클럭 3딜레이(chclk_3d)신호를 논리곱하는 제 1 앤드 게이트(1f)와, 상기 채널 디코더로부터 출력된 채널 채널 유효(chvalid)신호를 채널 클럭(chclk)에 따라 소정 시간 지연시키는 제 5 플립플롭(1g)과, 상기 채널 디코더로부터 출력된 채널 에러(cherror)신호를 채널 클럭에 따라 소정 시간 지연시키는 제 6 플립플롭(1h)과, 상기 채널 디코더로부터 출력된 채널 스타트 오브 패킷(chsop)신호를 채널 클럭(chclk)에 따라 소정 시간 지연시키는 제 7 플립플롭(1i)과, 상기 제 1 앤드 게이트(1f)에서 출력된 채널 클럭 래치(chclk_latch)신호, 상기 제 5 플립플롭(1g)에서 출력된 채널 유효 딜레이(chvalud_d)신호 및 제 6 플립플롭(1h)에서 출력된 채널 에러(cherror)신호를 논리곱하는 제 2 앤드 게이트(1j)로 구성된다.

이와 같이 구성된 종래 기술에 따른 디지털 방송 수신기의 채널 인터페이스장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 채널 인터페이스부(1)는 채널 디코더(미도시)로부터 출력된 신호를 인터페이스하여 출력한다.

즉 채널 인터페이스부(1)내 제 1 플립플롭(1a)은 상기 채널 디코더로부터 출력된 채널 데이터(chdata)를 채널 클럭(chclk)에 따라 소정 시간 지연시킨 후 그 결과신호를 출력한다.

또한 어드레스 발생부(1b)는 입력 버퍼(2)의 라이트 어드레스(write_addr)를 발생한다.

여기서 어드레스 발생부(1b)는 '0'에서 시작해 라이트 인에이블(write_enable)이 '1'일 때마다 라이트 어드레스(write_addr)를 하나씩 증가시킨다.

그리고 제 2 플립플롭(1c)은 상기 채널 디코더로부터 출력된 채널 데이터(chdata)를 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시킨 후 채널 클럭 1딜레이(chclk_1d)신호를 출력한다.

이에 따라 제 3 플립플롭(1d)은 상기 제 2 플립플롭(1c)으로부터 출력된 채 널 클럭 1딜레이(chclk_1d)신호를 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시킨 후 채널 클럭 2딜레이(chclk_2d)신호를 출력한다.

그러면 제 4 플립플롭(1e)은 상기 제 3 플립플롭(1d)으로부터 출력된 채널 클럭 2딜레이(chclk_2d)신호를 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시킨 후 채널 클럭 3딜레이(chclk_3d)신호를 출력한다.

이에 따라 제 1 앤드 게이트(1f)는 상기 제 3 플립플롭(1d)에서 출력된 채널 클럭 2딜레이(chclk_2d)신호와 상기 제 4 플립플롭(1e)에서 출력된 채널 클럭 3들레이(chclk_3d)신호를 논리곱한 후 채널 클럭 래치chclk_latch)신호를 출력한다.

상기 채널 클럭 래치(chclk_latch)신호는 상기 채널 데이터 딜레이(chdata_d)신호가 안정적인 구간 중에서 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)과 싱크(sync)가 되는 구간을 찾아 그 구간동안만 하이(high)로 유지하는 신호이다.

아울러 제 5 플립플롭(1g)은 상기 채널 디코더로부터 출력된 채널 유효(chvalid)신호를 상기 채널 클럭(chclk)에 따라 소정 시간 지연시킨 후 채널 유효 딜레이(chvalid_d)신호를 출력한다.

그리고 제 6 플립플롭(1h)은 상기 채널 디코더로부터 출력된 채널 에러(cherror)신호를 상기 채널 클럭(chclk)에 따라 소정 시간 지연시킨 후 채널 에러 딜레이(cherror_d)신호를 출력한다.

아울러 제 7 플립플롭(1i)은 상기 채널 디코더로부터 출력된 스타트 오브 패킷(chsop)신호를 상기 채널 클럭(chclk)에 따라 소정 시간 지연시킨 후 채널 스타트 오브 패킷 딜레이(chsop_d)신호를 출력한다.

이에 따라 제 2 앤드 게이트(1j)는 상기 제 1 앤드 게이트(1f)에서 출력된 채널 클럭 래치(chclk_latch)신호, 상기 제 5 플립플롭(1g)에서 출력된 채널 유효 딜레이(chvalid_d)신호 및 제 6 플립플롭(1h)에서 출력된 채널 에러cherror)신호를 논리곱한 후 그 라이트 인에이블(write_en)신호를 출력한다.

그러면 입력 버퍼(2)는 상기 채널 인터페이스부(1)에서 출력된 신호를 저장하게 되며 저장된 신호는 TP로 인출된다.

상기 채널 스타트 오브 패킷(chsop)신호가 존재할 경우에는 채널 스타트 오브 패킷(chsop)신호가 뜬 순간 들어온 채널 데이터(chdata), 즉 싱크 바이트(sync byte)가 저장되는 라이트 어드레스(write_addr)를 저장했다가 TP에서 그 어드레스의 데이터를 읽어 갈 때 인터널 스타트 오브 패킷(internal sop)신호를 띄운다.

상기 채널 스타트 오브 패킷(chsop)신호가 존재하지 않을 경우에는 TP에서 싱크 디텍션(sync detection) 알고리즘에 의해 싱크 바이트(sync byte)를 찾아서 인터널 스타트 오브 패킷(internal sop)신호를 띄운다.

그러나 종래 기술에 따른 디지털 방송 수신기의 채널 인터페이스장치는 채널 디코더에서 디코드된 신호를 순차적으로 입력 버퍼에 라이트(write)한 후 TP에서 라이트(write)된 신호를 인출할 때 패킷의 싱크 필드를 검출하기 때문에 입력 버퍼 의 라이트(write) 클럭과 TP의 인출 클럭 사이의 어싱크(async)가 발생하는 문제점이 있다.

또한, 채널 스타트 오브 패킷(chsop)신호가 존재할 경우 채널 에러(cherror)신호에 올바르게 대응하기 어렵다.

즉 채널 스타트 오브 패킷(chsop)신호가 존재할 경우 채널 에러(cherror)신호는 다음의 두가지 방식으로 올 수 있다.

첫 번째는 패킷이 깨진 경우 채널 스타트 오브 패킷(chsop)신호가 뜨는 동안 동시에 떠서 그 패킷을 버리라는 의미를 갖는 것이고, 두 번째는 깨진 패킷의 데이터가 들어오는 동안 계속해서 떠있으면서 그 패킷을 버리라고 알려주는 것이다.

종래의 방법을 적용할 경우 후자와 같은 채널 에러(cherror)신호에는 올바르게 대응하지만 전자의 경우에는 싱크 바이트(sync byte)는 버리고 인터널 스타트 오브 패킷(internal sop)신호가 싱크 다음 바이트에 맞춰 뜨게 되는 문제점도 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 채널 디코드부로부터 디코드된 데이터를 저장부에 라이트(write)하기 전에 싱크 바이트를 검출한 후 데이터를 패킷 단위로 라이트(write)하도록 하기 위한 디지털 방송 수신기의 채널 인터페이스장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 방송 수신기의 채널 인터페이스장치의 특징은, 채널 디코드부와 저장부를 구비한 디지털 방송 수신 기의 채널 인터페이스장치에 있어서, 상기 채널 디코드부에서 디코드된 신호로부터 싱크 바이트를 검출한 후 상기 저장부의 소정 위치로부터 데이터를 라이트(write)하도록 제어하는 채널 인터페이스부와, 상기 저장부에 저장된 신호를 소정 위치로부터 인출하여 디멀티플렉스하는 트랜스포트 디멀티플렉스부를 포함하여 구성되는데 있다.

상기 채널 인터페이스부는 상기 채널 디코드부에서 디코드된 채널 데이터(chdata)의 타이밍을 채널 데이터 오케이(chdata_ok)에 따라 조절하여 데이터(data)를 출력하는 타이밍 조절부와, 상기 채널 디코드부에서 디코드된 채널 데이터(chdata), 채널 스타트 오브 패킷(chsop)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호를 채널 데이터 오케이(chdata_ok)신호, 에러(error)신호 및 채널 데이터 스테이블(chdata_stable)신호에 따라 싱크를 검출한 후 패킷 단위로 데이터를 저장하기 위한 라이트 어드레스(write_addr)와 라이트 인에이블 템프(wen_temp)신호를 출력하는 싱크 디텍트/라이트 어드레스 발생부와, 상기 싱크 디텍트/라이트 어드레스 발생부로부터 출력된 라이트 인에이블 템프(wen_temp)신호와 채널 에러(cherror)신호, 채널 유효(chvalid)신호, 채널 클럭(chclk), 유효 액티브(valid_active)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)에 따라 라이드 인에이블(write_en)신호를 출력하는 라이트 인에이블 제어부를 포함하여 구성되는데 다른 특징이 있다.

본 발명은 채널 디코드부에서 디코드된 데이터를 저장부에 라이트(write)하기 전에 싱크 바이트를 검색한 후 데이터를 패킷 단위로 라이트(write)하도록 하여 스타트 오브 패킷(sop) 여부에 따라 에러신호를 대응할 수 있다.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하, 본 발명에 따른 디지털 방송 수신기의 채널 인터페이스장치의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 2 는 본 발명에 따른 디지털 방송 수신기의 채널 인터페이스장치의 일실시예를 나타낸 도면으로, 안테나로부터 수신된 신호를 소정 대역으로 튜닝하는 튜너(100)와, 상기 튜너(100)에서 튜닝된 신호로부터 채널을 디코드하는 채널 디코드부(200)와, 상기 채널 디코드부(200)에서 디코드된 신호로부터 싱크 바이트를 검출한 후 저장부(400)의 소정 위치로부터 데이터를 라이트(write)하도록 제어하는 채널 인터페이스부(300)와, 상기 저장부(400)에 저장된 신호를 소정 위치로부터 인출하여 디멀티플렉스하는 트랜스포트 디멀티플렉스부(TP)(500)로 구성된다.

상기 저장부(400)는 2패킷 단위를 저장할 수 있는 크기를 갖는다.

도 3 은 도 2 의 채널 인터페이스부의 상세 구성을 나타낸 도면으로, 상기 채널 디코드부(200)에서 디코드된 채널 데이터(chdata)의 타이밍을 채널 데이터 오케이(chdata_ok)신호에 따라 조절하여 data를 출력하는 타이밍 조절부(310)와, 상기 채널 디코드부(200)에서 디코드된 채널 데이터(chdata), 채널 스타트 오브 패킷(chsop)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호를 채널 데이터 오케이(chdata_ok), 에러(error)신호 및 채널 데이터 스테이블(chdata_stable)신호에 따라 싱크를 검출한 후 패킷 단위로 데이터를 저장 하기 위한 라이트 어드레스(write_addr)와 라이트 인에이블 템프(wen_temp)신호를 출력하는 싱크 디텍트/라이트 어드레스 발생부(320)와, 상기 싱크 디텍트/라이트 어드레스 발생부(320)로부터 출력된 라이트 인에이블 템프(wen_temp)신호와 채널 에러(cherror)신호, 채널 유효(chvalid)신호, 채널 클럭(chclk), 유효 액티브(valid_active)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호에 따라 라이트 인에이블(write_en)신호를 출력하는 라이트 인에이블 제어부(330)로 구성된다.

도 4 는 도 2 의 타이밍 조절부의 상세 구성을 나타낸 도면으로, 상기 채널 디코드부(200)에서 디코드된 채널 데이터(chdata)를 채널 클럭(chclk)에 따라 소정 시간 지연시키는 제 1 플립플롭(311)과, 상기 제 1 플립플롭(311)에서 출력된 채널 데이터 딜레이(chdata_d)신호를 채널 데이터 오케이(chdata_ok)신호에 따라 먹스하는 먹스(312)와, 상기 먹스(312)에서 먹스된 신호를 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시키는 제 2 플립플롭(313)으로 구성된다.

도 5 는 도 3 의 싱크 디텍트/라이트 어드레스 발생부의 동작 상태를 나타낸 도면이고, 도 6 는 도 3 의 라이트 인에이블 제어부의 상세 구성을 나타내 도면으로, 유저에 의해 세팅된 유효 액티브(valid_active)신호 및 유효 워치(valid_watch)신호에 따라 채널 유효(chvalid)신호로부터 유효(valid)신호를 발생하는 유효(valid)신호 발생부(331)와, 유저에 의해 세팅된 에러 액티브(error_active)신호 및 에러 워치(error_watch)신호에 따라 채널 에러(cherror)신호로부터 에러(error)신호를 출력하는 에러신호 발생부(332)와, 상기 채널 디코드부(200)에서 디코드된 채널 클럭(chclk)을 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 안정화시켜 출력하는 채널 클럭(chclk) 안정화부(333)와, 상기 유효(valid)신호 발생부(331)에서 발생된 유효(valid)신호, 에러신호 발생부(332)에서 출력된 에러(error)신호, 채널 클럭(chclk) 안정화부(333)에서 출력된 채널 클럭 래치(chclk_latch)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호를 라이트 인에이블 템프(wen_temp)신호에 따라 채널 데이터 오케이(chdata_ok)신호, 채널 데이터 스테이블(chdata_stable)신호 및 라이트 인에이블(write_en)신호를 출력하는 라이트 인에이블 발생부(334)로 구성된다.

도 7 은 도 6 의 유효(valid)신호 발생부의 상세 구성을 나타낸 도면으로, 상기 채널 디코드부(200)에서 디코드된 채널 유효(chvalid)신호를 소정 시간 지연시킨 채널 유효 딜레이(chvalid_d)신호와 유저에 의해 세팅된 유효 액티브(valid_active)신호를 배타적 부정 논리합하는 제 1 익스클루시브 오어 게이트(331a)와, 상기 제 1 익스클루시브 오어 게이트(331a)에서 출력된 신호와 유저에 의해 세팅된 유효 워치(valid_watch)신호를 부정 논리곱하는 낸드 게이트(331b)로 구성된다.

도 8 은 도 6 의 에러신호 발생부의 상세 구성을 나타낸 도면으로, 상기 채널 디코드부(200)에서 디코드된 채널 에러(cherror)신호를 소정 시간 지연시킨 채널 에러 딜레이(cherror_d)신호와 유저에 의해 세팅된 에러 액티브(error_active) 신호를 배타적 부정 논리합하는 제 2 익스클루시브 오어 게이트(332a)와, 상기 제 2 익스클루시브 오어 게이트(332a)에서 출력된 신호와 유저에 의해 세팅된 에러 워치(error_watch)신호를 논리합하는 제 1 오어 게이트(332b)로 구성된다.

도 9 은 도 6 의 채널 클럭(chclk) 안정화부의 상세 구성을 나타낸 도면으로, 상기 채널 디코드부(200)에서 디코드된 채널 클럭(chclk)을 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시키는 제 3 플립플롭(333a)과, 상기 제 3 플립플롭(333a)에서 출력된 채널 클럭 1딜레이(chclk_1d)신호를 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시키는 제 4 플립플롭(333b)과, 상기 제 4 플립플롭(333b)에서 출력된 채널 클럭 2딜레이(chclk_2d)신호를 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시키는 제 5 플립플롭(333c)과, 상기 제 5 플립플롭(333c)에서 출력된 채널 클럭 3딜레이(chclk_3d)신호의 부정된 신호와 상기 제 4 플립플롭(333b)에서 출력된 채널 클럭 2딜레이(chclk_2d)신호를 논리곱하는 제 1 앤드 게이트(333d)로 구성된다.

도 10 은 도 6 의 라이트 인에이블 발생부의 상세 구성을 나타낸 도면으로, 상기 채널 클럭(chclk) 안정화부(330)에서 출력된 채널 클럭 래치(chclk_latch)와 상기 채널 디코더부(200)에서 출력된 유효(valid)신호를 논리곱하는 제 2 앤드 게이트(334a)와, 상기 채널 디코드부(200)에서 출력된 에러(error)신호와 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호를 논리합하는 제 2 오어 게이트(334b)와, 상기 제 2 앤드 게이트(334a)에서 출력된 채널 데이터 스테이블(chdata_stable)신호와 상기 제 2 오어 게이트(334b)에서 출력된 신호를 논리곱하는 제 3 앤드 게이트(334c)와, 상기 제 3 앤드 게이트(334c)에서 출력된 채널 데이터 오케이(chdata_ok)신호를 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시키는 제 6 플립플롭(334d)과, 상기 싱크 디텍트/라이트 어드레스 발생부(320)에서 출력된 라이트 인에이블 템프(wen_temp)신호와 제 6 플립플롭(334d)에 출력된 채널 데이터 오케이 딜레이(chdata_ok_d)신호를 논리곱하여 출력하는 제 4 앤드 게이트(334e)로 구성된다.

도 11 은 본 발명에 따른 각 부의 파형을 나타낸 도면

이와 같이 구성된 본 발명에 따른 디지털 방송 수신기의 채널 인터페이스장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 튜너(100)는 안테나로부터 수신된 신호를 소정 대역으로 튜닝한다.

그러면 채널 디코드부(200)는 상기 튜너(100)에서 튜닝된 신호로부터 채널을 디코드하여 채널 클럭(chclk), 채널 데이터(chdata), 채널 스타트 오브 패킷(chsop(Start Of Packet))신호, 도 11 에 도시된 바와 같은 에러(error)신호 및 유효(valid)신호를 출력한다.

이어 채널 인터페이스부(300)는 상기 채널 디코드부(200)에서 디코드된 신호로부터 싱크 바이트를 검출한 후 저장부(400)의 소정 위치로부터 데이터를 라이트(write)하도록 제어한다.

즉 채널 인터페이스부(300)내 타이밍 조절부(310)는 도 3 에 도시된 바와 같이, 채널 디코드부(200)에서 디코드된 채널 데이터(chdata)의 타이밍을 도 11 에 도시된 바와 같은 채널 데이터 오케이(chdata_ok)신호에 따라 조절하여 도 11 에 도시된 바와 같은 채널 데이터 2딜레이(chdata-2d)를 출력한다.

상기 채널 데이터 오케이(chdata_ok)신호는 데이터 트랜스포트 스트림(TS)이고, 스타트 오브 패킷(sop)신호가 없을 경우가 같은 안정적인 구간중에서 스타트 오브 패킷 타입(sop_type)에 상관없이 에러(error)신호가 뜨지 않는 구선을 선별한 값이다.

즉 타이밍 조절부(310)내 제 1 플립플롭(311)은 도 4 에 도시된 바와 같이, 상기 채널 디코드부(200)에서 디코드된 채널 데이터(chdata)를 도 11 에 도시된 바와 같은 채널 클럭(chclk)에 따라 소정 시간 지연시켜 그 결과신호를 출력한다. 그러면 먹스(312)는 도 11 에 도시된 바와 같은 상기 제 1 플립플롭(311)에서 출력된 채널 데이터 딜레이(chdata_d)신호를 채널 데이터 오케이(chdata_ok)신호에 따라 먹스하여 그 결과신호를 출력한다. 이어 제 2 플립플롭(313)은 상기 먹스(312)에서 먹스된 신호를 도 11 에 도시된 바와 같은 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시켜 그 결과신호(data)를 출력한다.

그리고 채널 인터페이스부(300)내 싱크 디텍트/라이트 어드레스 발생부(320)는 상기 채널 디코드부(200)에서 디코드된 채널 데이터(chdata)신호, 채널 스타트 오브 패킷(chsop)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호를 채널 데이터 오케이(chdata_ok)신호, 에러(error)신호 및 채널 데이터 스테이블(chdata_stable)신호에 따라 싱크를 검출한 후 패킷 단위로 데이터를 저장하기 위한 라이트 어드레스(addr)와 라이트 인에이블 템프(wen_temp)신호를 출력한다.

상기 스타트 오브 패킷 타입(sop_type)신호는 스타트 오브 패킷(sop)신호가 유효(valid)('1')한지 아닌지('0')를 결정한다.

여기서 싱크 디텍트/라이트 어드레스 발생부(320)는 리셋상태에서 상기 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호를 검색한 후 상기 검색결과 상기 스타트 오브 패킷 타입(sop_type)신호가 '0'이라면 유효(valid)신호가 아니라고 판단하여 싱크 바이트를 검색하기 위한 상태로 천이한다(S1, S2).

상기 S2상태에서의 검색결과 채널 데이터 오케이(chdata_ok)신호를 '1', 그리고 채널 데이터 딜레이(chdata_d)신호가 'Ox47'이라면 라이트 어드레스를 '0' 또는 '188'로, 라이트 인에이블 템프(wen_temp)신호를 '1'로 설정하여 싱크(sync)를 락(lock)시키기 위한 상태로 천이한다(S3).

상기 S3상태에서 상기 저장부(400)에 채널 데이터 2딜레이(chdata_2d)신호를 싱크를 락시킨 후 채널 데이터 오케이(chdata_ok)신호가 '1', 라이트 어드레스(write_addr)가 '187' 또는 '375', 그리고 채널 데이터 딜레이(chdata_d)신호가 Ox47이라면 라이트 인에이블 템프(wen_temp)신호가 '0'이라면 상기 S2상태로 천이하고, 채널 데이터 오케이(chdata_ok)신호가 '1'이라면 이전 라이트 어드레스(write_addr)에 '1'을 더한 값으로 라이트 어드레스(write_addr)를 설정한다.

또한, 상기 검색 결과 스타트 오브 패킷 타입(sop_type)신호가 '1'이라면 유효(valid)신호라고 판단한 후 스타트 오브 패킷(SOP)을 검색하기 위한 상태로 천이한다(S4).

상기 S4상태에서의 검색결과 채널 데이터 스테이블(chdata_stable)신호가 '1', 채널 스타트 오브 패킷 딜레이(chdata_d)신호가 '1', 그리고 에러(error)신호가 '1'이라면 스타트 오브 패킷 노멀(SOP_normal)상태로 천이한 후(S5), 채널 데이터 스테이블(chdata_stable)신호가 '1', 채널 스타트 오브 패킷 딜레이(chdata_d)신호가 '1', 그리고 에러(error)신호가 '0'이라면 스타트 오브 패킷 에러(SOP_error)상태로 천이한다.

상기 S4상태에서의 검새결과 채널 데이터 스테이블(chdata_stable)신호가 '1', 채널 스타트 오브 패킷 딜레이(chdata_d)신호가 '1', 그리고 에러(error)신호가 '0'이라면 스타트 오브 패킷 에러(SOP_error)상태로 천이한 후(S6) 채널 데이터 스테이블(chdata_stable)신호가 '1', 채널 스타트 오브 패킷 딜레이(chdata_d)신호가 '1', 그리고 에러(error)신호가 '1'이라면 스타트 오브 패킷 노멀(SOP_normal)상태로 천이한다(S6).

이에 따라 라이트 인에이블 제어부(330)는 상기 싱크 디텍트/라이트 어드레스 발생부(320)로부터 출력된 라이트 인에이블 템프(wen_temp)신호와 채널 에러(cherror)신호, 채널 유효(chvalid)신호, 채널 클럭(chclk), 유효 액티브(valid_active)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호에 따라 라이트 인에이블(write_en)신호를 출력한다.

즉 상기 라이트 인에이블 제어부(330)내 유효(valid)신호 발생부(331)는 도 6 에 도시된 바와 같이, 유저에 의해 세팅된 유효 액티브(valid_active)신호 및 유효 워치(valid_watch)신호에 따라 채널 유효(chvalid)신호로부터 유효(valid)신호 를 발생한다.

상기 유효(valid)신호는 액티브(active)와 워치(watch)라는 레지스터를 두어 유저가 세팅하는 대로 처리되도록 하며, 액티브(active)는 로우 액티브(low active)인지('0') 하이 액티브(high active)인지('1')를 결정하는 레지스터이고, 워치(watch)는 유효(valid)신호와 에러(error)신호를 볼 것인지('1') 무시할 것인지('0')를 결정하는 레지스터이다.

즉 유효(valid)신호 발생부(331)내 제 1 익스클루시브 오어 게이트(331a)는 도 7 에 도시된 바와 같이, 상기 채널 디코드부(200)에서 디코드된 채널 유효(chvalid)신호를 소정 시간 지연시킨 채널 데이터 딜레이(chvalid_d)신호와 유저에 의해 세팅된 유효 액티브(valid_active)신호를 배타적 부정 논리합하여 그 결과신호를 출력한다. 그러면 낸드 게이트(331b)는 상기 제 1 익스클루시브 오어 게이트(331a)에서 출력된 신호와 유저에 의해 세팅된 유효 워치(valid_watch)신호를 부정 논리곱하여 그 결과신호를 출력한다.

아울러 라이트 인에이블 제어부(330)내 에러신호 발생부(332)는 유저에 의해 세팅된 에러 액티브(error_active)신호 및 에러 워치(error_watch)신호에 따라 채널 에러(cherror)신호로부터 에러(error)신호를 출력한다.

상기 에러(error)신호는 액티브(active)와 워치(watch)라는 레지스터를 두어 유저가 세팅하는 되로 처리되로록 하며, 액티브(active)는 로우 액티브(low active)인지('0') 하이 액티브(high active)인지('1')를 결정하는 레지스터이고, 워치(watch)는 유효(valid)신호와 에러(error)신호를 볼 것인지('1') 무시할 것인 지('0')를 결정하는 레지스터이다.

즉 에러 신호 발생부(332)내 제 2 익스클루시브 오어 게이트(332a)는 도 8 에 도시된 바와 같이, 상기 채널 디코드부(200)에서 디코드된 cherror를 소정 시간 지연시킨 채널 에러 딜레이(cherror_d)신호와 유저에 의해 세팅된 에러 액티브(error_active)신호를 배타적 부정 논리합하여 그 결과신호를 출력한다. 그러면 제 1 오어 게이트(332b)는 상기 제 2 익스클루시브 오어 게이트(332a)에서 출력된 신호와 유저에 의해 세팅된 에러 워치(error_watch)를 논리합하여 그 결과신호를 출력한다.

그리고 라이트 인에이블 제어부(330)내 채널 클럭(chclk) 안정화부(333)는 상기 채널 디코드부(200)에서 디코드된 채널 클럭(chclk)을 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 안정화시켜 출력한다.

즉 채널 클럭(chclk) 안정화부(333)내 제 3 플립플롭(333a)은 도 9 에 도시된 바와 같이, 상기 채널 디코드부(200)에서 디코드된 채널 클럭(chclk)을 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시켜 그 결과신호를 출력한다. 그러면 제 4 플립플롭(333b)은 상기 제 3 플립플롭(333a)에서 출력된 채널 클럭 1딜레이(chclk_1d)신호를 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시켜 그 결과신호를 출력한다. 이어 제 5 플립플롭(333c)은 도 11 에 도시된 바와 같이 상기 제 4 플립플롭(333b)에서 출력된 채널 클럭 2딜레이(chclk_2d)신호를 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시켜 그 결과신호를 출력한다. 그러면 제 1 앤드 게이트(333d)는 도 11 에 도시된 바와 같은 상기 제 5 플립플롭(333c)에서 출력된 채널 클럭 3딜레이(chclk_3d)신호의 부정된 신호와 상기 제 4 플립플롭(333b)에서 출력된 채널 클럭 2딜레이(chclk_2d)신호를 논리곱하여 그 결과신호를 출력한다.

그러면 라이트 인에이블 발생부(334)는 상기 유효(valid)신호 발생부(331)에서 발생된 유효(valid)신호, 에러신호 발생부(332)에서 출력된 에러(error)신호, 도 11 에 도시된 바와 같이 채널 클럭(chclk) 안정화부(333)에서 출력된 채널 클럭 래치(chclk_latch)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호를 라이트 인에이블 템프(wen_temp)신호에 따라 채널 데이터 오케이(chdata_ok)신호, 채널 데이터 스테이블(chdata_stable)신호 및 라이트 인에이블(write_en)신호를 출력한다.

상기 채널 데이터 스테이블(chdata_stable)신호는 채널 클럭 래치(chclk_latch)신호에 유효(valid)값을 고려한 것이다.

즉 상기 라이트 인에이블 발생부(334)내 제 2 앤드 게이트(334a)는 도 10 에 도시된 바와 같이, 상기 채널 클럭(chclk) 안정화부(330)에서 출력된 채널 클럭 래치(chclk_latch)신호와 상기 채널 디코더부(200)에서 출력된 유효(valid)신호를 논리곱하여 그 결과신호를 출력한다. 그러면 제 2 오어 게이트(334b)는 상기 채널 디코드부(200)에서 출력된 신호(error)와 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호를 논리합하여 그 결과신호를 출력한다. 이어 제 3 앤드 게이트(334c)는 상기 제 2 앤드 게이트(334a)에서 출력된 채널 데이터 스테이블(chdata_stable)신호와 상기 제 2 오어 게이트(334b)에서 출력된 신호를 논리곱하여 그 결과신호를 출력한다. 그러면 제 6 플립플롭(334d)은 상기 제 3 앤드 게이트(334c)에서 출력된 채널 데이터 오케이(chdata_ok)신호를 상기 트랜스포트 디멀티플렉서의 오퍼레이션 클럭(tpclk)에 따라 소정 시간 지연시켜 그 결과신호를 출력한다. 이에 따라 제 4 앤드 게이트(334e)는 상기 싱크 디텍트/라이트 어드레스 발생부(320)에서 출력된 라이트 인에이블 템프(wen_temp)신호와 도 11 에 도시된 바와 같이 제 6 플립플롭(334d)에 출력된 채널 데이터 오케이 딜레이(chdata_ok_d)신호를 논리곱하여 출력한다.

상기 채널 데이터 오케이(chdata_ok)신호는 상기 채널 데이터 스테이블(chdata_stable)신호에 에러(error)를 고려한 것이다.

그러면 트랜스포트 디멀티플렉스부(TP)(500)는 상기 저장부(400)에 저장된 신호를 소정 위치로부터 인출하여 디멀티플렉스하여 오디오/비디오 디코드부(미도시)로 출력한다.

이상에서 설명한 바와 같이 본 발명에 따른 디지털 방송 수신기의 채널 인터페이스장치는 채널 디코드부에서 디코드된 데이터를 저장부에 라이트(write)하기 전에 싱크 바이트를 검색한 후 데이터를 패킷 단위로 라이트(write)하도록 하여 스타트 오브 패킷(sop) 여부에 따라 에러신호를 대응할 수 있는 효과가 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims

채널 디코드부와 저장부를 구비한 디지털 방송 수신기의 채널 인터페이스장치에 있어서,

상기 채널 디코드부에서 디코드된 채널 데이터(chdata)의 타이밍을 조절하여 데이터(data)를 출력하는 타이밍 조절부와, 상기 채널 디코드부에서 디코드된 싱크 바이트를 검출한 후 데이터를 저장하기 위한 신호를 출력하는 싱크 디텍트/라이트 어드레스 발생부와, 상기 싱크 디텍트/라이트 어드레스 발생부로부터 출력된 신호 및 유저에 의해 세팅된 신호에 따라 상기 저장부의 소정 위치에 데이터를 라이트(write) 하도록 제어하는 신호를 출력하는 라이트 인에이블 제어부를 포함하여 구성되는 채널 인터페이스부와;

상기 저장부에 저장된 신호를 소정 위치로부터 인출하여 디멀티플렉스하는 트랜스포트 디멀티플렉스부를 포함하여 구성된 것을 특징으로 하는 디지털 방송 수신기의 채널 인터페이스장치.
제 1 항에 있어서,

상기 타이밍 조절부는, 상기 채널 디코드부에서 디코드된 상기 채널 데이터(chdata)의 타이밍을 채널 데이터 오케이(chdata_ok)신호에 따라 조절하여 상기 데이터(data)를 출력하고,

상기 싱크 디텍트/라이트 어드레스 발생부는, 상기 채널 디코드부에서 디코드된 채널 데이터(chdata)신호, 채널 스타트 오브 패킷(chsop)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type) 신호를 상기 채널 데이터 오케이(chdata_ok)신호, 에러(error)신호 및 채널 데이터 스테이블(chdata_stable)에 따라 상기 싱크 바이트를 검출한 후 패킷 단위로 데이터를 저장하기 위한 라이트 어드레스(write_addr)와 라이트 인에이블 템프(wen_temp)신호를 출력하며,

상기 라이트 인에이블 제어부는, 상기 싱크 디텍트/라이트 어드레스 발생부로부터 출력된 상기 라이트 인에이블 템프(wen_temp)신호와 채널 에러(cherror)신호, 채널 유효(chvalid)신호, 채널클럭(chclk), 유효 액티브(valid_active)신호 및 유저에 의해 세팅된 스타트 오브 패킷 타입(sop_type)신호에 따라 라이트 인에이블(write_en)신호를 출력하는 것을 특징으로 하는 디지털 방송 수신기의 채널 인터페이스장치.