KR100606055B1

KR100606055B1 - Appartus for controlling memory

Info

Publication number: KR100606055B1
Application number: KR1019990014669A
Authority: KR
Inventors: 민경선
Original assignee: 삼성전자주식회사
Priority date: 1999-04-23
Filing date: 1999-04-23
Publication date: 2006-07-31
Also published as: KR20000067134A

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야:입력신호의 포맷변환을 위한 메모리 제어장치에 관한 것이다.end. TECHNICAL FIELD This invention relates to a memory control apparatus for format conversion of an input signal.

나. 발명이 해결하려고 하는 기술적 과제:영상신호의 포맷을 제2포맷으로 변환하기 위해 사용되는 메모리를 제어함에 있어서 고속의 리드 클럭 사용으로 인해 발생되는 소비전력의 증가를 감소시킬 수 있는 메모리 제어장치를 제공함에 있다.I. SUMMARY OF THE INVENTION The present invention provides a memory controller capable of reducing an increase in power consumption caused by the use of a high speed read clock in controlling a memory used to convert a format of an image signal to a second format. Is in.

다. 그 발명의 해결방법의 요지:입력 영상신호의 포맷을 변환하기 위한 메모리 제어장치에 있어서, 입력되는 라이트 어드레스에 대응하여 상기 입력 영상신호의 데이터를 기록하고, 입력되는 리드 어드레스에 대응하는 데이터를 독출하여 출력하는 적어도 하나의 메모리와, 상기 입력 영상신호의 포맷을 졔2포맷으로 변환하기 위해 반복 리드하여야 하는 데이터의 리드 어드레스와 출력 데이터를 선택하기 위한 선택신호를 발생하여 출력하는 리드 어드레스 발생부와, 상기 선택신호 입력에 따라 상기 메모리들로부터 출력되는 데이터를 선택출력하는 데이터 선택부로 구성함을 특징으로 한다.All. SUMMARY OF THE INVENTION A memory control device for converting a format of an input video signal, comprising: writing data of the input video signal corresponding to an input write address and reading data corresponding to the input read address At least one memory to be outputted, and a read address generator for generating and outputting a read address of data to be repeatedly read in order to convert the format of the input video signal into a # 2 format and a selection signal for selecting output data; And a data selector configured to selectively output data output from the memories according to the selection signal input.

라. 발명의 중요한 용도:포맷 컨버터에 사용할 수 있다.la. Important uses of the invention: can be used in format converters.

포맷, 컨버터, 메모리Format, converter, memory

Description

Memory control device {APPARTUS FOR CONTROLLING MEMORY}

도 1은 데이터 업 컨버젼(Up Conversion)을 위한 일반적인 메모리 주변 블럭도.1 is a block diagram of a typical memory peripheral for data up conversion.

도 2는 도 1에 도시한 메모리 액세스 타이밍도.2 is a memory access timing diagram shown in FIG. 1;

도 3은 본 발명의 실시예에 따른 메모리 주변 블럭도.3 is a memory peripheral block diagram in accordance with an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 리드 어드레스 발생부의 상세 구성도.4 is a detailed block diagram of a read address generator according to an exemplary embodiment of the present invention.

도 5는 도 3에 도시된 메모리(300,400)의 데이터 라이트 타이밍도.FIG. 5 is a data write timing diagram of the memories 300 and 400 shown in FIG.

도 6은 도 3에 도시된 메모리(300,400)의 데이터 리드 및 데이터 출력 타이밍도.6 is a data read and data output timing diagram of the memory 300 and 400 shown in FIG.

본 발명은 입력 영상신호의 포맷을 변환하는 포맷 컨버터(format converter)의 메모리 제어에 관한 것으로, 특히 입력 영상신호의 포맷을 제2포맷으로 변환하기 위해 사용되는 메모리 제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to memory control of a format converter for converting a format of an input video signal, and more particularly to a memory control apparatus used for converting a format of an input video signal to a second format.

오늘날 퍼스널 컴퓨터의 보급 및 사용이 증가되면서, 퍼스널 컴퓨터의 출력화면을 가정용 텔레비젼 또는 LCD 모니터상에 표시하기 위한 욕구 또한 증가하고 있다. 이러한 경우 LCD 모니터 혹은 텔레비젼 세트와 퍼스널 컴퓨터 사이에는 주사선 수의 불일치 때문에 퍼스널 컴퓨터로부터 입력되는 다양한 종류의 비디오 포맷(SVGA, XGA, VGA)을 그대로 텔레비젼 세트 혹은 LCD 모니터로 출력할 수는 없다. 따라서 입력되는 다양한 종류의 영상신호를 디스플레이 장치의 편향에 맞게 포맷 변환시켜야 하며, 이와 같은 기능을 수행하기 위해 개발된 것이 바로 포맷 컨버터이다.With the increasing popularity and use of personal computers today, the desire to display the output screens of personal computers on home televisions or LCD monitors is also increasing. In this case, due to the inconsistency in the number of scanning lines between the LCD monitor or the television set and the personal computer, various kinds of video formats (SVGA, XGA, VGA) input from the personal computer cannot be output directly to the television set or the LCD monitor. Therefore, various types of video signals inputted must be converted in accordance with the deflection of the display device, and the format converter is developed to perform such a function.

도 1은 데이터 업 컨버젼(Up Conversion)을 위한 일반적인 메모리 주변 블럭도를 도시한 것이며, 도 2는 도 1에 도시한 메모리(100) 액세스 타이밍도를 도시한 것이다. 도 2에서 WCLK, RCLK는 각각 라이트 클럭(write clock)과 리드 클럭(read clock)을 나타낸 것이며, WAD와 RAD는 각각 라이트 어드레스(write address)와 리드 어드레스(read address)를 나타낸 것이다. 도 1에서 메모리(100)에는 라이트 클럭 WCLK에 동기하여 입력 데이터(

Din)의 라이트가 이루어지고, 리드 클럭 RCLK에 동기하여 기록데이터의 리드가 이루어진다. 그리고 도 2에서는 라이트 클럭 WCLK 보다 빠른 주기의 리드 클럭 RCLK을 이용하여 데이터를 1.6배 확장시킨 것을 예시하였으며, 이때 데이터 확장방법은 동일 어드레스를 반복 리드함으로써 달성될 수 있다. 이와 같이 확장된 데이터는 출력데이터(

)로써 도 1에 도시한 데이터 처리부(200)로 입력되고, 데이터 처리부(200)에서는 확장된 출력데이터(

)를 보간처리하여 소망하는 영상포맷신호로 변환하여 디스플레이장치로 보내준다.FIG. 1 illustrates a general memory peripheral block diagram for data up conversion, and FIG. 2 illustrates a memory 100 access timing diagram shown in FIG. In FIG. 2, WCLK and RCLK represent a write clock and a read clock, respectively, and WAD and RAD represent a write address and a read address, respectively. In FIG. 1, the memory 100 has input data (synchronized with the write clock WCLK).

Din) is written, and write data is read in synchronization with the read clock RCLK. In FIG. 2, the data is extended by 1.6 times using the read clock RCLK having a period faster than the write clock WCLK. In this case, the data expansion method may be achieved by repeatedly reading the same address. This expanded data is output data (

) Is input to the data processor 200 shown in FIG. 1, and the data processor 200 expands the output data (

) Is converted to a desired video format signal and sent to the display device.

상술한 바와 같은 구성의 포맷 컨버터에서는 데이터 확장을 위해서 라이트 클럭 WCLK 보다 빠른 주기의 리드 클럭 RCLK을 사용한다. 그러나 데이터 확장을 위해서 무조건적으로 고속의 리드 클럭만을 사용할 수는 없다. 그 이유는 리드 클럭이 고속화될수록 메모리(100)에서의 소비전력은 증가하게 되고, 또한 정상적으로 메모리를 제어하기 위해 필요한 클럭펄스 폭(width)의 최소 제한치를 만족시킬 수 없기 때문이다. 예를 들어 VGA(해상도:640×480)나 SVGA(해상도:800×600)포맷의 영상신호를 XGA(해상도:1024×768)포맷의 영상신호로 확장하려면 보통 65MHz의 리드 클럭이 요구된다. 그러나 XGA 보다 큰 해상도를 가지는 신호(SXGA:1280×1024)로 변환하려면 108∼135MHz 정도의 리드클럭이 요구되는데, 이러한 속도의 리드 클럭에서는 메모리 액세스가 정상적으로 이루어질 수 없기 때문에 포맷변환시 에러가 발생하게 된다.The format converter having the above-described configuration uses the read clock RCLK with a period faster than the write clock WCLK for data expansion. However, you cannot use only the high speed read clock unconditionally for data expansion. The reason is that as the read clock is increased, the power consumption in the memory 100 increases, and the minimum limit of the clock pulse width necessary for controlling the memory can not be satisfied. For example, in order to extend a video signal in VGA (resolution: 640x480) or SVGA (resolution: 800x600) format to a video signal in XGA (resolution: 1024x768) format, a 65 MHz read clock is usually required. However, to convert to a signal having a resolution larger than XGA (SXGA: 1280 × 1024), a read clock of about 108 to 135 MHz is required. However, an error occurs during format conversion because a memory access cannot be normally performed at a read clock of this speed. .

따라서 본 발명의 목적은 입력 영상신호의 포맷을 제2포맷으로 변환하기 위해 사용되는 메모리를 제어함에 있어서 고속의 리드 클럭 사용으로 인해 발생되는 소비전력의 증가를 감소시킬 수 있는 메모리 제어장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a memory controller capable of reducing an increase in power consumption caused by the use of a high speed read clock in controlling a memory used for converting a format of an input video signal to a second format. have.

본 발명의 또 다른 목적은 저해상도의 영상신호를 고해상도의 영상신호로 포맷 변환하기 위해 사용되는 포맷 컨버터의 메모리를 제어할 수 있는 장치를 제공함에 있다.It is still another object of the present invention to provide an apparatus capable of controlling a memory of a format converter used to format convert a low resolution video signal into a high resolution video signal.

상기 목적을 달성하기 위한 본 발명은 입력 영상신호의 포맷을 변환하기 위 한 메모리 제어장치에 있어서,In accordance with another aspect of the present invention, a memory controller for converting a format of an input video signal is provided.

입력되는 라이트 어드레스에 대응하여 상기 입력 영상신호의 데이터를 기록하고, 입력되는 리드 어드레스에 대응하는 데이터를 독출하여 출력하는 적어도 하나의 메모리와,At least one memory for recording data of the input video signal corresponding to an input write address, and reading and outputting data corresponding to an input read address;

상기 입력 영상신호의 포맷을 졔2포맷으로 변환하기 위해 반복 리드하여야 하는 데이터의 리드 어드레스와 출력 데이터를 선택하기 위한 선택신호를 발생하여 출력하는 리드 어드레스 발생부와,A read address generator for generating and outputting a read address of data to be repeatedly read in order to convert the format of the input video signal into a # 2 format, and a selection signal for selecting output data;

상기 선택신호 입력에 따라 상기 메모리들로부터 출력되는 데이터를 선택출력하는 데이터 선택부로 구성함을 특징으로 한다.
And a data selector for selectively outputting data output from the memories according to the selection signal input.

이하 첨부한 도면을 참조하여 본 발명의 실시예에 따른 동작을 상세히 설명하기로 한다.Hereinafter, an operation according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 메모리 주변 블럭도를 도시한 것이며, 도 4는 본 발명의 실시예에 따른 리드 어드레스 발생부의 상세 구성도를 도시한 것이다. 그리고 도 5는 도 3에 도시된 메모리(300,400)의 데이터 라이트 타이밍도를, 도 6은 도 3에 도시된 메모리(300,400)의 데이터 리드 및 데이터 출력 타이밍도를 각각 도시한 것이다.3 is a block diagram illustrating a memory peripheral area according to an exemplary embodiment of the present invention, and FIG. 4 is a detailed configuration diagram of a read address generator according to an exemplary embodiment of the present invention. 5 illustrates a data write timing diagram of the memory 300 and 400 illustrated in FIG. 3, and FIG. 6 illustrates a data read and data output timing diagram of the memory 300 and 400 illustrated in FIG. 3.

우선 도 3을 참조하면, 메모리A(300)와 메모리B(400)에는 라이트 클럭 WCLK에 동기되어 입력되는 지정 어드레스(WAD)에 입력데이터(DAin,DBin)들이 각각 라이 트되고, 리드 클럭 RCLK에 동기되어 입력되는 리드 어드레스(RAD)의 데이터가 독출되어 출력된다. 이때 각각의 메모리(300,400)에 라이트된 데이터를 리드하기 위한 어드레스는 도 4에 도시한 리드 어드레스 발생부(700)로 부터 발생한다.First, referring to FIG. 3, in the memory A 300 and the memory B 400, input data DAin and DBin are written to the designated address WAD, which is input in synchronization with the write clock WCLK, and is written to the read clock RCLK. The data of the read address RAD input in synchronization is read out and output. At this time, an address for reading data written to each of the memories 300 and 400 is generated from the read address generator 700 shown in FIG. 4.

도 4를 참조하면 본 발명의 실시예에 따른 리드 어드레스 발생부(700)는 반복 데이터 위치 발생부(710)와 3개의 래치(720∼740)로 구성된다. 반복 데이터 위치 발생부(710)는 데이터 확장을 위해서 반복하여 리드하여야 하는 데이터의 위치데이터(data_position:da_pos라함)를 발생하여 출력한다. 이러한 반복 데이터 위치 발생부(710)는 입력되는 영상신호의 포맷과 출력코자 하는 영상신호의 포맷에 맞게 설계될 수 있다. 만약 본 발명의 실시예에서 입력되는 영상신호의 포맷이 SVGA형태이고 출력하고자 하는 영상신호의 포맷이 SXGA형태라면 입력신호가 1.6배 확장되어 출력되도록 반복 위치데이터(da_pos)의 어드레스를 발생하면 된다. 즉, 0,1,2,3,4의 5개의 입력 데이터를 1.6배 확장하기 위해서는 메모리에 라이트된 입력데이터를 0,0,1,1,2,3,3,4 또는 0,1,1,2,3,3,4,4 등과 같이 반복 리드하여 출력데이터를 확장시킬 수 있는 것이다. 상기 반복 위치데이터(da_pos)는 n비트로 구성되며 그중 최하위 비트(da_pos[0])는 출력데이터를 선택하기 위한 선택신호

로 이용되며, 나머지 n-1비트의 반복 위치데이터(da_pos[n:1])는 래치(720∼740)를 통해서 리드 어드레스 RAD1,2로 출력된다.Referring to FIG. 4, the read address generator 700 according to the embodiment of the present invention includes a repetitive data position generator 710 and three latches 720 to 740. The repetitive data position generator 710 generates and outputs position data (data_position: da_pos) of data to be repeatedly read for data expansion. The repetitive data position generator 710 may be designed according to the format of the input video signal and the format of the video signal to be output. If the format of the input video signal in the embodiment of the present invention is SVGA format and the format of the video signal to be output is SXGA format, the address of the repeating position data da_pos may be generated so that the input signal is extended by 1.6 times. That is, in order to expand 1.6 times five input data of 0,1,2,3,4, input data written to memory is 0,0,1,1,2,3,3,4 or 0,1,1 It is possible to extend the output data by repeatedly reading the data such as, 2,3,3,4,4. The repeating position data da_pos is composed of n bits, the least significant bit of which da_pos [0] is a selection signal for selecting output data.

The repetition position data da_pos [n: 1] of the remaining n-1 bits is output to the read addresses RAD1, 2 through the latches 720 to 740.

이와 같이 리드 어드레스 발생부(700)에서 발생된 리드 어드레스신호 RAD1,RAD2는 도 3의 메모리A(300)와 메모리B(400)에 입력됨에 따라 각각의 메모리(300,400)에서는 소정의 데이터(

)가 출력되고, 이와 같이 출력된 데이터(

)는 상기 선택신호(

)에 의해서 MUX(500)를 통해 선택출력되어 데이터 보간등을 수행하는 데이터 처리부(도 1의 200)로 입력된다.As described above, the read address signals RAD1 and RAD2 generated by the read address generator 700 are input to the memory A 300 and the memory B 400 of FIG. 3.

) Is output, and the data (

Is the selection signal (

And is output to the data processing unit 200 of FIG. 1 to selectively output the data through the MUX 500.

이하 도 5 및 도 6에 도시된 타이밍도를 참조하여 본 발명의 실시예에 따른 메모리 제어장치의 동작을 상세히 설명하면 다음과 같다.Hereinafter, the operation of the memory controller according to an exemplary embodiment of the present invention will be described in detail with reference to the timing diagrams shown in FIGS. 5 and 6.

우선 SVGA포맷을 가지는 영상신호의 입력데이터 D0,D1,D2,D3,D4,....가 퍼스널 컴퓨터로부터 입력되고, 입력데이터의 우수(even)번째 데이터가 메모리A(300)에 입력되고, 기수(odd)번째 데이터가 메모리B(400)에 입력된다면 라이트 클럭 WCLK에 의해 메모리A,B(300,400) 각각에는 우수번째 데이터와 기수번째 데이터가 도 5에 도시한 바와 같이 동시에 라이트된다. 이때 라이트 클럭 WCLK의 주기는 입력되는 데이터 클럭의 반(1/2) 주기에 해당하는 값을 갖는 것으로 한다.First, input data D0, D1, D2, D3, D4, ... of the video signal having the SVGA format are input from the personal computer, and even-even data of the input data is input into the memory A 300. If the odd-numbered data is input to the memory B 400, the even-numbered data and the odd-numbered data are simultaneously written to each of the memories A and B 300 and 400 by the write clock WCLK, as shown in FIG. At this time, the write clock WCLK has a value corresponding to half (1/2) of the input data clock.

한편 상기 메모리A,B(300,400)에 라이트한 데이터를 리드하기 위해서는 다음과 같은 과정이 리드 어드레스 발생부(700)에서 이루어져야 한다. 우선 반복 데이터 위치 발생부(710)에서는 도 6에 도시된 da_pos[n:0]와 같은 순서대로 데이터를 출력하기 위해서 n-1비트의 반복 위치데이터(da_pos[n:1])를 출력하면, 상기 n-1비트의 반복 위치데이터(da_pos[n:1])는 제1래치(720)에서 리드 클럭 RCLK의 라이징 에지(rising edge)시에 래치출력되어 메모리A(300)의 리드 어드레스 RAD1로 출력된다. 그리고 상기 n-1비트의 반복 위치데이터(da_pos[n:1])는 제2래치(730)에서 리드 클럭 RCLK의 폴링 에지(falling edge)시에 래치출력된후 다시 제3래치(740)에서 상기 리드 클럭 RCLK의 라이징 에지시에 래치출력되어 메모리B(400)의 리드 어드레스 RAD2로 출력된다. 따라서 리드 어드레스 RAD1은 도 6에 도시한 바와 같이 0,1,1,2,2,3,4,..와 같은 어드레스를 가지게 되며, 리드 어드레스 RAD2는 0,0,1,2,2,3,3,..과 같은 어드레스를 가지게 되는 것이다.On the other hand, in order to read the data written to the memory A, B (300, 400), the following process must be performed in the read address generator 700. First, the repetitive data position generator 710 outputs n-1 bits of repetitive position data da_pos [n: 1] in order to output data in the same order as da_pos [n: 0] shown in FIG. The n-1 bit repetition position data da_pos [n: 1] is latched out at the rising edge of the read clock RCLK from the first latch 720 to the read address RAD1 of the memory A 300. Is output. The repeating position data da_pos [n: 1] of n−1 bits is latched at the falling edge of the read clock RCLK in the second latch 730 and then again in the third latch 740. The latch output is performed at the rising edge of the read clock RCLK and output to the read address RAD2 of the memory B400. Therefore, as shown in FIG. 6, the read address RAD1 has an address such as 0,1,1,2,2,3,4, .. The read address RAD2 has 0,0,1,2,2,3. It will have an address like, 3, ..

이와 같이 리드 클럭 RCLK에 동기되어 메모리A(300)로 입력되는 리드 어드레스 RAD1에 의해 메모리A(300)에서는 D0,D2,D2,D4,D4,D6,D8,..과 같은 데이터(

)가 출력되고, 메모리B(400)에서는 D1,D1,D3,D5,D5,D7,D7,.과 같은 데이터(

)가 출력되어 MUX(500)로 입력된다.As described above, data such as D0, D2, D2, D4, D4, D6, D8, ... is read in the memory A 300 by the read address RAD1 input to the memory A 300 in synchronization with the read clock RCLK.

) Is output, and in memory B400, data such as D1, D1, D3, D5, D5, D7, D7, ...

) Is output and input to the MUX 500.

한편, 반복 데이터 위치 발생부(710)로부터 출력되는 반복 위치데이터의 최하위 비트 da_pos[0]는 딜레이회로(600)에서 소정 시간지연된후 선택신호(

)로써 상기 MUX(500)에 입력된다. 이때 상기 딜레이회로(600)회로의 지연시간은 n비트의 반복 위치데이터 da_pos[n:0]와 같은 순서로 데이터가 출력되도록 설정하면 D0, D0,D1,D2,D2,D3,D4,D4,D5,D5,D6,D7,D7,D8,..과 같은 순서의 데이터가 데이터 처리부로 입력될 수 있게 되는 것이다.Meanwhile, the least significant bit da_pos [0] of the repeated position data output from the repeated data position generator 710 is delayed by the delay circuit 600 for a predetermined time and then the selection signal (

Is input to the MUX 500. At this time, if the delay time of the delay circuit 600 is set to output data in the same order as n-bit repetition position data da_pos [n: 0], D0, D0, D1, D2, D2, D3, D4, D4, Data in the order of D5, D5, D6, D7, D7, D8, ... can be input to the data processing unit.

따라서 본 발명은 리드클럭의 라이징 에지시와 폴링 에지시에 래치출력된 리드 어드레스신호를 이용하여 메모리에 라이트된 데이터를 정상적으로 리드할 수 있게 된다.Therefore, the present invention can normally read data written to the memory by using the read address signal latched at the rising edge and the falling edge of the read clock.

상술한 바와 같이 본 발명은 저해상도의 영상신호를 고해상도의 영상신호로 포맷 변환함에 있어서, 저해상도의 영상신호를 고해상도의 영상신호로 포맷변환하기 위해 사용되는 메모리를 리드 클럭 주파수의 증가없이 액세스할 수 있기 때문에 소비전력이 증가되는 것을 방지할 수 있는 효과가 있다.As described above, in the present invention, in converting a low resolution video signal into a high resolution video signal, a memory used to format convert a low resolution video signal into a high resolution video signal can be accessed without increasing the read clock frequency. Therefore, there is an effect that can be prevented from increasing the power consumption.

Claims

A memory controller for converting a format of an input video signal,

At least one memory for recording data of the input video signal corresponding to an input write address, and reading and outputting data corresponding to an input read address;

A read address generator for generating and outputting a read address of data to be repeatedly read in order to convert the format of the input video signal into a # 2 format, and a selection signal for selecting output data;

And a data selector configured to selectively output data output from the memories according to the selection signal input.

The display apparatus of claim 1, wherein the read address generator comprises: a read address generator;

A repetitive data position generator for generating and outputting repetitive position data of data to be repeatedly read for data conversion;

A first latch for latching the repetitive position data to generate a first lead address at a first edge of a read clock for accessing the memories;

A second latch for latching the repetitive position data to generate a second lead address at a second edge of the read clock;

And a third latch configured to latch out a second lead address output from the second latch at a first edge of the read clock.

The memory controller of claim 2, wherein the least significant bit of the repetitive position data is used as a selection signal.

4. The memory control apparatus of claim 3, wherein the least significant bit is applied to the data selector after being delayed by a delay element for a predetermined time so as to be output in the order of the data indicated by the repetitive position data.

In the memory controller of the format converter, the format of the input video signal is converted into a second format.

First and second memories for recording data of the input video signal corresponding to an input write address, and reading and outputting data corresponding to an input read address;

A read address generator for generating and outputting a read signal of data to be repeatedly read for up-conversion of the input video signal and a selection signal for selecting output data;

A multiplexer for selectively outputting data output from each of the first and second memories according to the selection signal input;

And a delay circuit for delaying the selection signal for a predetermined time.

The apparatus of claim 5, wherein the read address generator comprises: a read address generator;

A repetitive data position generator for generating and outputting repetitive position data of data to be repeatedly read for up-conversion of the input video signal;

A first latch for latching the repetitive position data at a first edge of a read clock for accessing the memories, generating a first lead address, and applying the first lead address to the first memory;

And a third latch for latching and applying the second lead address output from the second latch to the first memory at the first edge of the read clock.

7. The apparatus of claim 6, wherein the least significant bit of the repetitive position data is used as the selection signal.

The memory device of claim 1, wherein the memory comprises: a first memory for recording even-numbered data of the input data;

And a second memory for recording the odd-numbered data of the input data.

The memory controller of claim 1, wherein the read address is a signal generated from repeating position data of data to be repeated for data expansion.

6. The memory controller of claim 5, wherein the read address is a signal generated from repeating position data of data to be repeated for data expansion.