KR100604810B1 - 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법 - Google Patents

반도체 소자의 텅스텐 메탈 게이트 라인 형성방법 Download PDF

Info

Publication number
KR100604810B1
KR100604810B1 KR1020000044326A KR20000044326A KR100604810B1 KR 100604810 B1 KR100604810 B1 KR 100604810B1 KR 1020000044326 A KR1020000044326 A KR 1020000044326A KR 20000044326 A KR20000044326 A KR 20000044326A KR 100604810 B1 KR100604810 B1 KR 100604810B1
Authority
KR
South Korea
Prior art keywords
tungsten
metal gate
etching
polysilicon
film
Prior art date
Application number
KR1020000044326A
Other languages
English (en)
Other versions
KR20020010831A (ko
Inventor
김현우
강창진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000044326A priority Critical patent/KR100604810B1/ko
Publication of KR20020010831A publication Critical patent/KR20020010831A/ko
Application granted granted Critical
Publication of KR100604810B1 publication Critical patent/KR100604810B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법에 관한 것이다. 여기서, 본 발명은 반도체 소자의 텅스텐 메탈 게이트를 식각함에 있어서, 식각 가스로 Cl2 및 O2 혼합가스를 사용하여 유도결합 플라즈마 반응기 내에서 인-시튜로 텅스텐 메탈 게이트를 식각하는 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법을 제공한다. 상기 텅스텐 메탈 게이트는 반도체 기판 상에 게이트 산화막을 성장시킨후 순차적으로 폴리실리콘막, WN막, 텅스텐막 및 실리콘 질화막을 증착하고, 상기 실리콘 질화막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 상기 실리콘 질화막을 식각한 다음, 애슁하여 상기 포토레지스트 패턴을 제거한 구조를 말하며, 상기 Cl2에 대한 O2의 혼합가스비는 40∼60%인 범위에서 사용하며, 상기 유도결합 플라즈마 반응기의 소스 파워는 텅스텐의 식각율이 폴리실리콘의 식각율보다 높게 나타나도록 설정하고, 바이어스 파워는 텅스텐의 식각율이 폴리실리콘의 식각율보다 높게 나타나도록 설정하며, 챔버 압력은 최대의 플라즈마 밀도를 보이는 범위에서 사용한다.

Description

반도체 소자의 텅스텐 메탈 게이트 라인 형성방법{Formation method of tungsten metal gate line in semiconductor devices}
도 1은 본 발명의 바람직한 실시예에 따른 유도결합 플라즈마 반응기의 개략도이다.
도 2 내지 도 5는 유도결합 반응기의 바이어스, 소스 파워, 챔버 압력 및 식각 가스의 유량비 변화에 따른 텅스텐의 식각율, 폴리실리콘의 식각율 및 이들 식각율값의 선택비를 도시한 그래프들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법에 관한 것이다.
최근 반도체 소자의 집적도가 급격히 증가함에 따라 1G급 이상의 소자에서는 서브-쿼터 마이크론(sub-quarter micron, 0.25㎛) 이하의 디자인 룰(design rule)을 갖게 되었다. 이에따라 요구되는 소자 특성도 더욱 까다로와져서 반도체 제조 공정에 특성향상을 위하여 새로운 물질의 도입을 위한 연구 및 평가가 급속도로 진행되고 있다.
대표적인 것은 게이트가 미세화됨에 따라 게이트 라인 선저항이 증가하여 이에 대한 대안으로 메탈 게이트를 고려하고 있다. 이러한 메탈 게이트로서 현재까지 가장 많이 고려되는 금속이 텅스텐(W)이다. 이러한 텅스텐 메탈 게이트의 일반적인 구조는 반도체 기판 상에 게이트 산화막을 형성하고 그 위에 폴리실리콘을 증착하고 다시 WN, TiN 등의 배리어 물질을 증착한 다음 그 상부에 텅스텐을 증착하고 마지막으로 산화막이나 질화막의 하드 마스크를 증착하는 구조이다. 그러나 배리어 물질로서 TiN막은 후속 게이트 패턴 형성후의 산화 열처리에서 배리어 자체가 쉽게 산화되어 문제를 야기하는 경우가 많아 배리어 물질로는 WN막이 널리 사용되고 있다.
그러나 이러한 구조의 텅스텐(W) 게이트 식각 공정에서는 SF6, CF4, Cl2 등의 식각 가스를 주로 사용하는 데, SF6나 CF4를 주로 사용할 경우는 하부 WN막이 텅스텐과 비슷한 식각율을 갖고 있어서 에치 스탑(etch stop) 역할를 할 수 없으며, 더구나 하부 폴리실리콘의 식각율이 텅스텐의 식각율 보다 빨라서 공정 마진이 거의 없으며, Cl2를 주로 사용할 경우에는 텅스텐의 식각율이 매우 느린 반면 폴리실리콘의 식각율은 텅스텐의 식각율보다 빨라 역시 문제가 많다.
본 발명이 이루고자 하는 기술적 과제는 Cl2 및 O2 혼합가스를 사용하여 같은 식각 챔버에서 텅스텐과 폴리실리콘을 모두 식각하면서, 텅스텐 식각시 텅스텐의 식각율은 높고 폴리실리콘의 식각율은 낮은 반도체 소자의 메탈 게이트 라인 형성 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 소자의 텅스텐 메탈 게이트를 식각함에 있어서, 식각 가스로 Cl2 및 O2 혼합가스를 사용하여 유도결합 플라즈마 반응기 내에서 인-시튜로 텅스텐 메탈 게이트를 식각하는 것을 특징으로 하는 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법을 제공한다.
상기 텅스텐 메탈 게이트는 반도체 기판 상에 게이트 산화막을 성장시킨후 순차적으로 폴리실리콘막, WN막, 텅스텐막 및 실리콘 질화막을 증착하고, 상기 실리콘 질화막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 상기 실리콘 질화막을 식각한 다음, 애슁하여 상기 포토레지스트 패턴을 제거한 구조를 말하며, 상기 Cl2에 대한 O2의 혼합가스비는 40∼60%인 범위에서 사용하는 것이 바람직하다.
상기 유도결합 플라즈마 반응기의 소스 파워는 텅스텐의 식각율이 폴리실리콘의 식각율보다 높게 나타나도록 설정하고, 바이어스 파워는 텅스텐의 식각율이 폴리실리콘의 식각율보다 높게 나타나도록 설정하며, 챔버 압력은 최대의 플라즈마 밀도를 보이는 범위에서 사용하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하 는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 바람직한 실시예에 따른 유도결합 플라즈마 반응기의 개략도이다. 도 2 내지 도 5는 유도결합 반응기의 바이어스, 소스 파워, 챔버 압력 및 식각 가스의 유량비 변화에 따른 텅스텐의 식각율, 폴리실리콘의 식각율 및 이들 식각율값의 선택비를 도시한 그래프들이다.
도 1을 참조하면, 상기의 텅스텐 메탈 게이트 라인이 형성된 웨이퍼(W)는 플라즈마 식각 공정을 위하여, 도 1에 도시된 바와 같은 유도결합 플라즈마 반응기(100)내로 도입된다. 상기 유도결합 플라즈마 반응기(100)에는 그 상부에 플라즈마를 발생시키기 위한 RF 전력을 공급하기 위한 소스전원(102)이 접속된다. 상기 유도결합 플라즈마 반응기(100) 내에 웨이퍼(W)를 설치하기 위한 웨이퍼지지 기판(104)이 설치되고, 이 기판에는 바이어스 RF 전력을 공급하는 바이어스 전원(106)이 접속된다. 유도결합 플라즈마 반응기(100) 내에는 식각 가스로서 Cl2 및 O2 혼합가스가 충전된다. 유도결합 반응기(100) 내로 도입된 웨이퍼(W)는 웨이퍼지지 기판(104)에 로딩된다.
하기의 실험예들은 반도체 기판 상에 게이트 산화막을 성장시킨 후 폴리실리콘막을 1000Å 증착하고, 상기 폴리실리콘막 상에 WN막을 100Å 정도 증착하고, 다시 상기 WN막 상에 텅스텐막을 1000Å 증착하였다. 최종적으로 상기 텅스텐막 상에 실리콘 질화막을 증착하고 포토레지스트 패턴을 형성한 다음, 상기 포토레지스트 패턴을 마스크로 하여 상기 실리콘 질화막을 식각하고, 상기 포토레지스트 패턴을 제거하기 위하여 에슁(ashing)한 후, 상기 실리콘 질화막을 마스크로 하여 실험한 결과들이다.
<실험예1>
도 2는 유도결합 플라즈마 반응기의 바이어스 파워의 변화에 따른 텅스텐의 식각율, 폴리실리콘의 식각율 및 이들의 식각율 값의 선택비를 도시한 그래프이다. 도 2를 참조하면, 소스 파워는 1500W, 압력은 5mtorr, 식각 가스는 60%의 Cl2 및 40%의 O2 혼합가스를 사용하고, 바이어스 파워는 200W∼400W 범위에서 변화를 시켜가며 실험한 결과 텅스텐의 식각율이 분당 1500Å 이상으로 높아졌으며, 또한 폴리실리콘의 식각율은 오히려 텅스텐의 식각율보다 낮은 값을 보여 텅스텐 메탈 게이트의 드라이 에칭 공정조건으로 사용하기에 적합하다는 것을 알수 있다. 즉, 텅스텐의 식각율이 높고 상대적으로 폴리실리콘의 식각율이 낮은 텅스텐 메탈 게이트의 드라이 에칭 공정조건은 어느 정도 이상의 바이어스가 인가되는 것이 필요하다는 것을 알 수 있다.
<실험예2>
도 3은 유도결합 플라즈마 반응기의 소스 파워의 변화에 따른 텅스텐의 식각율, 폴리실리콘의 식각율 및 이들 식각율값의 선택비를 도시한 그래프이다. 즉, 소스 파워를 1000W에서 2000W로 증가시켜 가면서 텅스텐 및 폴리실리콘의 식각율 결 과를 나타낸 그래프이다. 이 경우 바이어스 파워는 300W, 압력은 5mtorr, 식각 가스는 60%의 Cl2 및 40%의 O2 혼합가스를 사용하였다. 도 3에서 알 수 있듯이 소스 파워를 증가시킴에 따라 텅스텐의 식각율은 증가하나, 폴리실리콘의 식각율은 오히려 감소하여 소스 파워가 클수록 텅스텐 메탈 게이트의 드라이 에칭 공정조건으로 적합하다는 것을 알 수 있다.
<실험예3>
도 4는 유도결합 플라즈마 반응기의 챔버 압력 변화에 따른 텅스텐의 식각율, 폴리실리콘의 식각율 및 이들 식각율값의 선택비를 도시한 그래프이다. 소스 파워는 1500W, 바이어스 파워는 300W, 식각 가스는 60%의 Cl2 및 40%의 O2 혼합가스를 사용하여 실험한 결과이다. 도 4를 참조하면, 챔버 압력이 3mtorr 내지 5mtorr에서는 텅스텐의 식각율이 높다가 5mtorr 이상의 압력, 즉 5mtorr 내지 10mtorr 사이에서는 텅스텐의 식각율이 감소하고 있으나, 챔버 압력이 3mtorr 내지 10mtorr 범위에서는 텅스텐의 식각율이 폴리실리콘의 식각율보다 상대적으로 높기 때문에 텅스텐 메탈 게이트의 드라이 에칭 공정조건으로 적합하다는 것을 알 수 있다. 본 실험예는 챔버 압력이 3mtorr 이상의 압력에서 실험한 결과이나, 도 4에서 나타난 바와 같이 3mtorr 이하의 압력에서도 텅스텐의 식각율이 폴리실리콘의 식각율보다 높다는 것을 알 수 있으므로 텅스텐 메탈 게이트의 드라이 에칭 공정조건으로 적합한 챔버 압력은 1mtorr∼10mtorr 정도의 범위이다.
<실험예4>
도 5는 텅스텐 메탈 게이트의 식각 가스인 Cl2 및 O2 혼합가스의 유량비 변화에 따른 텅스텐의 식각율, 폴리실리콘의 식각율 및 이들 식각율값의 선택비를 도시한 그래프이다. 소스 파워는 1500W, 바이어스 파워는 300W, 압력은 5mtorr에서 실험한 결과이다. 도 5를 참조하면, O2 유량비가 20%에서 40%로 증가함에 따라 텅스텐의 식각율도 1700Å/분에서 2700Å/분 정도로 증가하였다. 그러나 O2 유량비가 40% 이상일 경우, 즉 40% 내지 60%일 경우에는 텅스텐의 식각율이 감소하여 O2 유량비가 60%에서는 1000Å/분 이하의 텅스텐의 식각율을 갖는다. 폴리실리콘의 식각율은 O2 유량비가 증가함에 따라 계속적으로 감소하였다. 따라서 텅스텐의 식각율이 폴리실리콘의 식각율보다 상대적으로 높은 텅스텐 메탈 게이트의 드라이 에칭 공정조건은 Cl2에 대한 O2의 유량비가 40∼60% 정도가 적합하다는 것을 알 수 있다.
상기의 실험예들을 종합하여 볼 때, 텅스텐의 식각율이 높고 상대적으로 폴리실리콘의 식각율이 낮은 텅스텐 메탈 드라이 에칭 공정조건은 플라즈마 밀도가 높은 분위기에서 어느 정도 이상의 바이어스가 인가되는 것이 필요하다. 즉, 어느 정도 이상의 바이어스 파워가 인가되면 텅스텐이 Cl2 및 O2 혼합가스와 잘 반응하여 높은 텅스텐의 식각율을 갖는다. Cl에 대한 O의 혼합가스비는 40∼60% 범위에서 사용하는 것이 바람직하다. 소스 파워의 증가 역시 플라즈마 밀도를 증가시킨다. 또한 챔버 압력은 3mtorr 내지 5mtorr에서 높은 플라즈마 밀도를 보이다가 5mtorr 이상으로 압력이 증가함에 따라서 플라즈마 밀도가 감소하였으나, 챔버 압력이 1∼10mtorr 사이의 범위에서는 텅스텐의 식각율이 폴리실리콘의 식각율보다 높고 식각속도도 빠르기 때문에 텅스텐 메탈 게이트 에칭 공정조건으로 적합하다.
그러나 이러한 에칭조건은 유도결합 플라즈마 반응기의 종류마다 소스 파워 및 바이어스 파워의 효율성에 차이가 있어 다른 범위를 보일 수 있으며, 높은 밀도를 갖는 압력 범위도 역시 유도결합 플라즈마 반응기의 종류에 따라 차이를 보일 수 있다.
본 발명에 의한 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법에 의하면, Cl2 및 O2 혼합가스을 드라이 에칭의 식각 가스로 사용하여 같은 식각 챔버에서 텅스텐과 폴리실리콘을 모두 식각하면서 텅스텐의 식각율이 1000Å/분 이상으로 비교적 빠르며, 폴리실리콘의 식각율은 텅스텐의 식각율보다 낮아 공정마진이 넓은 반도체 소자의 텅스텐 메탈 게이트를 형성할 수 있다.

Claims (3)

  1. 반도체 소자의 텅스텐 메탈 게이트를 식각함에 있어서,
    식각 가스로 Cl2 및 O2 혼합가스를 사용하여 유도결합 플라즈마 반응기 내에서 인-시튜로 텅스텐 메탈 게이트를 식각하는 것을 특징으로 하는 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법.
  2. 제1항에 있어서,
    상기 텅스텐 메탈 게이트는 반도체 기판 상에 게이트 산화막을 성장시킨후 순차적으로 폴리실리콘막, WN막, 텅스텐막 및 실리콘 질화막을 증착하고, 상기 실리콘 질화막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 상기 실리콘 질화막을 식각한 다음, 애슁하여 상기 포토레지스트 패턴을 제거한 구조를 말하며, 상기 Cl2에 대한 O2의 혼합가스비는 40∼60%인 것을 특징으로 하는 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법.
  3. 제1항에 있어서,
    상기 유도결합 플라즈마 반응기의 소스 파워는 텅스텐의 식각율이 폴리실리콘의 식각율보다 높게 나타나도록 설정하고, 바이어스 파워는 텅스텐의 식각율이 폴리실리콘의 식각율보다 높게 나타나도록 설정하며, 챔버 압력은 최대의 플라즈마 밀도를 보이는 범위에서 사용하는 것을 특징으로 하는 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법.
KR1020000044326A 2000-07-31 2000-07-31 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법 KR100604810B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000044326A KR100604810B1 (ko) 2000-07-31 2000-07-31 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000044326A KR100604810B1 (ko) 2000-07-31 2000-07-31 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법

Publications (2)

Publication Number Publication Date
KR20020010831A KR20020010831A (ko) 2002-02-06
KR100604810B1 true KR100604810B1 (ko) 2006-07-26

Family

ID=19681023

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000044326A KR100604810B1 (ko) 2000-07-31 2000-07-31 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법

Country Status (1)

Country Link
KR (1) KR100604810B1 (ko)

Also Published As

Publication number Publication date
KR20020010831A (ko) 2002-02-06

Similar Documents

Publication Publication Date Title
KR101318898B1 (ko) 탄소계 하드마스크를 개방하기 위한 프로세스
US6291357B1 (en) Method and apparatus for etching a substrate with reduced microloading
KR100274080B1 (ko) 드라이에칭방법
US7015124B1 (en) Use of amorphous carbon for gate patterning
KR101476435B1 (ko) 다중-레이어 레지스트 플라즈마 에치 방법
US5883007A (en) Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading
KR19990082633A (ko) 반도체 웨이퍼를 에칭하기 위한 방법과 장치
KR20030066673A (ko) 반도체 구조에서 텅스텐 또는 질화 텅스텐 전극 게이트식각 방법
JPH08264510A (ja) シリコン窒化膜のエッチング方法およびエッチング装置
KR20060032648A (ko) 마스킹 방법
KR100291154B1 (ko) 폴리사이드막의드라이에칭방법
KR20010042983A (ko) 고 종횡비 개구를 형성하는 방법
KR100743873B1 (ko) 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술
KR100747671B1 (ko) 드라이 에칭 방법 및 반도체 장치의 제조 방법
KR100595090B1 (ko) 포토레지스트 마스크를 사용한 개선된 엣칭방법
US5549784A (en) Method for etching silicon oxide films in a reactive ion etch system to prevent gate oxide damage
US6103631A (en) Method of manufacturing semiconductor device
KR100593826B1 (ko) 드라이 에칭 방법
KR100503814B1 (ko) 반도체 소자의 게이트 형성 방법
JPH10150019A (ja) フォトレジスト選択性を向上し重合体密着性を改善するためのプラズマ反応処理法
US5968278A (en) High aspect ratio contact
JP2687787B2 (ja) ドライエッチング方法
KR100604810B1 (ko) 반도체 소자의 텅스텐 메탈 게이트 라인 형성방법
TW202401566A (zh) 電漿處理方法
JP3445584B2 (ja) 反射防止膜のエッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee