KR100604268B1 - Active Matrix Liquid Crystal Display And Driving Method Thereof - Google Patents

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Abstract

본 발명은 플리커 및 잔상을 제거함과 아울러 패널의 크기 및 성격에 적응적으로 응답할 수 있는 액티브 매트릭스 액정표시장치 및 그 구동방법에 관한 것이다.The present invention relates to an active matrix liquid crystal display device and a driving method thereof capable of adaptively responding to the size and characteristics of a panel while removing flicker and afterimages.

본 발명은 고전위 게이트전압이 연속된 게이트라인들에 인가되기 전 상태에서 고전위 게이트전압의 레벨을 변화시키는 조절수단과; 조절수단에 의해 고전위 게이트전압의 레벨이 변화되는 시점을 제어하기 위한 충격계수 조절수단을 구비하는 것을 특징으로 한다.The present invention provides control means for changing the level of the high potential gate voltage in a state before the high potential gate voltage is applied to the continuous gate lines; And an impact coefficient adjusting means for controlling the timing at which the level of the high potential gate voltage is changed by the adjusting means.

Description

액티브 매트릭스 액정표시장치 및 그 구동방법 {Active Matrix Liquid Crystal Display And Driving Method Thereof}Active Matrix Liquid Crystal Display And Driving Method Thereof}

도 1은 통상의 액정표시장치를 개략적으로 도시하는 도면.1 is a diagram schematically showing a conventional liquid crystal display device.

도 2a 내지 도 2c는 폴링에지가 완만하게 변하는 스캐닝신호의 파형도.2A to 2C are waveform diagrams of a scanning signal in which the falling edge is changed gently.

도 3은 본 발명의 실시 예에 따른 액티브 매트릭스 액정표시장치를 개략적으로 도시하는 도면.3 is a schematic view of an active matrix liquid crystal display device according to an embodiment of the present invention;

도 4는 본 발명의 다른 실시 예에 따른 액티브 매트릭스 액정표시장치를 개략적으로 도시하는 도면.4 is a schematic view of an active matrix liquid crystal display according to another exemplary embodiment of the present invention.

도 5 및 도 6은 도 4에 도시된 주요부분에 대한 출력파형도.5 and 6 are output waveform diagrams of the main part shown in FIG.

도 7은 본 발명의 또 다른 실시 예에 따른 액티브 매트릭스 액정표시장치를 개략적으로 도시하는 도면.7 is a schematic view of an active matrix liquid crystal display device according to still another embodiment of the present invention;

도 8은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기의 제1 실시 예를 도시하는 도면.FIG. 8 shows a first embodiment of the impact coefficient regulator shown in FIGS. 3, 4 and 7;

도 9는 도 8에 도시된 지연회로의 제1 실시 예를 도시하는 도면.FIG. 9 shows a first embodiment of the delay circuit shown in FIG. 8; FIG.

도 10은 도 8에 도시된 지연회로의 제2 실시 예를 도시하는 도면.FIG. 10 shows a second embodiment of the delay circuit shown in FIG. 8; FIG.

도 11은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기의 제2 실시 예를 도시하는 도면.FIG. 11 shows a second embodiment of the impact factor regulator shown in FIGS. 3, 4 and 7;

도 12는 도 11에 도시된 주요부분에 대한 출력 파형도.FIG. 12 is an output waveform diagram of the main part shown in FIG. 11; FIG.

도 13은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기의 제3 실시 예를 도시하는 도면.FIG. 13 is a view showing a third embodiment of the impact coefficient regulator shown in FIGS. 3, 4, and 7;

도 14 및 도 15는 도 13에 도시된 주요부분에 대한 출력 파형도.14 and 15 are output waveform diagrams for the main parts shown in FIG.

도 16은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기의 제4 실시 예를 도시하는 도면.FIG. 16 shows a fourth embodiment of the impact coefficient regulator shown in FIGS. 3, 4 and 7;

도 17은 도 16에 도시된 주요부분에 대한 출력 파형도.FIG. 17 is an output waveform diagram of the main part shown in FIG. 16; FIG.

도 18은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기의 제5 실시 예를 도시하는 도면.FIG. 18 shows a fifth embodiment of the impact factor regulator shown in FIGS. 3, 4 and 7;

도 19는 도 18에 도시된 주요부분에 대한 출력 파형도.FIG. 19 is an output waveform diagram of the main part shown in FIG. 18; FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10,20,30 : 액정패널 11,21,31 : 화소10,20,30: liquid crystal panel 11,21,31: pixel

12,22,52 : 데이터 드라이버 14,24,34,51 : 게이트 드라이버12,22,52: Data driver 14,24,34,51: Gate driver

16,23,53 : 쉬프트 레지스터 18,25 : 레벨 쉬프터16,23,53: shift register 18,25: level shifter

19,55,56,59,61 : 인버터 25S,38 : 제어용 스위치19,55,56,59,61: Inverter 25S, 38: Control switch

26,40 : 저전위 게이트전압 발생기 27,44 : 고전위 전압 발생기26,40: Low potential gate voltage generator 27,44: High potential voltage generator

28,42 : 고전위 게이트전압 발생기 29,46 : 전압조절기28,42: High potential gate voltage generator 29,46: Voltage regulator

30 : 타이밍 제어기 31 : 기준클럭발생기30: timing controller 31: reference clock generator

32,48,65 : 충격계수 조절기 36 : 쉬프트 레지스터 셀32,48,65: Impact modifier 36: Shift register cell

50 : 2접점 제어용 스위치 54 : D-형 플립플롭50: 2-contact control switch 54: D-type flip-flop

57,63 : p-형 트랜지스터 58,62 : n-형 트랜지스터
60 : NAND 게이트 소자 64 : 스위칭 트랜지스터
70 : 지연회로 72 : 논리회로57,63: p-type transistor 58,62: n-type transistor
60: NAND gate element 64: switching transistor
70: delay circuit 72: logic circuit

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본 발명은 액티브 매트릭스 액정표시장치에 관한 것으로, 특히 액정으로 구성된 화소에 접속되어진 트랜지스터에 게이트 펄스를 공급하는 수단을 구비하는 액티브 매트릭스 액정표시장치 및 그 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix liquid crystal display device, and more particularly, to an active matrix liquid crystal display device having a means for supplying a gate pulse to a transistor connected to a pixel composed of liquid crystal, and a driving method thereof.

통상의 액티브 매트릭스 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정표시장치는 도 1에 도시된 바와 같이 액정패널(10) 상의 신호라인들(SL1내지SLm)을 구동하는 데이터 드라이버(12)와, 액정패널(10) 상의 게이트라인들(GL1내지GLn)을 구동하기 위한 게이트 드라이버(14)를 구비하게 된다. 액정패널(10)에는 신호라인(SL) 및 게이트라인(GL)에 접속되는 화소들(11)이 액티브 매트릭스 형태로 배열되게 된다. 화소들(11) 각각은 신호라인(SL)으로부터의 데이터 전압신호(DVS)에 응답하여 투과 광량을 조절하는 액정셀(Clc)과, 게이트라인(GL)으로부터의 스캐닝신호(SCS)에 응답하여 신호라인(SL)으로부터 액정셀(Clc)에 공급될 데이터 전압신호(DVS)를 절환하는 박막 트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)(CMN)로 구성되게 된다. 데이터 드라이버(12)는 게이트라인들(GL1내지GLn)이 순차적으로 구동됨에 따라 신호라인들(SL1내지SLm) 모두에 데이터 전압신호(DVS)를 공급하게 된다. 한편, 게이트 드라이버(14)는 스캐닝신호(SCS)를 게이트라인들(GL1내지GLn)에 순차적으로 공급함으로써 게이트라인들(GL1내지GLn)이 수평동기 기간동안 순차적으로 인에이블 되게 한다. 이를 위하여, 제어라인(CL)으로부터의 게이트 스타트 펄스(GSP) 및 게이트 클럭라인(GCL)으로부터의 게이트 스캔 클럭(GSC)에 응답하는 쉬프트 레지스터(16)와, 쉬프트 레지스터(16)와 게이트라인들(GL1내지GLn) 사이에 접속되어진 레벨 쉬프터(18)로 구성되게 된다. 쉬프트 레지스터(16)는 제어라인(CL)으로부터의 게이트 스타트 펄스(GSP)를 n개의 출력단자(QT1내지QTn)들 중 어느 한 출력단자 쪽으로 출력되게 함과 아울러 게이트 스캔 클럭(GSC)에 응답하여 게이트 스타트 펄스(GSP)를 제1 출력단자(QT1)로부터 제n 출력단자(QTn)쪽으로 순차적으로 이동시키게 된다. 레벨쉬프터(18)는 쉬프트 레지스터(16)의 출력신호들의 전압레벨을 쉬프트 시킴으로써 n개의 스캐닝신호(SCS)가 발생되게 한다. 이를 위하여, 레벨쉬프터(18)는 쉬프트 레지스터(16)의 n개의 출력단자(QT1내지QTn)와 n개의 게이트라인(GL1∼GLn) 사이에 접속되어 제1 및 제2 전압라인(FVL,SVL)으로부터의 직류 형태의 저전위 및 고전위 게이트전압들(Vgl,Vgh)을 공급받는 n개의 인버터(19)로 구성되게 된다. 인버터(19)는 쉬프트 레지스터(16)의 출력단자(QT)로부터의 논리상태에 따라 저전위 및 고전위 게이트전압들(Vgl,Vgh) 중 어느 하나를 선택적으로 게이트라인(GL)에 공급하게 된다. 이에 따라, n개의 스캐닝신호들(SCS) 중 어느 하나만이 고전위 게이트전압(Vgh)을 가지게 된다. 이 고전위 게이트전압(Vgh)을 가지는 스캐닝신호(SCS)를 게이트라인(GL)으로부터 공급받아 TFT(CMN)가 턴-온(Turn-On)되고, TFT(CMN)가 턴-온되는 기간 액정셀(Clc)은 데이터 전압신호(DVS)를 충전하게 된다. 이렇게 액정셀(Clc)에 충전되어진 전압은 TFT(CMN)가 턴-오프(Turn-off) 될 때 떨어지게 되므로 데이터 전압신호(DVS)의 전압 보다 낮아지게 된다. 이때, 액정셀(Clc)에 충전되어진 전압과 데이터 전압신호(DVS)와의 차전압에 해당하는 피드 트로우 전압 (Feed Through Voltage, ΔVp)이 발생되게 된다. 이 피드 트로우 전압(ΔVp)은 TFT(CMN)의 게이트단자와 액정셀(Clc) 사이에 존재하는 기생용량에 의해 발생되는 것으로써 액정셀(Clc)의 광 투과 량을 주기적으로 변화시키게 된다. 이 결과, 액정패널(10)상에 표시되는 화상에서 플리커 및 잔상이 발생되게 된다.Conventional active matrix liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. As shown in FIG. 1, the liquid crystal display includes a data driver 12 driving signal lines SL1 to SLm on the liquid crystal panel 10 and gate lines GL1 to GLn on the liquid crystal panel 10. And a gate driver 14 for driving the same. In the liquid crystal panel 10, the pixels 11 connected to the signal line SL and the gate line GL are arranged in an active matrix form. Each of the pixels 11 includes a liquid crystal cell Clc for adjusting the amount of transmitted light in response to the data voltage signal DVS from the signal line SL, and a scan signal SCS from the gate line GL. A thin film transistor (hereinafter referred to as "TFT") CMN for switching the data voltage signal DVS to be supplied from the signal line SL to the liquid crystal cell Clc. The data driver 12 supplies the data voltage signal DVS to all of the signal lines SL1 to SLm as the gate lines GL1 to GLn are sequentially driven. On the other hand, the gate driver 14 sequentially supplies the scanning signal SCS to the gate lines GL1 to GLn to enable the gate lines GL1 to GLn sequentially during the horizontal synchronization period. To this end, the shift register 16, the shift register 16 and the gate lines in response to the gate start pulse GSP from the control line CL and the gate scan clock GSC from the gate clock line GCL. The level shifter 18 is connected between GL1 and GLn. The shift register 16 causes the gate start pulse GSP from the control line CL to be output to one of the n output terminals QT1 to QTn and in response to the gate scan clock GSC. The gate start pulse GSP is sequentially moved from the first output terminal QT1 toward the nth output terminal QTn. The level shifter 18 shifts the voltage levels of the output signals of the shift register 16 to generate n scanning signals SCS. For this purpose, the level shifter 18 is connected between the n output terminals QT1 to QTn of the shift register 16 and the n gate lines GL1 to GLn to form the first and second voltage lines FVL and SVL. It is composed of n inverters 19 supplied with low potential and high potential gate voltages Vgl and Vgh in a direct current form. The inverter 19 selectively supplies one of the low and high potential gate voltages Vgl and Vgh to the gate line GL according to a logic state from the output terminal QT of the shift register 16. . Accordingly, only one of the n scanning signals SCS has the high potential gate voltage Vgh. Liquid crystal during a period in which the TFT (CMN) is turned on and the TFT (CMN) is turned on by receiving the scanning signal SCS having the high potential gate voltage Vgh from the gate line GL. The cell Clc charges the data voltage signal DVS. The voltage charged in the liquid crystal cell Clc is lowered when the TFT CMN is turned off, which is lower than the voltage of the data voltage signal DVS. At this time, a feed through voltage (ΔVp) corresponding to a difference voltage between the voltage charged in the liquid crystal cell Clc and the data voltage signal DVS is generated. The feed throw voltage ΔVp is generated by the parasitic capacitance present between the gate terminal of the TFT CMN and the liquid crystal cell Clc, thereby periodically changing the light transmission amount of the liquid crystal cell Clc. As a result, flicker and residual images are generated in the image displayed on the liquid crystal panel 10.

이와 같은 피드 트로우 전압(△Vp)을 억압하기 위한 방안으로, 보조 캐패시터(Cst)가 도 1에서와 같이 액정셀(Clc)에 병렬로 접속되기도 한다. 이 보조 캐패시터(Cst)는 TFT(CMN)가 턴-오프 될 때 감소되는 액정셀 전압을 보충함으로써 피드 트로우 전압(△Vp)을 수학식 1과 같이 억압되게 한다.As a scheme for suppressing the feed throw voltage ΔVp, the auxiliary capacitor Cst may be connected to the liquid crystal cell Clc in parallel as shown in FIG. 1. The auxiliary capacitor Cst compensates for the liquid crystal cell voltage that is reduced when the TFT CMN is turned off, thereby suppressing the feed-through voltage ΔVp as shown in Equation (1).

Figure 111999005631421-pat00001
Figure 111999005631421-pat00001

수학식 1에 있어서, Von은 TFT(CMN)의 턴-온 시의 게이트라인(GL) 상의 전압이고, Voff는 TFT(CMN)의 턴-오프시의 게이트라인(GL) 상의 전압이며, Cgs는 TFT(CMN)의 게이트단자와 액정셀(Clc) 사이에 존재하는 기생 캐패시터의 용량값이다. 수학식 1 에서와 같이, 피드 트로우 전압(△Vp)은 TFT(CMN)의 턴-온 및 턴-오프 시의 게이트 라인(GL)에서의 전압 차에 따라 커지게 된다. 이러한 피드 트로우 전압(△Vp)을 충분하게 억압하기 위해서는 보조 캐패시터(Cst)의 용량이 커져야만 한다. 그러나, 보조 캐패시터(Cst)의 용량이 커지게 되면 화소의 개구부가 커지게 하므로 충분한 표시 콘트라스트가 얻어질 수 없게 한다. 이로 인하여, 보조 캐패시터(Cst)에 의해서는 피드 트로우 전압(△Vp)이 충분하게 억압되기 곤란하다.In Equation 1, Von is a voltage on gate line GL at turn-on of TFT (CMN), Voff is a voltage on gate line GL at turn-off of TFT (CMN), and Cgs is It is a capacitance value of a parasitic capacitor existing between the gate terminal of the TFT (CMN) and the liquid crystal cell Clc. As in Equation 1, the feed through voltage DELTA Vp becomes large according to the voltage difference in the gate line GL at the turn-on and turn-off of the TFT CMN. In order to sufficiently suppress the feed throw voltage DELTA Vp, the capacity of the auxiliary capacitor Cst must be increased. However, when the capacitance of the auxiliary capacitor Cst becomes large, the opening of the pixel becomes large, so that sufficient display contrast cannot be obtained. For this reason, it is difficult for the auxiliary capacitor Cst to fully suppress the feed through voltage DELTA Vp.

피드 트로우 전압(△Vp)을 억압하기 위한 다른 방법으로는, 스캐닝신호(SCS)의 폴링에지를 완만하게 하는 스캐닝신호 제어방식의 액정표시장치들이 제안되고 있다. 스캐닝신호 제어방식의 액정표시장치에서는, 스캐닝신호(SCS)의 폴링에지가 도 2a와 같은 선형 함수나 도 2b와 같은 지수함수, 또는 도 2c와 같은 램프함수 형태로 변하게 된다. 이를 위하여, 스캐닝신호 제어방식의 액정표시장치는 스캐닝신호의 하강시점을 제어하기 위한 타이밍신호를 요구한다. 이러한 타이밍신호는 통상 제어 집적회로(Integrated Circuit, 이하 "IC"라 함)에서 발생되게 된다.As another method for suppressing the feed through voltage DELTA Vp, liquid crystal display devices of a scanning signal control method for smoothing the falling edge of the scanning signal SCS have been proposed. In the liquid crystal display of the scanning signal control method, the falling edge of the scanning signal SCS is changed into a linear function as shown in FIG. 2A, an exponential function as shown in FIG. 2B, or a ramp function as shown in FIG. 2C. To this end, the liquid crystal display device of the scanning signal control method requires a timing signal for controlling the falling time of the scanning signal. Such a timing signal is usually generated in an integrated circuit (hereinafter referred to as "IC").

그러나, 완만한 하강에지를 가지는 스캐닝신호는 패널의 크기(Size)에 따라 그 하강시점이 달라져야 한다. 또한, 스캐닝신호의 하강에지는 동일한 크기의 동일한 모델의 패널이라 할지라도 그 패널의 성격에 따라서 달라지게 된다. 이로 인하여, 스캐닝신호의 하강시점을 제어하기 위한 타이밍신호는 패널의 크기 및 패널의 성격에 따라 달라져야만 한다. 이 결과, 스캐닝신호의 하강시점을 제어하게 되 는 제어IC는 패널의 크기 및 패널의 성격 등에 따라 다르게 설계되어야만 한다.However, a scanning signal having a gentle falling edge should have a different dropping point depending on the size of the panel. Also, even if the falling edge of the scanning signal is the same model panel of the same size, it varies according to the characteristics of the panel. For this reason, the timing signal for controlling the falling time of the scanning signal should vary depending on the size of the panel and the characteristics of the panel. As a result, the control IC controlling the falling time of the scanning signal must be designed differently according to the size of the panel and the characteristics of the panel.

따라서, 본 발명의 목적은 플리커 및 잔상을 제거함과 아울러 패널의 크기 및 성격에 적응적으로 응답할 수 있는 액티브 매트릭스 액정표시장치 및 그 구동방법을 제공함에 있다.
Accordingly, an object of the present invention is to provide an active matrix liquid crystal display device and a driving method thereof capable of adaptively responding to the size and nature of a panel while eliminating flicker and afterimages.

상기 목적을 달성하기 위하여 본 발명은 게이트라인 및 신호라인과의 교차점에 위치함과 아울러 상기 게이트라인 및 신호라인에 접속되어진 박막트랜지스터를 가지는 화소와, 상기 게이트라인에 접속되어 고전위 게이트전압 및 저전위 게이트전압을 입력하고 상기 게이트라인들이 순차적으로 구동하게끔 상기 고전위 게이트전압 및 저전위 게이트전압 중 어느 하나를 출력하는 게이트 드라이버를 구비하는 액정표시장치에 있어서, 상기 고전위 게이트전압이 상기 연속된 게이트라인들에 인가되기 전 상태에서 상기 고전위 게이트전압의 레벨을 변화시키는 조절수단과; 상기 조절수단에 의해 상기 고전위 게이트전압의 레벨이 변화되는 시점을 제어하기 위한 충격계수 조절수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a pixel having a thin film transistor positioned at an intersection point of a gate line and a signal line and connected to the gate line and a signal line, and connected to the gate line, and having a high potential gate voltage and a low voltage. A liquid crystal display comprising a gate driver configured to input a potential gate voltage and output one of the high potential gate voltage and the low potential gate voltage to sequentially drive the gate lines. Adjusting means for changing a level of the high potential gate voltage in a state before being applied to gate lines; And an impact coefficient adjusting means for controlling a time point at which the level of the high potential gate voltage is changed by the adjusting means.

본 발명은 게이트라인 및 신호라인과의 교차점에 위치함과 아울러 상기 게이트라인 및 상기 신호라인에 접속되어진 박막트랜지스터를 가지는 화소와, 상기 게이트라인에 접속됨과 아울러 쉬프트 레지스터를 가지는 게이트 드라이버를 구비하는 액정표시장치를 구동하는 방법에 있어서, 저전위 게이트전압과 주기적으로 레벨이 변화되는 고전위 게이트전압을 발생하는 단계와; 상기 고전위 게이트전압 레벨의 변화시점을 조절하는 단계와; 스위치소자를 경유하여 상기 게이트라인에 상기 조절된 고전위 게이트전압을 공급하는 단계와; 상기 스위치소자를 경유하여 상기 게이트라인에 상기 저전위 게이트전압을 공급하는 단계를 포함하는 것을 특징으로 한다.The present invention provides a liquid crystal having a pixel positioned at an intersection point of a gate line and a signal line and having a thin film transistor connected to the gate line and the signal line, and a gate driver connected to the gate line and having a shift register. A method of driving a display device, the method comprising: generating a low potential gate voltage and a high potential gate voltage at which a level changes periodically; Adjusting a time of change of the high potential gate voltage level; Supplying the regulated high potential gate voltage to the gate line via a switch element; And supplying the low potential gate voltage to the gate line via the switch element.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 본 발명의 실시 예를 첨부한 도 3 내지 도 19를 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to Figures 3 to 19 attached to an embodiment of the present invention will be described in detail.

도 3을 참조하면, 액정패널(20) 상의 신호라인들(SL1내지SLm)을 구동하는 데이터 드라이버(22)와, 액정패널(20) 상의 게이트라인들(GL1내지GLn)을 구동하기 위한 게이트 드라이버(24)를 구비하는 본 발명의 실시 예에 따른 액티브 매트릭스 액정표시장치가 도시되어 있다. 액정패널(20)에는 신호라인(SL) 및 게이트라인(GL)에 접속되는 화소들(21)이 액티브 매트릭스 형태로 배열되게 된다. 화소들(21) 각각은 신호라인(SL)으로부터의 데이터 전압신호(DVS)에 응답하여 투과광량을 조절하는 액정셀(Clc)과, 게이트라인(GL)으로부터의 스캐닝신호(SCS)에 응답하여 신호라인(SL)으로부터 액정셀(Clc)에 공급될 데이터 전압신호(DVS)를 절환하는 TFT(CMN)로 구성되게 된다. 또한, 화소들(21) 각각에는 보조 캐패시터(Cst)가 액정셀(Clc)에 병렬로 접속되게 된다. 이 보조 캐패시터(Cst)는 액정셀(Clc)에 충전되어진 전압을 완충하게 된다. 데이터 드라이버(22)는 게이트라인들(GL1내지GLn)이 순차적으로 구동됨에 따라 신호라인들(SL1내지SLm) 모두에 데이터 전압신호(DVS)를 공급하게 된다. 게이트 드라이버(24)는 스캐닝신호(SCS)를 게이트라인들(GL1내지GLn)에 순차적으로 공급함으로써 게이트라인들(GL1내지GLn)이 수평동기기간씩 순차적으로 인에이블 되게 한다. 이를 위하여, 제어라인(CL)으로부터의 게이트 스타트 펄스(GSP) 및 게이트 클럭라인(GCL)으로부터의 게이트 스캔 클럭(GSC)에 응답하는 쉬프트 레지스터(23)와, 쉬프트 레지스터(23)와 게이트라인들(GL1내지GLn) 사이에 접속되어진 레벨 쉬프터(25)로 구성되게 된다. 쉬프트 레지스터(23)는 제어라인(CL)으로부터의 게이트 스타트 펄스(GSP)를 n개의 출력단자(QT1내지QTn)들 중 어느 한 출력단자 쪽으로 출력되게 함과 아울러 게이트 스캔 클럭(GSC)에 응답하여 게이트 스타트 펄스(GSP)를 제1 출력단자(QT1)로부터 제n 출력단자(QTn)쪽으로 순차적으로 이동시키게 된다. 또한, 쉬프트 레지스터(23)는 로직 전압 레벨에 해당하는 5V를 가지는 집적회로 구동 전압에서 동작한다. 레벨쉬프터(25)는 쉬프트 레지스터(23)의 출력신호들의 전압레벨을 쉬프트 시킴으로써 n개의 스캐닝신호(SCS)가 발생되게 한다. 이를 위하여, 레벨쉬프터(25)는 쉬프트 레지스터(23)의 n개의 출력단자(QT1내지QTn)와 n개의 게이트라인(GL1∼GLn) 사이에 접속되고 제1 및 제2 전압라인(FVL,SVL)으로부터의 저전위 및 고전위 게이트전압들(Vgl,Vgh)을 절환하기 위한 n개의 제어용 스위치(25S)로 구성되게 된다. 제어용 스위치(25S)는 쉬프트 레지스터(23)의 출력단자(QT)로부터의 논리상태에 따라 저전위 및 고전위 게이트전압들(Vgl,Vgh) 중 어느 하나를 선택적으로 게이트라인(GL)에 공급하게 된다. 이에 따라, n개의 스캐닝신호들(SCS) 중 어느 하나만이 고전위 게이트전압(Vgh)을 가지게 된다. 이 고전위 게이트전압(Vgh)이 인가되는 게이트라인(GL) 상의 TFT(CMN)를 턴-온(Turn-On) 되게 되고, TFT(CMN)가 턴-온 되는 기간 액정셀(Clc)은 데이터 전압신호(DVS)를 충전하게 된다. 제어용 스위치들(25S) 각각은 저전위 및 고전위 게이트전압들(Vgl,Vgh)을 동작전압으로 하는 버퍼로 대치될 수도 있다.Referring to FIG. 3, the data driver 22 driving the signal lines SL1 to SLm on the liquid crystal panel 20 and the gate driver for driving the gate lines GL1 to GLn on the liquid crystal panel 20. An active matrix liquid crystal display device according to an embodiment of the present invention having 24 is shown. In the liquid crystal panel 20, pixels 21 connected to the signal line SL and the gate line GL are arranged in an active matrix form. Each of the pixels 21 includes a liquid crystal cell Clc for adjusting the amount of transmitted light in response to the data voltage signal DVS from the signal line SL, and a scan signal SCS from the gate line GL. The TFT CMN switches the data voltage signal DVS to be supplied to the liquid crystal cell Clc from the signal line SL. In addition, the auxiliary capacitor Cst is connected to the liquid crystal cell Clc in parallel with each of the pixels 21. The auxiliary capacitor Cst buffers the voltage charged in the liquid crystal cell Clc. The data driver 22 supplies the data voltage signal DVS to all of the signal lines SL1 to SLm as the gate lines GL1 to GLn are sequentially driven. The gate driver 24 sequentially supplies the scanning signal SCS to the gate lines GL1 to GLn to enable the gate lines GL1 to GLn sequentially by horizontal synchronization periods. To this end, the shift register 23, the shift register 23 and the gate lines in response to the gate start pulse GSP from the control line CL and the gate scan clock GSC from the gate clock line GCL. The level shifter 25 is connected between GL1 and GLn. The shift register 23 causes the gate start pulse GSP from the control line CL to be output toward one of the n output terminals QT1 to QTn, and in response to the gate scan clock GSC. The gate start pulse GSP is sequentially moved from the first output terminal QT1 toward the nth output terminal QTn. The shift register 23 also operates at an integrated circuit drive voltage having 5V corresponding to a logic voltage level. The level shifter 25 shifts the voltage levels of the output signals of the shift register 23 to generate n scanning signals SCS. For this purpose, the level shifter 25 is connected between the n output terminals QT1 to QTn and the n gate lines GL1 to GLn of the shift register 23 and the first and second voltage lines FVL and SVL. It is composed of n control switches 25S for switching the low and high potential gate voltages (Vgl, Vgh) from. The control switch 25S selectively supplies one of the low and high potential gate voltages Vgl and Vgh to the gate line GL in accordance with the logic state from the output terminal QT of the shift register 23. do. Accordingly, only one of the n scanning signals SCS has the high potential gate voltage Vgh. The liquid crystal cell Clc is turned on during the period in which the TFT CMN on the gate line GL to which the high potential gate voltage Vgh is applied is turned on, and the TFT CMN is turned on. The voltage signal DVS is charged. Each of the control switches 25S may be replaced by a buffer in which the low potential and high potential gate voltages Vgl and Vgh are operating voltages.

또한, 본 발명에 따른 액티브 매트릭스 액정표시장치는 제1 전압라인(FVL)에 접속되어진 저전위 게이트전압 발생기(26)와, 제2 전압라인(SVL)에 접속된 고전위 게이트전압 발생기(28)를 추가로 구비한다. 저전위 게이트전압 발생기(26)는 전압레벨이 일정하게 유지되는 저전위 게이트전압(Vgl)을 발생하여 제1 전압라인(FVL)에 접속되어진 n개의 제어용 스위치(25S)에 공급하게 된다. 저전위 게이트전압 발생기(26)에서 발생되는 저전위 게이트전압(Vgl)은 일정한 주기의 펄스신호와 같은 교류신호의 형태를 가질 수도 있다. 고전위 게이트전압 발생기(28)는 교류신호와 같이 수평동기신호의 주기마다 일정한 형태로 변화하는 고전위 게이트전압(Vgh)을 발생하게 된다. 이 고전위 게이트전압(Vgh)은 점진적으로 완만하게 변하는 폴링에지를 가지게 된다. 고전위 게이트전압(Vgh)의 폴링에지는 도 2a와 같은 선형함수나, 도 2b와 같은 지수함수 또는 도 2c와 같은 램프함수의 형태로 변하게 된다. 이러한 고전위 게이트전압(Vgh)을 발생하기 위하여, 고전위 게이트전압 발생기(28)는 고전위 전압(VDD)을 발생하는 고전위 전압 발생기(27)와, 고전위 전압 발생기(27) 및 제2 전압라인(SVL) 사이에 접속되어진 전압조절기(29)로 구성되게 된다. 고전위 전압 발생기(27)는 일정한 전압레벨을 안정되게 유지하는 직류 형태의 고전위 전압(VDD)을 전압조절기(29)에 공급하게 된다. 전압조절기(29)는 고전위 전압(VDD)을 제2 전압라인(SVL)에 접속되어진 n개의 제어용 스위치들(25S) 쪽으로 주기적으로 전송함과 아울러 고전위 전압(VDD)이 차단될 때 제2 전압라인(SVL)에 공급되는 전압이 도 2a 내지 도 2c에 도시된 바와 같은 함수 형태들 중 어느 한 형태로 낮아지게 한다. 제2 전압라인(SVL) 상의 전압신호의 폴링에지를 완만하게 변화시키기 위하여, 전압조절기(29)는 액정패널(20)의 게이트라인(GL)에 존재하게 되는 기생 저항(Rp) 및 기생 캐패시터(Cp)를 이용할 수도 있다.In addition, the active matrix liquid crystal display according to the present invention includes a low potential gate voltage generator 26 connected to the first voltage line FVL, and a high potential gate voltage generator 28 connected to the second voltage line SVL. It is further provided. The low potential gate voltage generator 26 generates a low potential gate voltage Vgl whose voltage level is kept constant, and supplies it to the n control switches 25S connected to the first voltage line FVL. The low potential gate voltage Vgl generated by the low potential gate voltage generator 26 may have the form of an AC signal such as a pulse signal of a constant period. The high potential gate voltage generator 28 generates a high potential gate voltage Vgh that changes in a constant form every period of the horizontal synchronous signal, such as an AC signal. This high potential gate voltage (Vgh) has a gradually changing polling edge. The falling edge of the high potential gate voltage Vgh is changed into a linear function as shown in FIG. 2A, an exponential function as shown in FIG. 2B, or a ramp function as shown in FIG. 2C. In order to generate the high potential gate voltage Vgh, the high potential gate voltage generator 28 includes a high potential voltage generator 27 for generating a high potential voltage VDD, a high potential voltage generator 27 and a second one. The voltage regulator 29 is connected between the voltage line SVL. The high potential voltage generator 27 supplies the voltage regulator 29 with a high potential voltage VDD of a direct current type that maintains a constant voltage level stably. The voltage regulator 29 periodically transmits the high potential voltage VDD to the n control switches 25S connected to the second voltage line SVL and when the high potential voltage VDD is cut off. The voltage supplied to the voltage line SVL is lowered in any one of the functional forms as shown in FIGS. 2A-2C. In order to smoothly change the falling edge of the voltage signal on the second voltage line SVL, the voltage regulator 29 is provided with a parasitic resistance Rp and a parasitic capacitor that are present in the gate line GL of the liquid crystal panel 20. Cp) can also be used.

나아가, 본 발명에 따른 액티브 매트릭스 액정표시장치는 전압조절기(29)의 레벨 조정 타이밍을 제어하기 위한 타이밍 제어기와, 전압조절기(29) 및 타이밍 제어기 사이에 접속되어진 충격계수 조절기(32)를 구비한다. 타이밍 제어기는 기준클럭발생기(31)를 가지게 된다. 이 기준클럭발생기(31)는 동기제어라인(SCL)으로부터의 수평동기신호(HS)와 데이터클럭라인(DCL)으로부터의 데이터클럭(DCLK)에 응답하여 전압조절기(29)의 전압절환시점 또는 전압조절시점들을 결정하는 전압제어클럭(VCLK)을 발생하게 된다. 이를 위하여, 기준클럭발생기(31)는 수평동기신호(HS)에 의해 초기화됨과 아울러 데이터클럭(DCLK)을 카운트하는 카운터(도시하지 않음)와, 이 카운터의 출력신호들을 논리적으로 조합함으로써 전압조절기(29)를 제어하기 위한 전압제어클럭(VCLK)을 발생하는 논리조합부(도시하지 않음)로 구성될 수 있다. 충격계수 조절기(32)는 타이밍 제어기 내의 기준클럭 발생기(31)로부터의 전압제어클럭(VCLK)의 충격계수를 액정패널(20)의 크기 및 성격 등에 따라 적절하게 조절하게 된다. 이 충격계수 조절기(32)에 의해 충격계수가 조절되어진 전압제어클럭(VCLK)에 의하여, 전압조절기(29)는 전압절환시점 또는 전압차단시점이 늦혀지거나 당겨지게 한다. 이에 따라, 스캐닝신호(SCS)의 하강시점도 늦혀지거나 당겨지게 된다. 또한, 충격계수 조절기(32)에 의해 조절되는 충격계수는 제작자에 의해 액정패널(30)의 크기 및 성격에 따라 설정되게 된다.Furthermore, the active matrix liquid crystal display device according to the present invention includes a timing controller for controlling the level adjustment timing of the voltage regulator 29 and an impact coefficient controller 32 connected between the voltage regulator 29 and the timing controller. . The timing controller will have a reference clock generator 31. The reference clock generator 31 is the voltage switching time or voltage of the voltage regulator 29 in response to the horizontal synchronizing signal HS from the synchronous control line SCL and the data clock DCLK from the data clock line DCL. A voltage control clock VCLK is generated to determine the adjustment points. To this end, the reference clock generator 31 is initialized by the horizontal synchronization signal HS and counts the data clock DCLK, and logically combines the output signals of the counter with a voltage regulator (not shown). 29 may be configured as a logic combination unit (not shown) for generating a voltage control clock VCLK. The impact coefficient controller 32 appropriately adjusts the impact coefficient of the voltage control clock VCLK from the reference clock generator 31 in the timing controller according to the size and nature of the liquid crystal panel 20. By the voltage control clock VCLK in which the impact coefficient is adjusted by the impact coefficient regulator 32, the voltage regulator 29 causes the voltage switching time or the voltage breaking time to be delayed or pulled. Accordingly, the falling time of the scanning signal SCS is also delayed or pulled. In addition, the impact coefficient adjusted by the impact coefficient controller 32 is set according to the size and characteristics of the liquid crystal panel 30 by the manufacturer.

이와 같이, 제2 전압라인(SVL) 상의 고전위 게이트전압(Vgh)이 교류 형태로 변함과 아울러 완만하게 감소되는 폴링에지를 가지게 됨으로써 액정패널(20)의 게이트라인(GL)에 공급되는 스캐닝신호(SCS)의 폴링에지가 완만하게 변하게 된다. 화소(21)에 포함되어진 TFT(CMN)는 게이트라인(GL)으로부터의 스캐닝신호(SCS)의 전압이 자신의 문턱전압 이하로 떨어질 때까지 턴-온되게 된다. 이때, 액정셀(Clc)에 충전되어진 전하가 게이트라인(GL)쪽으로 펌핑되나 신호라인(SL)으로부터 TFT(CMN)를 경유하는 데이터 전압신호(DVS)에 의하여 충분한 전하가 액정셀(Clc)에 충전되게 된다. 이에 따라, 액정셀(Clc)에 충전되어진 전압은 떨어지지 않게 된다. 게이트라인(GL)상의 스캐닝신호(SCS)의 전압이 TFT(CMN)의 문턱전압 이하로 떨어지는 경우에 게이트라인(GL)에서의 전압변동량이 최대 TFT(CMN)의 문턱전압이므로 액정셀(Clc)로부터 게이트라인(GL) 쪽으로 펌핑되는 전하량은 매우 적게 된다. 이 결과, 피드 트로우 전압(△Vp)이 충분하게 억압되게 된다. 나아가, 충격계수 조절기(32)에 의해 스캐닝신호의 하강시점이 액정패널(20)의 크기 및 성격 등에 따라 적절하게 조절됨으로써 타이밍 제어기가 액정패널(20)의 크기 및 성격 등과 무관하게 동일한 형태를 가지게 된다. 이에 따라, 본 발명에 따른 액정표시장치는 액정패널(20)의 크기 및 성격 등에 적응적으로 응답할 수 있게 됨은 물론 피드 트로우 전압(△Vp)을 충분하게 억압할 수 있게 된다.As described above, the high potential gate voltage Vgh on the second voltage line SVL is changed into an alternating current form and has a falling edge that is gradually reduced, thereby scanning signals supplied to the gate line GL of the liquid crystal panel 20. The falling edge of the (SCS) will change slowly. The TFT CMN included in the pixel 21 is turned on until the voltage of the scanning signal SCS from the gate line GL falls below its threshold voltage. At this time, the charge charged in the liquid crystal cell Clc is pumped toward the gate line GL, but sufficient charge is transferred to the liquid crystal cell Clc by the data voltage signal DVS from the signal line SL via the TFT CMN. It will be charged. Accordingly, the voltage charged in the liquid crystal cell Clc does not drop. When the voltage of the scanning signal SCS on the gate line GL falls below the threshold voltage of the TFT CMN, the voltage variation in the gate line GL is the threshold voltage of the maximum TFT CMN. The amount of charge pumped from the gate line to the gate line GL becomes very small. As a result, the feed throw voltage DELTA Vp is sufficiently suppressed. Furthermore, the falling point of the scanning signal is appropriately adjusted according to the size and the nature of the liquid crystal panel 20 by the impact coefficient controller 32 so that the timing controller has the same shape regardless of the size and the nature of the liquid crystal panel 20. do. Accordingly, the liquid crystal display device according to the present invention can adaptively respond to the size and characteristics of the liquid crystal panel 20 and can sufficiently suppress the feed through voltage ΔVp.

도 4는 본 발명의 다른 실시 예에 따른 액티브 매트릭스 액정표시장치를 개략적으로 도시한 도면이다. 도 4의 액티브 매트릭스 액정표시장치에서는 전압조절기(46)가 액정패널(30)의 게이트라인(GL)의 기생저항(Rp) 및 기생 캐패시터(Cp)를 이용하여 고전위 게이트전압(Vgh)의 폴링에지와 스캐닝신호(SCS)의 폴링에지를 지수함수 형태로 변화시키게 된다. 도 4의 액정표시장치에는 액정패널(30) 상의 게이트라인(GL)을 구동하기 위한 게이트 드라이버(34)가 포함되게 된다. 액정패널(30)은 신호라인(SL) 및 게이트라인(GL) 모두에 접속되는 화소(31)를 포함한다. 화소(31)는 신호라인(SL)으로부터의 데이터 전압신호(DVS)에 응답하여 투과광량을 조절하는 액정셀(Clc)과, 게이트라인(GL)으로부터의 스캐닝신호(SCS)에 응답하여 신호라인(SL)으로부터 액정셀(Clc)에 공급될 데이터 전압신호(DVS)를 절환하는 TFT(CMN)로 구성되게 된다. 또한, 화소(31)에는 보조 캐패시터(Cst)가 액정셀(Clc)에 병렬로 접속되게 된다. 게이트 드라이버(34)는 제어라인(CL)으로부터의 게이트 스타트 펄스(GSP) 및 게이트 클럭라인(GCL)으로부터의 게이트 스캔 클럭(GSC)에 응답하는 쉬프트 레지스터 셀(36)과, 쉬프트 레지스터 셀(36)과 게이트라인(GL) 사이에 접속되어진 제어용 스위치(38)로 구성되게 된다. 쉬프트 레지스터 셀(36)은 도 5에 도시된 바와 같이 게이트 스캔클럭(GSC)의 상승에지에서 도 5와 같은 게이트 스타트 펄스(GSP)를 출력단자(QT)쪽으로 출력시킨다. 제어용 스위치(38)는 쉬프트 레지스터 셀(36)의 출력신호의 논리상태에 따라 저전위 및 고전위 게이트전압들(Vgl,Vgh) 중 어느 하나를 선택적으로 게이트라인(GL)에 공급하게 된다. 이에 따라, 게이트라인(GL)에는 저전위 게이트전압(Vgl) 또는 고전위 게이트전압(Vgh)을 가지는 스캐닝신호(SCS)가 나타나게 된다. 이를 상세히 하면, 제어용 스위치(38)는 쉬프트 레지스터 셀(36)의 출력신호가 하이논리를 가지는 경우에 고전위 게이트전압(Vgh)이 게이트라인(GL)에 공급되게 하는 반면에 쉬프트 레지스터 셀(36)의 출력신호가 로우논리를 가지는 경우에 저전위 게이트전압(Vgl)이 게이트라인(GL)에 공급되게 한다. 도 5에 도시된 "SCSn"은 다음의 게이트라인에 공급되는 스캐닝신호의 파형을 나타낸다. 4 is a schematic view of an active matrix liquid crystal display according to another exemplary embodiment of the present invention. In the active matrix liquid crystal display of FIG. 4, the voltage regulator 46 polls the high potential gate voltage Vgh by using the parasitic resistance Rp and the parasitic capacitor Cp of the gate line GL of the liquid crystal panel 30. The edge and the falling edge of the scanning signal (SCS) are changed in the form of an exponential function. The liquid crystal display of FIG. 4 includes a gate driver 34 for driving the gate line GL on the liquid crystal panel 30. The liquid crystal panel 30 includes a pixel 31 connected to both the signal line SL and the gate line GL. The pixel 31 includes a liquid crystal cell Clc for adjusting the amount of transmitted light in response to the data voltage signal DVS from the signal line SL, and a signal line in response to the scanning signal SCS from the gate line GL. It consists of a TFT (CMN) for switching the data voltage signal DVS to be supplied from the SL to the liquid crystal cell Clc. In addition, the auxiliary capacitor Cst is connected to the liquid crystal cell Clc in parallel with the pixel 31. The gate driver 34 includes a shift register cell 36 and a shift register cell 36 in response to a gate start pulse GSP from the control line CL and a gate scan clock GSC from the gate clock line GCL. ) And a control switch 38 connected between the gate line GL and the gate line GL. The shift register cell 36 outputs the gate start pulse GSP shown in FIG. 5 toward the output terminal QT at the rising edge of the gate scan clock GSC as shown in FIG. 5. The control switch 38 selectively supplies any one of the low potential and high potential gate voltages Vgl and Vgh to the gate line GL according to the logic state of the output signal of the shift register cell 36. Accordingly, the scanning signal SCS having the low potential gate voltage Vgl or the high potential gate voltage Vgh appears in the gate line GL. In detail, the control switch 38 causes the high potential gate voltage Vgh to be supplied to the gate line GL when the output signal of the shift register cell 36 has high logic, while the shift register cell 36 The low potential gate voltage Vgl is supplied to the gate line GL when the output signal of the?) Has a low logic. "SCSn" shown in FIG. 5 represents a waveform of a scanning signal supplied to the next gate line.

또한, 본 발명의 다른 실시 예에 따른 액티브 매트릭스 액정표시장치는 제1 전압라인(FVL)에 접속되어진 저전위 게이트전압 발생기(40)와, 제2 전압라인(SVL)에 접속되어진 고전위 게이트전압 발생기(42)를 추가로 구비한다. 저전위 게이트전압 발생기(40)는 전압레벨이 일정하게 유지되는 저전위 게이트전압(Vgl)을 제1 전압라인(FVL)에 접속되어진 제어용 스위치(38)에 공급하게 된다. 고전위 게이트전압 발생기(42)는 도 5에 도시된 바와 같이 주기적으로 변하는 고전위 게이트전압(Vgh)을 발생하게 된다. 이 고전위 게이트전압(Vgh)의 폴링에지는 지수함수의 형태로 완만하게 떨어진다. 이러한 고전위 게이트전압(Vgh)을 발생하기 위하여, 고전위 게이트전압 발생기(42)는 고전위 전압(VDD)을 발생하는 고전위 전압 발생기(44)와, 고전위 전압 발생기(44) 및 제2 전압라인(SVL) 사이에 접속되어진 전압조절기(46)와, 그리고 게이트 클럭라인(GCL) 및 전압 조절기(46) 사이에 접속되어진 충격계수 조절기(48)로 구성되게 된다. 고전위 전압 발생기(44)는 일정한 전압레벨을 안정되게 유지하는 직류 형태의 고전위 전압(VDD)을 전압조절기(46)에 공급하게 된다. 전압조절기(46)는 제2 전압라인(SVL)을 고전위 전압 발생기(44)와 기저전압라인(GVL)에 교번적으로 접속시킴으로써 제2 전압라인(SVL) 상에 도 5와 같은 고전위 게이트전압(Vgh)이 발생되게 한다. 이를 위하여, 전압조절기(46)는 게이트 스캔클럭(GSC)에 응답하는 2접점 제어용 스위치(50)를 구비한다. 2접점 제어용 스위치(50)는 게이트 스캔클럭(GSC)의 하이논리구간에서는 제2 전압라인(SVL)을 고전위 전압 발생기(44)에 접속시킴으로써 제2 전압라인(SVL) 및 게이트라인(GL) 상에 고전위 전압(VDD)이 나타나게 한다. 게이트 스캔클럭(GSC)이 하이논리에서 로우논리로 천이 되는 경우, 2접점 제어용 스위치(50)는 제2 전압라인(SVL)을 기저전압라인(GVL)에 접속시킴으로써 제2 전압라인(SVL) 및 게이트라인(GL) 상의 전압이 고전위 전압레벨(VDD)로부터 지수함수의 형태로 떨어지게 한다. 충격계수 조절기(48)는 게이트 클럭라인(GCL)으로부터 2접점 제어용 스위치(50)에 공급될 게이트 스캔클럭(GSC)의 충격계수를 액정패널(30)의 크기 및 성격 등에 따라 적절하게 조절하게 된다. 이 충격계수 조절기(48)에 의해 충격계수가 조절되어진 게이트 스캔클럭(GSC)에 의하여, 전압조절기(46)는 전압절환시점 또는 전압차단시점이 늦혀지거나 당겨지게 한다. 이에 따라, 스캐닝신호의 하강시점도 늦혀지거나 당겨지게 된다. 또한, 충격계수 조절기(48)에 의해 조절되는 충격계수는 제작자에 의해 액정패널(30)의 크기 및 성격에 따라 설정되게 된다.In addition, an active matrix liquid crystal display according to another exemplary embodiment of the present invention has a low potential gate voltage generator 40 connected to a first voltage line FVL, and a high potential gate voltage connected to a second voltage line SVL. The generator 42 is further provided. The low potential gate voltage generator 40 supplies a low potential gate voltage Vgl having a constant voltage level to the control switch 38 connected to the first voltage line FVL. The high potential gate voltage generator 42 generates a high potential gate voltage Vgh that changes periodically as shown in FIG. 5. The falling edge of this high potential gate voltage (Vgh) falls gently in the form of an exponential function. In order to generate the high potential gate voltage Vgh, the high potential gate voltage generator 42 includes a high potential voltage generator 44 which generates a high potential voltage VDD, a high potential voltage generator 44 and a second one. The voltage regulator 46 is connected between the voltage line SVL and the impact coefficient regulator 48 is connected between the gate clock line GCL and the voltage regulator 46. The high potential voltage generator 44 supplies the voltage regulator 46 with a high potential voltage VDD of a direct current type that maintains a constant voltage level stably. The voltage regulator 46 alternately connects the second voltage line SVL to the high potential voltage generator 44 and the base voltage line GVL to form a high potential gate as shown in FIG. 5 on the second voltage line SVL. Allow voltage Vgh to be generated. To this end, the voltage regulator 46 includes a switch for controlling two contacts 50 in response to the gate scan clock GSC. The two-contact switch 50 controls the second voltage line SVL and the gate line GL by connecting the second voltage line SVL to the high potential voltage generator 44 in the high logic section of the gate scan clock GSC. The high potential voltage VDD appears on the phase. When the gate scan clock GSC transitions from high logic to low logic, the two-contact control switch 50 connects the second voltage line SVL to the ground voltage line GVL to connect the second voltage line SVL and The voltage on the gate line GL falls from the high potential voltage level VDD in the form of an exponential function. The impact coefficient controller 48 appropriately adjusts the impact coefficient of the gate scan clock GSC to be supplied from the gate clock line GCL to the two-contact switch 50 according to the size and nature of the liquid crystal panel 30. . By the gate scan clock GSC in which the impact coefficient is adjusted by the impact coefficient regulator 48, the voltage regulator 46 causes the voltage switching time or the voltage breaking time to be delayed or pulled. Accordingly, the falling point of the scanning signal is also delayed or pulled. In addition, the impact coefficient adjusted by the impact coefficient controller 48 is set by the manufacturer according to the size and characteristics of the liquid crystal panel 30.

이와 같이, 제2 전압라인(SVL) 상의 고전위 게이트전압(Vgh)이 교류 형태로 변함과 아울러 완만하게 감소되는 폴링에지를 가지게 됨으로써 액정패널(30)의 게이트라인(GL)에 공급되는 스캐닝신호(SCS)의 폴링에지가 완만하게 변하게 된다. 화소(31)에 포함되어진 TFT(CMN)는 게이트라인(GL)으로부터의 스캐닝신호(SCS)의 전압이 자신의 문턱전압 이하로 떨어질 때까지 턴-온되게 된다. 이때, 액정셀(Clc)에 충전되어진 전하가 게이트라인(GL)쪽으로 펌핑되나 신호라인(SL)으로부터 TFT(CMN)를 경유하는 데이터 전압신호(DVS)에 의하여 충분한 전하가 액정셀(Clc)에 충전되게 된다. 이에 따라, 액정셀(Clc)에 충전되어진 전압은 떨어지지 않게 된다. 게이트라인(GL) 상의 스캐닝신호(SCS)의 전압이 TFT(CMN)의 문턱전압 이하로 떨어지는 경우에 게이트라인(GL)에서의 전압변동량이 최대 TFT(CMN)의 문턱전압이므로 액정셀(Clc)로부터 게이트라인(GL)쪽으로 펌핑되는 전하량은 매우 적게 된다. 이 결과, 피드 트로우 전압(△Vp)이 충분하게 억압되게 된다. 나아가, 충격계수 조절기(48)에 의해 스캐닝신호의 하강시점이 액정패널(30)의 크기 및 성격 등에 따라 적절하게 조절됨으로써 게이트 스캔클럭(GSC)을 발생하는 타이밍 제어부(도시하지 않음)가 액정패널(30)의 크기 및 성격 등과 무관하게 동일한 형태를 가지게 된다. 이에 따라, 본 발명에 따른 액정표시장치는 액정패널(30)의 크기 및 성격 등에 적응적으로 응답할 수 있게 됨은 물론 피드 트로우 전압(△Vp)을 충분하게 억압할 수 있게 된다.As described above, the high potential gate voltage Vgh on the second voltage line SVL is changed into an alternating current form and has a falling edge that is gradually reduced, thereby scanning signals supplied to the gate line GL of the liquid crystal panel 30. The falling edge of the (SCS) will change slowly. The TFT CMN included in the pixel 31 is turned on until the voltage of the scanning signal SCS from the gate line GL drops below its threshold voltage. At this time, the charge charged in the liquid crystal cell Clc is pumped toward the gate line GL, but sufficient charge is transferred to the liquid crystal cell Clc by the data voltage signal DVS from the signal line SL via the TFT CMN. It will be charged. Accordingly, the voltage charged in the liquid crystal cell Clc does not drop. When the voltage of the scanning signal SCS on the gate line GL falls below the threshold voltage of the TFT CMN, the voltage variation in the gate line GL is the threshold voltage of the maximum TFT CMN, so that the liquid crystal cell Clc The amount of charge pumped from the gate line to the gate line GL becomes very small. As a result, the feed throw voltage DELTA Vp is sufficiently suppressed. Furthermore, the timing controller (not shown) that generates the gate scan clock GSC is controlled by the impact coefficient controller 48 to appropriately adjust the falling time of the scanning signal according to the size and the nature of the liquid crystal panel 30. Regardless of the size and personality of (30), it will have the same form. As a result, the liquid crystal display according to the present invention can adaptively respond to the size and characteristics of the liquid crystal panel 30 and can sufficiently suppress the feed through voltage ΔVp.

나아가, 전압조절기(46)는 2접점 제어용 스위치(50)와 기저전압라인(GVL) 사이에 접속되는 저항을 더 구비할 수도 있다. 이렇게 부가되는 저항은 제2 전압라인(SVL) 및 게이트라인(GL) 상의 전압이 기저전압라인(GVL) 쪽으로 방전되는 경우에 시정수를 증가시키게 된다. 이에 따라, 제2 전압라인(SVL) 상의 고전위 게이트전압(Vgh)의 폴링에지는 도 6에 도시된 바와 같이 라이징에지 보다 더 완만하게 되게 된다. 이와 더불어, 게이트라인(GL) 상의 스캐닝신호(SCS)의 폴링에지도 도 6에 도시된 바와 같이 라이징에지 보다 더 완만하게 변한다. 이렇게 고전위 게이트전압(Vgh) 및 스캐닝신호(SCS)의 폴링에지들이 라이징에지들보다 더 완만하게 조절됨으로써 액정표시장치는 피드 트로우 전압(△Vp)을 충분하게 억제할 수 있음과 아울러 응답속도가 빨라지게 된다.Furthermore, the voltage regulator 46 may further include a resistor connected between the two-contact control switch 50 and the ground voltage line GVL. The added resistance increases the time constant when the voltages on the second voltage line SVL and the gate line GL are discharged toward the base voltage line GVL. Accordingly, the falling edge of the high potential gate voltage Vgh on the second voltage line SVL is smoother than the rising edge as shown in FIG. 6. In addition, the polling edge of the scanning signal SCS on the gate line GL also changes more gently than the rising edge as shown in FIG. 6. As the falling edges of the high potential gate voltage Vgh and the scanning signal SCS are adjusted more slowly than the rising edges, the liquid crystal display can sufficiently suppress the feed-through voltage ΔVp and respond. It will be faster.

도 7은 본 발명의 또 다른 실시 예에 따른 액티브 매트릭스 액정표시장치를 도시한 도면이다. 도 7의 액티브 매트릭스 액정표시장치는 매트릭스 형태로 배열된 액정으로 구성된 화소들(Lp)과, 화소들(Lp)을 구동하기 위한 트랜지스터들(Tr)을 구비한다. 이때, 도 7에는 한열의 화소들만을 도시하였다. 게이트 드라이버(51)는 게이트 라인들(GL1∼GL4)을 경유하여 해당 트랜지스터들(Tr)에 접속된다. 펄스 형태의 스캐닝신호(SCS)는 게이트라인들(GL1∼GL4)에 순차적으로 공급되어 트랜지스터들(Tr)을 선택하게 된다. 데이터 드라이버(52)는 신호라인(SL)을 경유하여 해당 트랜지스터들(Tr)의 드레인 전극들에 접속된다. 신호라인(SL)은 선택된 트랜지스터(Tr)를 경유하여 각 화소(Lp)에 데이터 전압신호(DVS)를 기록하는데 이용된다.7 is a diagram illustrating an active matrix liquid crystal display device according to another exemplary embodiment of the present invention. The active matrix liquid crystal display of FIG. 7 includes pixels Lp composed of liquid crystals arranged in a matrix form, and transistors Tr for driving the pixels Lp. In this case, only one column of pixels is illustrated in FIG. 7. The gate driver 51 is connected to the transistors Tr via the gate lines GL1 to GL4. The pulse type scanning signal SCS is sequentially supplied to the gate lines GL1 to GL4 to select the transistors Tr. The data driver 52 is connected to the drain electrodes of the transistors Tr via the signal line SL. The signal line SL is used to write the data voltage signal DVS to each pixel Lp via the selected transistor Tr.

게이트 드라이버(51)는 쉬프트 레지스터(53)를 구비한다. 쉬프트 레지스터(53)는 D-형 플립플롭들(54)이 서로 종속 접속되어진 구조를 가진다. D-형 플립플롭(54)은 공통 출력 단자를 가지는 한 쌍의 인버터들(55,56)로 구성된다. 각 인버터는 p-형 트랜지스터(57)를 경유하여 전원중계라인(VIL)에 접속됨과 아울러 n-형 트랜지스터(58)를 경유하여 기저전압원(GND)에 접속된다. 한 쌍의 트랜지스터들(57,58)은 인버터들을 구동하기 위한 쉬프트 클럭 펄스들(VCK1,VCK2)과 그 반전 펄스들(/VCK1,/VCK2)에 응답하여 턴-온 되게 된다. 따라서, 구동된 인버터들(55,56)은 클럭 인버터로 불린다. 제3 인버터(59)의 입력단자는 한 쌍의 인버터들(55,56)이 공통적으로 접속되어진 출력단자에 접속되게 된다. 각 단의 D-형 플립플롭(54)의 출력펄스는 제3 인버터(59)의 출력단자를 통해 전송된다. 그 출력펄스는 다음 단의 D-형 플립플롭(54)의 입력으로 이용된다. 첫 번째 단의 D-형 플립플롭(54)에 게이트 스타트 신호(GSP)가 입력됨에 의하여, 쉬프트 레지스터(53)는 펄스가 각 단의 반주기만큼 순차적으로 쉬프트 되어진 출력 펄스를 출력하게 된다. 현재의 단에서의 출력펄스와 이전 단에서의 출력펄스는 NAND 게이트 소자(60)에 의해 논리적으로 연산된 다음 출력 인버터(61)에 의해 반전됨으로써 펄스 형태의 스캐닝신호(SCS)를 생성하게 된다.The gate driver 51 has a shift register 53. The shift register 53 has a structure in which the D-type flip-flops 54 are cascaded to each other. D-type flip-flop 54 is composed of a pair of inverters 55 and 56 having a common output terminal. Each inverter is connected to the power supply relay line VIL via the p-type transistor 57 and to the ground voltage source GND via the n-type transistor 58. The pair of transistors 57 and 58 are turned on in response to shift clock pulses VCK1 and VCK2 and their inverted pulses / VCK1 and / VCK2 for driving the inverters. Thus, the driven inverters 55 and 56 are called clock inverters. The input terminal of the third inverter 59 is connected to an output terminal to which a pair of inverters 55 and 56 are commonly connected. Output pulses of the D-type flip-flop 54 of each stage are transmitted through the output terminal of the third inverter 59. The output pulse is used as the input of the next stage D-type flip-flop 54. When the gate start signal GSP is input to the D-type flip-flop 54 of the first stage, the shift register 53 outputs an output pulse in which the pulse is sequentially shifted by half a period of each stage. The output pulse at the current stage and the output pulse at the previous stage are logically computed by the NAND gate element 60 and then inverted by the output inverter 61 to generate the pulsed scanning signal SCS.

출력 인버터(61)는 대칭 구조를 가진다. 즉, 출력 인버터(61)에 있어서, n-형 트랜지스터(62)는 채널 폭(W)과 채널 길이(L)간의 비율(W/L)이 p-형 트랜지스터(63)보다 작게 설정된다. 다시 말하여, n-형 트랜지스터(62)의 전류용량은 p-형 트랜지스터(63)의 그것 보다 작다. 스캐닝신호(SCS)가 로우 레벨에서 하이 레벨로 상승할 때, p-형 트랜지스터(63)는 턴-온되어 스캐닝신호(SCS)의 상승부가 급격하게 되는 형태를 가지게 한다. 한편, 스캐닝신호(SCS)의 하강부에서는 n-형 트랜지스터(62)가 턴-온되나 그 전류용량이 작기 때문에 스캐닝신호(SCS)의 하강부는 완만한 형태를 가지게 된다. 따라서, 게이트 드라이버(51)는 스캐닝신호의 하강부를 완만하게 만들게 되므로 화소(Lp)에 기록된 데이터 전압신호(DVS)의 전압 쉬프트를 억압하는 기능을 가진다.The output inverter 61 has a symmetrical structure. That is, in the output inverter 61, the ratio W / L between the channel width W and the channel length L of the n-type transistor 62 is set smaller than that of the p-type transistor 63. In other words, the current capacity of the n-type transistor 62 is smaller than that of the p-type transistor 63. When the scanning signal SCS rises from the low level to the high level, the p-type transistor 63 is turned on so that the rising portion of the scanning signal SCS is sharp. On the other hand, in the falling portion of the scanning signal SCS, the n-type transistor 62 is turned on, but because the current capacity thereof is small, the falling portion of the scanning signal SCS has a gentle shape. Therefore, the gate driver 51 makes the falling portion of the scanning signal smooth, and thus has a function of suppressing the voltage shift of the data voltage signal DVS written in the pixel Lp.

또한, 도 7의 액티브 매트릭스 액정표시장치는 공급전압원(VVDD)과 기저전압원(GND) 사이에 직렬 접속된 한 쌍의 분압 저항들(R1,R2)을 추가로 구비한다. 한 쌍의 분압 저항들(R1,R2) 사이의 중심점은 전압중계라인(VIL)을 경유하여 각 D-형 플립플롭(54)의 p-형 트랜지스터(57)에 접속되게 된다. 이들 분압 저항들(R1,R2)에 있어서, 일단은 공급전압원(VVDD)에 접속되고 타단은 스위칭 트랜지스터(64)를 경유하여 기저전압원(GND)에 접속되게 된다. 스위칭 트랜지스터(64)의 게이트 전극은 제어라인(CLL)으로부터의 제어전압(VCKX)을 주기적으로 공급받는다. 이 제어전압(VCKX)으로는 게이트 스캔클럭(GSC)이 사용될 수도 있다. 스위칭 트랜지스터(64)가 턴-오프된 때에 공급전압(VVDD)이 그대로 쉬프트 레지스터(53)에 공급되어 각 스캐닝신호(SCS)의 전압 레벨이 공급전압(VVDD)과 같게 된다. 이와는 달리, 스위칭 트랜지스터(64)가 턴-온된 경우, 저항 비율(R1/R2)로 분압 되어진 전압이 쉬프트 레지스터(53)에 공급되어 스캐닝신호(SCS)의 전압 레벨이 감소되게 한다. 이렇게 쉬프트 레지스터(53)에 공급되는 전압이 주기적으로 감소됨으로써 스캐닝신호의 하강부에는 계단 형태로 하강하였다가 다시 완만하게 떨어지게 된다.In addition, the active matrix liquid crystal display of FIG. 7 further includes a pair of voltage divider resistors R1 and R2 connected in series between the supply voltage source VVDD and the base voltage source GND. The center point between the pair of voltage divider resistors R1 and R2 is connected to the p-type transistor 57 of each D-type flip-flop 54 via the voltage relay line VIL. In these voltage dividing resistors R1 and R2, one end is connected to the supply voltage source VVDD and the other end is connected to the ground voltage source GND via the switching transistor 64. The gate electrode of the switching transistor 64 is periodically supplied with the control voltage VCKX from the control line CLL. The gate scan clock GSC may be used as the control voltage VCKX. When the switching transistor 64 is turned off, the supply voltage VVDD is supplied to the shift register 53 as it is, so that the voltage level of each scanning signal SCS is equal to the supply voltage VVDD. In contrast, when the switching transistor 64 is turned on, the voltage divided by the resistance ratio R1 / R2 is supplied to the shift register 53 to reduce the voltage level of the scanning signal SCS. As the voltage supplied to the shift register 53 is periodically reduced, the falling portion of the scanning signal descends in the form of steps and then falls gently again.

나아가, 도 7의 액티브 매트릭스 액정표시장치는 제어라인(CLL)과 스위칭 트랜지스터(64)의 게이트전극 사이에 접속되어진 충격계수 조절기(65)를 추가로 구비한다. 충격계수 조절기(65)는 제어라인(CLL)으로부터 스위칭 트랜지스터(64)의 게이트전극에 공급될 제어전압(VCKX)의 충격계수를 액정패널의 크기 및 성격 등에 따라 적절하게 조절하게 된다. 이 충격계수 조절기(65)에 의해 충격계수가 조절되어진 제어전압(VCKX)에 의하여, 스위칭 트랜지스터(64)의 턴-온 시점 또는 전압절환시점이 늦혀지거나 당겨지게 된다. 이에 따라, 스캐닝신호(SCS)의 하강부가 계단 형태로 떨어지는 시점도 늦혀지거나 당겨지게 된다. 또한, 충격계수 조절기(65)에 의해 조절되는 충격계수는 제작자에 의해 액정패널의 크기 및 성격에 따라 설정되게 된다. 이와 같이, 충격계수 조절기(65)에 의해 스캐닝신호의 하강시점이 액정패널의 크기 및 성격 등에 따라 적절하게 조절됨으로써 게이트 스캔클럭(GSC)과 같은 제어전압(VCKX)을 발생하는 타이밍 제어부(도시하지 않음)가 액정패널의 크기 및 성격 등과 무관하게 동일한 형태를 가질 수 있게 된다. 이에 따라, 본 발명에 따른 액정표시장치는 액정패널의 크기 및 성격 등에 적응적으로 응답할 수 있게 됨은 물론 피드 트로우 전압(△Vp)을 충분하게 억압할 수 있게 된다.Further, the active matrix liquid crystal display of FIG. 7 further includes an impact coefficient regulator 65 connected between the control line CLL and the gate electrode of the switching transistor 64. The impact coefficient regulator 65 appropriately adjusts the impact coefficient of the control voltage VCKX to be supplied from the control line CLL to the gate electrode of the switching transistor 64 in accordance with the size and the nature of the liquid crystal panel. The turn-on time or the voltage switching time of the switching transistor 64 is delayed or pulled by the control voltage VCKX in which the impact coefficient is adjusted by the impact coefficient regulator 65. Accordingly, the point in time at which the falling portion of the scanning signal SCS falls into the staircase is also delayed or pulled. In addition, the impact coefficient adjusted by the impact coefficient controller 65 is set by the manufacturer according to the size and characteristics of the liquid crystal panel. As described above, a timing controller (not shown) which generates the control voltage VCKX such as the gate scan clock GSC by appropriately adjusting the falling time of the scanning signal by the impact coefficient controller 65 according to the size and the nature of the liquid crystal panel. Not) may have the same shape regardless of the size and nature of the liquid crystal panel. Accordingly, the liquid crystal display device according to the present invention can adaptively respond to the size and characteristics of the liquid crystal panel and can sufficiently suppress the feed throw voltage ΔVp.

도 8은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기(32,48,65)의 제1 실시 예를 개략적으로 도시한 도면이다. 도 8을 참조하면, 충격계수 조절기(32,48,65)는 입력라인(IPL)에 공통적으로 접속되어진 지연회로(70) 및 논리회로(72)를 구비한다. 입력라인(IPL)에는 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)이 공급되게 된다. 지연회로(70)는 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)을 일정한 기간 지연시키고, 그 지연된 신호를 중간라인(MDL)을 경유하여 논리회로(72)에 공급하게 된다. 그러면, 논리회로(72)는 입력라인(IPL)으로부터의 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)과 지연회로(70)에 의해 지연된 신호를 논리적으로 연산(예를 들면, AND 연산 또는 OR 연산)하여 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)의 충격계수가 커지거나 작아지게 한다.FIG. 8 schematically illustrates a first embodiment of the impact coefficient regulators 32, 48, and 65 illustrated in FIGS. 3, 4, and 7. Referring to FIG. 8, the impact coefficient regulators 32, 48, 65 include a delay circuit 70 and a logic circuit 72 commonly connected to the input line IPL. The voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX is supplied to the input line IPL. The delay circuit 70 delays the voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX for a predetermined period, and supplies the delayed signal to the logic circuit 72 via the intermediate line MDL. Done. Then, the logic circuit 72 logically operates a signal delayed by the voltage control clock VCLK, the gate scan clock GSC or the control voltage VCKX and the delay circuit 70 from the input line IPL (eg, For example, an AND operation or an OR operation) increases or decreases the impact coefficient of the voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX.

도 9는 도 8에 도시된 지연회로(70)의 일 실시 예를 도시한 도면이다. 도 9를 참조하면, 지연회로(70)는 입력라인(IPL)과 중간라인(MDL) 사이에 직렬 접속되어진 인버터(INV1), 저항(R3) 및 스미트 트리거 인버터(TMT)와, 저항(R3)과 스미트 트리거 인버터(TMT)와의 접속점과 기저전압원(GND) 사이에 접속되어진 캐패시터(C1)로 구성된다. 인버터(INV1)는 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)을 반전시키고 반전되어진 신호를 저항(R3)을 통해 스미트 트리거 인버터(TMT)에 공급한다. 이 때, 캐패시터(C1)는 저항(R3)으로부터 스미트 트리거 인버터(TMT)에 공급될 반전된 신호의 논리 레벨에 따라 충전 및 방전하게 된다. 그러면, 스미트 트리거 인버터(TMT)는 캐패시터(C1)에 의해 충전 및 방전되는 신호를 일정한 전압 레벨로 슬라이싱하여 그 신호가 일정한 전압 레벨 이상인 경우에는 로우 레벨을 그리고 그 신호가 일정한 전압 레벨 이하인 경우에는 하이 레벨을 출력하게 된다. 이 결과, 중간 라인(MDL)에는 지연된 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)이 나타나게 된다. 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)의 지연량은 캐패시터(C1)의 용량값과 저항(R3)의 저항값과의 곱에 의해 결정되게 된다.FIG. 9 is a diagram illustrating an embodiment of the delay circuit 70 shown in FIG. 8. Referring to FIG. 9, the delay circuit 70 includes an inverter INV1, a resistor R3, a smit trigger inverter TMT, and a resistor R3 connected in series between an input line IPL and an intermediate line MDL. ) And a capacitor C1 connected between the connection point of the summit trigger inverter TMT and the ground voltage source GND. The inverter INV1 inverts the voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX and supplies the inverted signal to the Smith trigger inverter TMT through the resistor R3. At this time, the capacitor C1 is charged and discharged according to the logic level of the inverted signal to be supplied from the resistor R3 to the Smith trigger inverter TMT. Then, the smit trigger inverter TMT slices the signal charged and discharged by the capacitor C1 to a constant voltage level, draws a low level when the signal is above a certain voltage level, and when the signal is below a certain voltage level. Will output a high level. As a result, the delayed voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX appears in the intermediate line MDL. The delay amount of the voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX is determined by the product of the capacitance value of the capacitor C1 and the resistance value of the resistor R3.

도 10은 도 8에 도시된 지연회로(70)의 다른 실시 예를 도시한 도면이다. 도 10을 참조하면, 지연회로(70)는 입력라인(IPL)과 중간라인(MDL) 사이에 직렬 접속되어진 제1인버터(INV1), 가변 인덕터(VL) 및 제2 인버터(INV2)로 구성된다. 제1 인버터(INV1)는 입력라인(IPL)으로부터의 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)을 반전시키고 반전되어진 신호를 가변 인덕터(VL)를 통해 제2 인버터(INV2)에 공급한다. 이 때, 가변 인덕터(VL)는 사용자 또는 제작자에 의해 설정된 리액턴스 값에 상응하는 만큼 반전된 신호의 전류를 지연시키게 된다. 이 가변 인덕터(VL)를 경유한 반전된 신호의 전류는 지수함수적으로 변하는 상승부와 하강부를 가지게 된다. 그러면, 제2 인버터(INV2)는 가변 인덕터(VL)로부터의 반전된 신호의 전류를 일정한 전류 레벨로 슬라이싱하여 그 신호가 일정한 전류 레벨 이상인 경우에는 로우 레벨을 그리고 그 신호가 일정한 전류 레벨 이하인 경우에는 하이 레벨을 출력하게 된다. 이 결과, 중간 라인(MDL)에는 지연된 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)이 나타나게 된다.FIG. 10 is a diagram illustrating another embodiment of the delay circuit 70 shown in FIG. 8. Referring to FIG. 10, the delay circuit 70 includes a first inverter INV1, a variable inductor VL, and a second inverter INV2 connected in series between an input line IPL and an intermediate line MDL. . The first inverter INV1 inverts the voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX from the input line IPL, and converts the inverted signal through the variable inductor VL. Supply to (INV2). At this time, the variable inductor VL delays the current of the inverted signal by the corresponding reactance value set by the user or the manufacturer. The current of the inverted signal via the variable inductor VL has a rising part and a falling part which change exponentially. Then, the second inverter INV2 slices the current of the inverted signal from the variable inductor VL to a constant current level, drawing a low level when the signal is above a certain current level, and when the signal is below a constant current level. Will output a high level. As a result, the delayed voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX appears in the intermediate line MDL.

도 11은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기(32,48,65)의 제2 실시 예를 도시한 도면이다. 도 11을 참조하면, 충격계수 조절기(32,48,65)는 입력라인(IPL)과 출력라인(OPL) 사이에 직렬 접속된 제1 버퍼(BF1) 및 OR 게이트(ORG1)와, 입력라인(IPL)과 기저전압원(GND) 사이에 직렬 접속된 저항(R4) 및 캐패시터(C2)와, 이들 저항(R4)과 캐패시터(C2)와의 접속점과 OR 게이트(ORG1) 사이에 접속된 제2 버퍼(BF2)로 구성된다. 입력라인(IPL)에는 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)이 공급될 수 있으나, 설명의 편의상 도 12에 도시된 바와 같은 게이트 스캔클럭(GSC)이 입력된다고 가정한다. 제1 버퍼(BF1)는 입력라인(IPL) 상의 게이트 스캔클럭(GSC)을 완충하고 완충된 게이트 스캔클럭(GSC)을 OR 게이트(ORG1)에 공급한다. 캐패시터(C2)는 입력라인(IPL)으로부터 저항(R4)을 경유하여 제2 버퍼(BF2)에 공급될 게이트 스캔클럭(GSC)의 논리 레벨에 따라 충전 및 방전을 수행함으로써 도 12에 도시된 바와 같은 적분신호(ITS)를 발생하게 된다. 그러면, 제2 버퍼(BF2)는 적분신호(ITS)를 일정한 전압 레벨로 슬라이싱하여 그 신호가 일정한 전압 레벨 이상인 경우에는 하이 레벨을 그리고 그 신호가 일정한 전압 레벨 이하인 경우에는 로우 레벨을 출력하게 된다. 이 결과, 제2 버퍼(BF2)에서는 도 12에 도시된 바와 같이 지연된 게이트 스캔클럭(DGSC)이 발생되게 된다. 게이트 스캔클럭(GSC)의 지연량은 캐패시터(C2)의 용량값과 저항(R4)의 저항값과의 곱에 의해 결정되게 된다. OR 게이트(ORG1)는 제1 버퍼(BF1)에 의해 완충된 게이트 스캔클럭(GSC)과 제2 버퍼(BF2)로부터의 지연된 게이트 스캔클럭(DGSC)을 OR 연산함으로써 도 12에서와 같이 충격계수가 커진 조절된 게이트 스캔클럭(CGSCd)을 발생하게 된다.FIG. 11 is a diagram illustrating a second embodiment of the impact coefficient controllers 32, 48, and 65 illustrated in FIGS. 3, 4, and 7. Referring to FIG. 11, the impact coefficient regulators 32, 48, and 65 may include a first buffer BF1 and an OR gate ORG1 connected in series between an input line IPL and an output line OPL, and an input line ( A resistor (R4) and a capacitor (C2) connected in series between the IPL and the ground voltage source (GND), a connection point between the resistor (R4) and the capacitor (C2) and a second buffer connected between the OR gate (ORG1). BF2). The voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX may be supplied to the input line IPL, but for convenience of description, the gate scan clock GSC as shown in FIG. 12 is input. Assume The first buffer BF1 buffers the gate scan clock GSC on the input line IPL and supplies the buffered gate scan clock GSC to the OR gate ORG1. The capacitor C2 is charged and discharged according to the logic level of the gate scan clock GSC to be supplied to the second buffer BF2 via the resistor R4 from the input line IPL, as shown in FIG. 12. The same integrated signal ITS is generated. Then, the second buffer BF2 slices the integrated signal ITS at a constant voltage level, and outputs a high level when the signal is above a certain voltage level and a low level when the signal is below a certain voltage level. As a result, as shown in FIG. 12, the delayed gate scan clock DGSC is generated in the second buffer BF2. The delay amount of the gate scan clock GSC is determined by the product of the capacitance value of the capacitor C2 and the resistance value of the resistor R4. The OR gate ORG1 ORs the gate scan clock GSC buffered by the first buffer BF1 and the delayed gate scan clock DGSC from the second buffer BF2 to perform an OR coefficient as shown in FIG. 12. The larger adjusted gate scan clock CGSCd is generated.

도 13은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기(32,48,65)의 제3 실시 예를 도시한 도면이다. 도 13을 참조하면, 충격계수 조절기(32,48,65)는 집적회로 칩(74)에 내장됨과 아울러 입력라인(IPL)에 접속된 제1 입력단자와 출력라인(OPL)에 접속된 출력단자를 가지는 OR 게이트(ORG2)와, 입력라인(IPL)과 기저전압원(GND) 사이에 직렬 접속된 저항(R5) 및 캐패시터(C3)로 구성된다. 이들 저항(R5)과 캐패시터(C3)와의 접속점은 OR 게이트(ORG2)의 제2 입력단자에 접속되어 있다. 입력라인(IPL)에는 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)이 공급될 수 있으나, 설명의 편의상 도 14에 도시된 바와 같은 게이트 스캔클럭(GSC)이 입력된다고 가정한다. 캐패시터(C3)는 입력라인(IPL)으로부터 저항(R5)을 경유하여 OR 게이트(ORG2)의 제2 단자에 공급될 게이트 스캔클럭(GSC)의 논리 레벨에 따라 충전 및 방전을 수행함으로써 도 14에 도시된 바와 같은 적분신호(ITS)를 발생하게 된다. 캐패시터(C3)의 충전 및 방전 동작에 의하여 발생되어진 적분신호(ITS)는 OR 게이트(ORG2)의 제2 입력단자에 공급되게 된다. 그러면, OR 게이트(ORG2)는 적분신호(ITS)를 일정한 전압 레벨로 슬라이싱하여 그 신호가 일정한 전압 레벨 이상인 경우에는 하이 레벨을 그리고 그 신호가 일정한 전압 레벨 이하인 경우에는 로우 레벨을 발생시킨다. 이러한 동작을 통해, OR 게이트(ORG2)는 지연된 게이트 스캔클럭(도시하지 않음)을 마련하게 된다. 게이트 스캔클럭(GSC)의 지연량은 캐패시터(C3)의 용량값과 저항(R5)의 저항값과의 곱에 의해 결정되게 된다. 또한, OR 게이트(ORG2)는 입력라인(IPL)으로부터의 게이트 스캔클럭(GSC)과 상기한 지연된 게이트 스캔클럭을 OR 연산함으로써 도 14에서와 같이 충격계수가 커진 조절된 게이트 스캔클럭(CGSCd)을 발생하게 된다. 도 14는 게이트 스캔클럭(GSC), 적분신호(ITS) 및 조절된 게이트 스캔클럭(CGSCd)을 10㎲의 단위 스케일로 도시한다. 또한, 게이트 스캔클럭(GSC), 적분신호(ITS) 및 조절된 게이트 스캔클럭(CGSCd)은 5㎲의 단위 스케일로 표시될 경우에 도 15와 같이 나타난다.FIG. 13 is a diagram illustrating a third embodiment of the impact coefficient controllers 32, 48, and 65 illustrated in FIGS. 3, 4, and 7. Referring to FIG. 13, the impact coefficient regulators 32, 48, and 65 are embedded in the integrated circuit chip 74, and the first input terminal connected to the input line IPL and the output terminal connected to the output line OPL. An OR gate ORG2 having a and a resistor R5 and a capacitor C3 connected in series between the input line IPL and the ground voltage source GND. The connection point between these resistors R5 and capacitor C3 is connected to the second input terminal of OR gate ORG2. The voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX may be supplied to the input line IPL, but for convenience of description, the gate scan clock GSC as shown in FIG. 14 is input. Assume The capacitor C3 is charged and discharged according to the logic level of the gate scan clock GSC to be supplied to the second terminal of the OR gate ORG2 from the input line IPL via the resistor R5. An integrated signal ITS as shown is generated. The integrated signal ITS generated by the charging and discharging operations of the capacitor C3 is supplied to the second input terminal of the OR gate ORG2. Then, the OR gate ORG2 slices the integrated signal ITS to a constant voltage level, and generates a high level when the signal is above a certain voltage level and generates a low level when the signal is below a certain voltage level. Through this operation, the OR gate ORG2 provides a delayed gate scan clock (not shown). The delay amount of the gate scan clock GSC is determined by the product of the capacitance value of the capacitor C3 and the resistance value of the resistor R5. In addition, the OR gate ORG2 performs an OR operation on the gate scan clock GSC from the input line IPL and the delayed gate scan clock to adjust the adjusted gate scan clock CGSCd having a larger impact coefficient as shown in FIG. 14. Will occur. FIG. 14 shows the gate scan clock GSC, the integrated signal ITS and the adjusted gate scan clock CGSCd on a unit scale of 10 Hz. In addition, the gate scan clock GSC, the integrated signal ITS, and the adjusted gate scan clock CGSCd appear as shown in FIG.

도 16은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기(32,48,65)의 제4 실시 예를 도시한 도면이다. 도 16을 참조하면, 충격계수 조절기(32,48,65)는 입력라인(IPL), 출력라인(OPL) 및 반전출력라인(/OPL)과 접속된 단안정 멀티바이브레이터(Monostable Multivibrator)(76)와, 이 단안정 멀티바이브레이터(76)에 접속되어진 저항(R6) 및 캐패시터(C4)로 구성된다. 입력라인(IPL)에는 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)이 공급될 수 있으나, 설명의 편의상 도 17에 도시된 바와 같은 게이트 스캔클럭(GSC)이 입력된다고 가정한다. 단안정 멀티바이브레이터(76)는 게이트 스캔클럭(GSC)이 로우 레벨로부터 하이 레벨로 상승할 때마다 출력라인(OPL)에 일정한 폭의 하이 레벨의 펄스를 출력함으로써 도 17에 도시된 바와 같이 충격계수가 커진 조절된 게이트 스캔클럭(CGSCd)을 발생시킨다. 이와 더불어, 단안정 멀티바이브레이터(76)는 게이트 스캔클럭(GSC)이 로우 레벨로부터 하이 레벨로 상승할 때마다 반전출력라인(/OPL)에 일정한 폭의 로우 레벨의 펄스를 출력함으로써 도 17에 도시된 바와 같이 충격계수가 작아진 반전·조절된 게이트 스캔클럭(/CGSCd)을 발생시킨다. 출력라인(OPL) 상에 나타나는 조절된 게이트 스캔클럭(CGSCd)의 하이 레벨 폭과 반전출력라인(/OPL)에 발생되는 반전·조절된 게이트 스캔클럭(/CGSCd)의 로우 레벨 폭은 저항(R6)의 저항값과 캐패시터(C4)의 용량값의 곱에 의해 결정되게 된다.16 is a view showing a fourth embodiment of the impact coefficient regulators 32, 48, and 65 shown in FIGS. Referring to FIG. 16, the impact coefficient regulators 32, 48, and 65 are a monostable multivibrator 76 connected to an input line IPL, an output line OPL, and an inverted output line / OPL. And a resistor R6 and a capacitor C4 connected to the monostable multivibrator 76. The voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX may be supplied to the input line IPL, but for convenience of description, the gate scan clock GSC as shown in FIG. 17 is input. Assume The monostable multivibrator 76 outputs a high-level pulse of a constant width to the output line OPL whenever the gate scan clock GSC rises from a low level to a high level, so that an impact coefficient as shown in FIG. 17 is obtained. Generates a larger regulated gate scan clock (CGSCd). In addition, the monostable multivibrator 76 outputs a low-level pulse of a constant width to the inverting output line / OPL whenever the gate scan clock GSC rises from a low level to a high level. As described above, an inverted and adjusted gate scan clock (/ CGSCd) having a small impact coefficient is generated. The high level width of the regulated gate scan clock CGSCd on the output line OPL and the low level width of the inverted and adjusted gate scan clock / CGSCd generated on the inverted output line / OPL are the resistances R6. Is determined by the product of the resistance value of the capacitor and the capacitance value of the capacitor C4.

도 18은 도 3, 도 4 및 도 7에 도시된 충격계수 조절기(32,48,65)의 제5 실시 예를 도시한 도면이다. 도 18을 참조하면, 충격계수 조절기(32,48,65)는 입력라인(IPL) 및 출력라인(OPL) 사이에 직렬 접속되어진 반전형 버퍼(IBF1), AND 게이트(ADG1) 플립플롭(FF1)을 구비한다. 또한, 충격계수 조절기(32,48,65)는 양 단자가 플립플롭(FF1)에 접속된 캐패시터(C5)와, 공급전압원(VDD) 및 캐패시터(C5) 사이에 접속된 저항(R7)을 가진다. 반전형 버퍼(IBF1), AND 게이트(ADG1) 및 플립플롭(FF1)으로 이루어진 부분(78)은 집적회로 칩(번호: SN74LS123)으로 시판되고 있는 리트리거러블 단안정 멀티바이브레이터(Retriggerable Monostable Multivibrator)와 동일한 구성을 가진다. 따라서, 이에 대한 상세한 설명은 생략한다. 입력라인(IPL)에는 전압제어클럭(VCLK), 게이트 스캔클럭(GSC) 또는 제어전압(VCKX)이 공급될 수 있으나, 설명의 편의상 도 19에 도시된 바와 같은 게이트 스캔클럭(GSC)이 입력된다고 가정한다. 리트리거러블 단안정 멀티바이브레이터(78)는 게이트 스캔클럭(GSC)이 로우 레벨로부터 하이 레벨로 상승할 때마다 출력라인(OPL)에 일정한 폭의 하이 레벨의 펄스를 출력함으로써 도 19에 도시된 바와 같이 충격계수가 커진 조절된 게이트 스캔클럭(CGSCd)을 발생시킨다. 출력라인(OPL)상에 나타나는 조절된 게이트 스캔클럭(CGSCd)의 하이 레벨 폭은 저항(R7)의 저항값과 캐패시터(C5)의 용량값의 곱에 의해 결정되게 된다.FIG. 18 is a view illustrating a fifth embodiment of the impact coefficient regulators 32, 48, and 65 illustrated in FIGS. 3, 4, and 7. Referring to FIG. 18, the impact coefficient controllers 32, 48, and 65 are inverted buffer IBF1 and AND gate ADG1 flip-flop FF1 connected in series between an input line IPL and an output line OPL. It is provided. The impact coefficient regulators 32, 48 and 65 also have a capacitor C5 having both terminals connected to the flip-flop FF1, and a resistor R7 connected between the supply voltage source VDD and the capacitor C5. . The portion 78, which consists of an inverting buffer IBF1, an AND gate ADG1, and a flip-flop FF1, is formed of a retriggerable monostable multivibrator that is commercially available as an integrated circuit chip (SN74LS123). Have the same configuration. Therefore, detailed description thereof will be omitted. The voltage control clock VCLK, the gate scan clock GSC, or the control voltage VCKX may be supplied to the input line IPL, but for convenience of description, the gate scan clock GSC as shown in FIG. 19 is input. Assume The retriggerable monostable multivibrator 78 outputs a high level pulse of a constant width to the output line OPL whenever the gate scan clock GSC rises from a low level to a high level, as shown in FIG. 19. Similarly, an adjusted gate scan clock CGSCd with an increased impact coefficient is generated. The high level width of the adjusted gate scan clock CGSCd appearing on the output line OPL is determined by the product of the resistance value of the resistor R7 and the capacitance value of the capacitor C5.

상술한 바와 같이, 본 발명에 따른 액티브 매트릭스 액정표시장치에서는 게이트 드라이버의 레벨쉬프터에 고전위 게이트전압이 교류 형태로 공급됨으로써 스캐닝신호의 폴링에지가 선형, 지수 또는 램프 함수들 중 어느 한 형태로 변하게 한다. 이에 따라, 본 발명에 따른 액티브 매트릭스 액정표시장치에서는 피드 트로우 전압(ΔVp)이 충분하게 억압되게 되고, 나아가 플리커 및 잔상이 발생되지 않게 된다. 이와 더불어, 본 발명에 따른 액티브 매트릭스 액정표시장치에서는 회로구성이 매우 간소화 되게 된다.As described above, in the active matrix liquid crystal display according to the present invention, the high potential gate voltage is supplied to the level shifter of the gate driver in alternating current so that the polling edge of the scanning signal is changed to any one of linear, exponential or ramp functions. do. Accordingly, in the active matrix liquid crystal display according to the present invention, the feed throw voltage ΔVp is sufficiently suppressed, and flicker and afterimages are not generated. In addition, in the active matrix liquid crystal display device according to the present invention, the circuit configuration is greatly simplified.

또한, 본 발명에 따른 액티브 매트릭스 액정표시장치에서는 고전위 게이트전압의 폴링에지가 라이징에지 보다 완만하게 변하게 됨으로써 게이트라인에 공급되어질 스캐닝신호의 폴링에지가 라이징에지 보다 완만하게 변하게 된다. 이에 따라, 본 발명에 따른 액티브 매트릭스 액정표시장치에서는 플리커 및 잔상이 발생되지 않게 됨은 물론이거니와 응답속도가 빨라지게 된다.In addition, in the active matrix liquid crystal display according to the present invention, the falling edge of the high potential gate voltage is changed more gently than the rising edge, so that the falling edge of the scanning signal to be supplied to the gate line is changed more slowly than the rising edge. Accordingly, in the active matrix liquid crystal display according to the present invention, flicker and afterimages are not generated, as well as the response speed is increased.

나아가, 본 발명에 따른 액티브 매트릭스 액정표시장치에서는 충격계수 조절기에 의해 고전위 게이트전압의 하강 시점이 간단하게 조절됨으로써 액정패널의 종류 및 조건에 무관하게 스캐닝신호의 폴링에지가 완만하게 변하게 된다. 따라서, 본 발명에 따른 액티브 매트릭스 액정표시장치는 타이밍 제어기와 같은 회로보드의 변경 없이도 액정패널의 종류 및 조건에 무관하게 플리커 및 잔상이 발생되지 않게 한다. Furthermore, in the active matrix liquid crystal display according to the present invention, the falling point of the high potential gate voltage is simply adjusted by the impact coefficient controller, so that the polling edge of the scanning signal is changed smoothly regardless of the type and condition of the liquid crystal panel. Accordingly, the active matrix liquid crystal display device according to the present invention prevents flicker and afterimages from occurring regardless of the type and condition of the liquid crystal panel without changing a circuit board such as a timing controller.

이상 설명한 내용을 통해 당업자 라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (6)

게이트라인 및 신호라인과의 교차점에 위치함과 아울러 상기 게이트라인 및 신호라인에 접속되어진 박막트랜지스터를 가지는 화소와, 상기 게이트라인에 접속되어 고전위 게이트전압 및 저전위 게이트전압을 입력하고 상기 게이트라인들이 순차적으로 구동하게끔 상기 고전위 게이트전압 및 저전위 게이트전압 중 어느 하나를 출력하는 게이트 드라이버를 구비하는 액정표시장치에 있어서,A pixel having a thin film transistor positioned at an intersection point of a gate line and a signal line and connected to the gate line and the signal line, and a high potential gate voltage and a low potential gate voltage connected to the gate line and inputting the gate line A liquid crystal display device comprising a gate driver for outputting any one of the high potential gate voltage and the low potential gate voltage so that they are driven sequentially. 상기 고전위 게이트전압이 연속된 상기 게이트라인들에 인가되기 전 상태에서 상기 고전위 게이트전압의 레벨을 변화시키는 조절수단과;Adjusting means for changing a level of the high potential gate voltage in a state before the high potential gate voltage is applied to the consecutive gate lines; 상기 조절수단에 의해 상기 고전위 게이트전압의 레벨이 변화되는 시점을 제어하기 위한 충격계수 조절수단을 구비하는 것을 특징으로 하는 액티브 매트릭스 액정표시장치.And an impact coefficient adjusting means for controlling a time point at which the level of the high potential gate voltage is changed by the adjusting means. 제 1 항에 있어서,The method of claim 1, 상기 고전위 게이트전압은 상기 연속된 게이트라인들이 활성화되기 전에 강하되는 것을 특징으로 하는 액티브 매트릭스 액정표시장치.And the high potential gate voltage drops before the continuous gate lines are activated. 제 1 항에 있어서,The method of claim 1, 상기 고전위 게이트전압은 지수함수적으로 강하되는 것을 특징으로 하는 액티브 매트릭스 액정표시장치.And the high potential gate voltage is exponentially dropped. 제 1 항에 있어서,The method of claim 1, 상기 고전위 게이트전압이 선형적으로 강하되는 것을 특징으로 하는 액티브 매트릭스 액정표시장치.And the high potential gate voltage is linearly dropped. 제 1 항에 있어서,The method of claim 1, 상기 고전위 게이트전압이 계단 형태로 강하되는 것을 특징으로 하는 액티브 매트릭스 액정표시장치.And the high potential gate voltage drops in a step shape. 게이트라인 및 신호라인과의 교차점에 위치함과 아울러 상기 게이트라인 및 상기 신호라인에 접속되어진 박막트랜지스터를 가지는 화소와, 상기 게이트라인에 접속됨과 아울러 쉬프트 레지스터를 가지는 게이트 드라이버를 구비하는 액정표시장치를 구동하는 방법에 있어서,A liquid crystal display device comprising: a pixel having a thin film transistor positioned at an intersection point of a gate line and a signal line and connected to the gate line and the signal line; and a gate driver connected to the gate line and having a shift register. In the driving method, 저전위 게이트전압과 주기적으로 레벨이 변화되는 고전위 게이트전압을 발생하는 단계와;Generating a low potential gate voltage and a high potential gate voltage whose level changes periodically; 상기 고전위 게이트전압 레벨의 변화시점을 조절하는 단계와;Adjusting a time of change of the high potential gate voltage level; 스위치소자를 경유하여 상기 게이트라인에 상기 조절된 고전위 게이트전압을 공급하는 단계와;Supplying the regulated high potential gate voltage to the gate line via a switch element; 상기 스위치소자를 경유하여 상기 게이트라인에 상기 저전위 게이트전압을 공급하는 단계를 포함하는 것을 특징으로 하는 액티브 매트릭스 액정표시장치 구동방법.And supplying the low potential gate voltage to the gate line via the switch element.
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