KR100969625B1

KR100969625B1 - Scan voltage generation apparatus and liquid crystal display using the same

Info

Publication number: KR100969625B1
Application number: KR1020030069470A
Authority: KR
Inventors: 박정식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2003-10-07
Filing date: 2003-10-07
Publication date: 2010-07-14
Also published as: KR20050034768A

Abstract

본 발명은 휘도 저하를 방지할 수 있도록 한 스캔전압 발생장치 및 이를 이용한 액정표시장치에 관한 것이다.The present invention relates to a scan voltage generator and a liquid crystal display using the same to prevent a decrease in luminance.

본 발명에 의한 스캔전압 발생장치는 스캔펄스의 하이전압과 대응하는 게이트하이전압을 발생하는 제1 전압원과; 상기 게이트하이전압보다 낮은 중간전위 전압을 발생하는 제2 전압원과; 상기 중간전위 전압을 조정하기 위한 전압 조정부와; 상기 게이트하이전압을 게이트라인에 공급한 후 상기 전압 조정부에 의해 조정된 중간전위 전압을 상기 게이트라인에 공급하기 위한 게이트전압 절환부를 구비한다.
According to an aspect of the present invention, a scan voltage generator includes: a first voltage source for generating a gate high voltage corresponding to a high voltage of a scan pulse; A second voltage source generating an intermediate potential voltage lower than the gate high voltage; A voltage adjusting unit for adjusting the intermediate potential voltage; And a gate voltage switching unit for supplying the gate potential voltage to the gate line after supplying the gate high voltage to the gate line.

Description

SCAN VOLTAGE GENERATION APPARATUS AND LIQUID CRYSTAL DISPLAY USING THE SAME}

도 1은 통상적인 스캔펄스를 나타내는 파형도.1 is a waveform diagram showing a typical scan pulse.

도 2는 본 발명의 제1 실시예에 의한 액정표시장치를 나타내는 도면.2 is a view showing a liquid crystal display device according to a first embodiment of the present invention.

도 3은 도 2에 도시된 액정표시장치에서 구동전압 발생부를 상세히 나타내는 도면.3 is a view illustrating in detail a driving voltage generator in the liquid crystal display shown in FIG. 2;

도 4는 도 3에 도시된 구동전압 발생부에서 스캔전압 발생부를 상세히 나타내는 회로도.4 is a circuit diagram illustrating a scan voltage generator in detail in the driving voltage generator shown in FIG. 3;

도 5는 도 4에 도시된 게이트 하이전압 발생부에서 출력되는 스캔펄스를 나타내는 파형도.FIG. 5 is a waveform diagram illustrating a scan pulse output from the gate high voltage generator shown in FIG. 4. FIG.

도 6은 본 발명의 제2 실시예에 의한 액정표시장치에서 구동전압 발생부를 상세히 나타내는 도면.6 is a view illustrating in detail a driving voltage generator in a liquid crystal display according to a second exemplary embodiment of the present invention.

도 7은 도 6에 도시된 구동전압 발생부에서 스캔전압 발생부를 상세히 나타내는 회로도.FIG. 7 is a circuit diagram illustrating a scan voltage generator in detail in the driving voltage generator shown in FIG. 6; FIG.

도 8은 도 7에 도시된 게이트 하이전압 발생부에서 출려되는 스캔펄스를 나타내는 파형도. FIG. 8 is a waveform diagram illustrating scan pulses emitted from the gate high voltage generation unit illustrated in FIG. 7.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

110,210 : 시스템 111,211 : 인터페이스회로110,210: System 111,211: Interface circuit

112,212 : 타이밍 콘트롤러 113,213 : 데이터 구동회로112,212: timing controller 113,213: data driving circuit

114,214 : 게이트 구동회로 115 : 액정패널114,214: gate driving circuit 115: liquid crystal panel

116,216 : 구동전압 발생부 117,217 : DC-DC 변환기116,216: driving voltage generator 117,217: DC-DC converter

118,218 : 스캔전압 발생부 118a,218a : 게이트 하이전압 유지부118,218: scan voltage generator 118a, 218a: gate high voltage holding part

118b,218b : 게이트 하이전압 방전부
118b, 218b: gate high voltage discharge part

본 발명은 액정표시장치에 관한 것으로, 특히 휘도 저하를 방지할 수 있도록 한 스캔전압 발생장치 및 이를 이용한 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a scan voltage generator and a liquid crystal display device using the same to prevent a decrease in luminance.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor; 이하, "TFT" 라함)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. TFT의 게이트단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게 하는 게이트라인들 중 어느 하나에 접속된다. 구동회로는 게이트라인들을 구동하기 위한 게이트 구동회로와, 데이터라인들을 구동하기 위한 데이터 구동회로와, 공통전극을 구동하기 위한 공통전압 발생부를 구비한다. 게이트 구동회로는 스캔신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 구동회로는 게이트라인들 중 어느 하나에 스캔신호가 공급될 때마다 데이터라인들 각각에 화소전압신호를 공급한다. 공통전압 발생부는 공통전극에 공통전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and a driving circuit for driving the liquid crystal panel. In the liquid crystal panel, the gate lines and the data lines are arranged to cross each other, and the liquid crystal cells are positioned in an area where the gate lines and the data lines cross each other. The liquid crystal panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. Each of the pixel electrodes is connected to one of the data lines via source and drain terminals of a thin film transistor (hereinafter, referred to as TFT) as a switching element. The gate terminal of the TFT is connected to any one of the gate lines for causing the pixel voltage signal to be applied to the pixel electrodes for one line. The driving circuit includes a gate driving circuit for driving the gate lines, a data driving circuit for driving the data lines, and a common voltage generator for driving the common electrode. The gate driving circuit sequentially supplies scan signals to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driving circuit supplies a pixel voltage signal to each of the data lines whenever a scan signal is supplied to any one of the gate lines. The common voltage generator supplies a common voltage signal to the common electrode. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell.

이와 같은 액정표시장치의 액정패널에서는 데이터라인들에 공급되어진 데이터전압(공통전극 전압)과 액정셀에 충전되어진 액정 셀 전압과의 차전압에 해당하는 피드 쓰로우 전압(Feed Through Voltage, △Vp)이 발생하게 된다. 이 피드 쓰로우 전압(△Vp)은 TFT의 게이트단자와 액정 셀 전극 사이에 존재하는 기생 용량에 의해 발생되는 것으로써 액정패널 상에 인가되는 데이터에 따라 그 크기가 변동함으로써 플리커를 유발한다. 이러한 이 피드 쓰로우 전압(△Vp)은 다음과 같이 [수학식1]로 정의된다. In the liquid crystal panel of the liquid crystal display device, a feed through voltage corresponding to a difference voltage between the data voltage (common electrode voltage) supplied to the data lines and the voltage of the liquid crystal cell charged in the liquid crystal cell (Feed Through Voltage, ΔVp) This will occur. The feed through voltage DELTA Vp is generated by parasitic capacitance existing between the gate terminal of the TFT and the liquid crystal cell electrode, and its size varies according to data applied on the liquid crystal panel, causing flicker. This feed through voltage DELTA Vp is defined by Equation 1 as follows.

여기서, Cgd는 TFT의 게이트단자와 드레인단자사이에 형성되는 기생캐패시터이고, Clc는 TFT의 드레인 단자와 공통전극 사이에 접속된 액정캐패시터이다. Cst는 TFT의 드레인 단자와 이전단 게이트라인에 접속된 스토리지 캐패시터이다. △Vg는 게이트 펄스의 게이트 하이전압(VGH)과 게이트 로우전압(VGL)의 차전압이다.Here, Cgd is a parasitic capacitor formed between the gate terminal and the drain terminal of the TFT, and Clc is a liquid crystal capacitor connected between the drain terminal and the common electrode of the TFT. Cst is a storage capacitor connected to the drain terminal of the TFT and the previous gate line. DELTA Vg is a difference voltage between the gate high voltage VGH and the gate low voltage VGL of the gate pulse.

한편, 플리커는 피드 쓰로우 전압(△Vp)이 상승하게 되면 더 많이 유발된다. 이러한 피드 쓰로우 전압(△Vp)은 게이트 펄스가 하강할 때 특히 더 많이 유발된다. 따라서, 플리커의 유발을 줄이기 위해서는 게이트 펄스가 하강할 때 피드 쓰로우 전압(△Vp)을 줄여야 한다. 이러한 피드 쓰로우 전압(△Vp)을 줄이기 위해서는 수학식1에서 보듯이 스캔펄스의 게이트 하이전압(VGH)과 게이트 로우전압(VGL)의 차전압인 △Vg을 줄여야 함을 알 수 있다. 그러나, 종래의 액정표시장치에서 이용되는 스캔펄스는 도 1에 도시된 바와 같이 스캔펄스가 하강할 때 게이트 하이전압(VGH)에서 게이트 로우전압(VGL)으로 곧바로 하강하게 되므로 △Vg가 커지게 된다. 이에 따라, 플리커가 많이 유발되어 휘도가 저하되는 문제점이 있다.
On the other hand, the flicker is caused more when the feed through voltage ΔVp rises. This feed through voltage DELTA Vp is particularly induced when the gate pulse falls. Therefore, to reduce the induction of flicker, the feed through voltage ΔVp should be reduced when the gate pulse falls. In order to reduce the feed-through voltage ΔVp, it may be understood that ΔVg, which is a difference voltage between the gate high voltage VGH and the gate low voltage VGL of the scan pulse, needs to be reduced. However, as shown in FIG. 1, the scan pulse used in the conventional liquid crystal display device is directly lowered from the gate high voltage VGH to the gate low voltage VGL when the scan pulse falls, so that ΔVg becomes large. . Accordingly, there is a problem that a lot of flicker is caused and the brightness is lowered.

따라서, 본 발명의 목적은 휘도 저하를 방지할 수 있도록 한 스캔전압 발생 장치 및 이를 이용한 액정표시장치를 제공하는데 있다.
Accordingly, an object of the present invention is to provide a scan voltage generator and a liquid crystal display device using the same to prevent a decrease in luminance.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 스캔전압 발생장치는 스캔펄스의 하이전압과 대응하는 게이트하이전압을 발생하는 제1 전압원과; 상기 게이트하이전압보다 낮은 중간전위 전압을 발생하는 제2 전압원과; 상기 중간전위 전압을 조정하기 위한 전압 조정부와; 상기 게이트하이전압을 게이트라인에 공급한 후 상기 전압 조정부에 의해 조정된 중간전위 전압을 상기 게이트라인에 공급하기 위한 게이트전압 절환부를 구비구비하며, 상기 게이트전압 절환부는, 제1 제어신호에 응답하여 상기 게이트하이전압을 상기 게이트라인에 공급하는 제1 스위치소자와, 클럭신호에 응답하여 상기 제1 제어신호를 발생하는 제2 스위치소자와, 제2 제어신호에 응답하여 상기 중간전위 전압보다 낮은 전압을 상기 게이트라인에 공급하기 위한 제3 스위치소자와, 상기 클럭신호에 응답하여 제3 제어신호를 발생하는 제4 스위치소자를 구비하고, 상기 제1 스위치소자는 상기 제1 전압원에 이미터단자가 접속되고 상기 게이트라인에 컬렉터단자가 접속되며 상기 제2 스위치소자에 베이스단자가 접속되는 pnp형 트랜지스터이고, 상기 제2 스위치소자는 기저전압원에 이미터단자가 접속되고 상기 제1 스위치소자의 베이스단자에 컬렉터단자가 접속되며 상기 클럭신호가 입력되는 베이스단자를 가지는 npn형 트랜지스터이고, 상기 제3 스위치소자는 상기 전압 조정부의 출력단에 이미터단자가 접속되고 상기 게이트라인에 컬렉터단자가 접속되며 상기 제1 전압원과 상기 제4 스위치소자 사이의 제1 노드에 베이스단자가 접속되는 npn형 트랜지스터이고, 상기 제4 스위치소자는 기저전압원에 이미터단자가 접속되고 상기 제1 노드에 컬렉터단자가 접속되며 상기 클럭신호가 입력되는 베이스단자를 가지는 npn형 트랜지스터인 것을 특징으로 한다.In order to achieve the above object, a scan voltage generator according to an embodiment of the present invention includes a first voltage source for generating a gate high voltage corresponding to the high voltage of the scan pulse; A second voltage source generating an intermediate potential voltage lower than the gate high voltage; A voltage adjusting unit for adjusting the intermediate potential voltage; And a gate voltage switching unit for supplying the gate potential voltage to the gate line after supplying the gate high voltage to the gate line, wherein the gate voltage switching unit is configured to respond to the first control signal. A first switch element for supplying the gate high voltage to the gate line, a second switch element for generating the first control signal in response to a clock signal, and a voltage lower than the intermediate potential voltage in response to a second control signal And a fourth switch device for supplying the gate line to the gate line, and a fourth switch device generating a third control signal in response to the clock signal, wherein the first switch device has an emitter terminal connected to the first voltage source. A pnp-type transistor connected to the gate line, a collector terminal connected to the gate line, and a base terminal connected to the second switch element; 2 The switch element is an npn type transistor having a base terminal to which an emitter terminal is connected to a base voltage source, a collector terminal is connected to a base terminal of the first switch element, and the clock signal is input, and the third switch element is the voltage An npn-type transistor having an emitter terminal connected to an output terminal of an adjusting unit, a collector terminal connected to the gate line, and a base terminal connected to a first node between the first voltage source and the fourth switch device, and the fourth switch device Is an npn type transistor having a base terminal to which an emitter terminal is connected to a base voltage source, a collector terminal is connected to the first node, and the clock signal is input.

상기 스캔전압 발생장치에서 상기 전압 조정부는 상기 중간전위 전압을 상기 게이트하이전압과 기저전압 사이의 전압으로 낮추는 것을 특징으로 한다.In the scan voltage generator, the voltage adjustor may lower the intermediate potential voltage to a voltage between the gate high voltage and the base voltage.

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상기 스캔전압 발생장치에서 상기 전압 조정부는 상기 중간전위 전압을 분압하기 위한 분압저항회로를 구비한다.In the scan voltage generator, the voltage adjustor includes a voltage divider resistor circuit for dividing the intermediate potential voltage.

본 발명의 실시예에 의한 액정표시장치는 다수의 게이트라인과 다수의 데이터라인이 교차되며 상기 게이트라인에 공급되는 스캔펄스에 따라 스캐닝되는 액정표시패널과; 상기 스캔펄스의 하이전압과 대응하는 게이트하이전압을 발생하는 제1 전압원과; 상기 게이트하이전압보다 낮은 중간전위 전압을 발생하는 제2 전압원과; 상기 중간전위 전압을 조정하기 위한 전압 조정부와; 상기 게이트라인에 상기 스캔펄스를 공급하며 상기 게이트하이전압을 게이트라인에 공급한 후 상기 전압 조정부에 의해 조정된 중간전위 전압을 상기 게이트라인에 공급하여 상기 스캔펄스의 전압을 조정하기 위한 게이트 구동부와; 상기 다수의 데이터라인들에 데이터를 공급하기 위한 데이터 구동부와; 상기 게이트 구동부와 상기 데이터 구동부를 제어하기 위한 제어부를 구비하며, 상기 게이트 구동부는, 제1 제어신호에 응답하여 상기 게이트하이전압을 상기 게이트라인에 공급하는 제1 스위치소자와, 클럭신호에 응답하여 상기 제1 제어신호를 발생하는 제2 스위치소자와, 제2 제어신호에 응답하여 상기 중간전위 전압보다 낮은 전압을 상기 게이트라인에 공급하기 위한 제3 스위치소자와, 상기 클럭신호에 응답하여 제3 제어신호를 발생하는 제4 스위치소자를 구비하고, 상기 제1 스위치소자는 상기 제1 전압원에 이미터단자가 접속되고 상기 게이트라인에 컬렉터단자가 접속되며 상기 제2 스위치소자에 베이스단자가 접속되는 pnp형 트랜지스터이고, 상기 제2 스위치소자는 기저전압원에 이미터단자가 접속되고 상기 제1 스위치소자의 베이스단자에 컬렉터단자가 접속되며 상기 클럭신호가 입력되는 베이스단자를 가지는 npn형 트랜지스터이고, 상기 제3 스위치소자는 상기 전압 조정부의 출력단에 이미터단자가 접속되고 상기 게이트라인에 컬렉터단자가 접속되며 상기 제1 전압원과 상기 제4 스위치소자 사이의 제1 노드에 베이스단자가 접속되는 npn형 트랜지스터이고, 상기 제4 스위치소자는 기저전압원에 이미터단자가 접속되고 상기 제1 노드에 컬렉터단자가 접속되며 상기 클럭신호가 입력되는 베이스단자를 가지는 npn형 트랜지스터인 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a liquid crystal display includes: a liquid crystal display panel in which a plurality of gate lines and a plurality of data lines cross each other and are scanned according to a scan pulse supplied to the gate lines; A first voltage source generating a gate high voltage corresponding to the high voltage of the scan pulse; A second voltage source generating an intermediate potential voltage lower than the gate high voltage; A voltage adjusting unit for adjusting the intermediate potential voltage; A gate driver for supplying the scan pulse to the gate line and supplying the gate high voltage to the gate line, and then supplying the intermediate potential voltage adjusted by the voltage adjusting unit to the gate line to adjust the voltage of the scan pulse; ; A data driver for supplying data to the plurality of data lines; A control unit for controlling the gate driver and the data driver, wherein the gate driver comprises: a first switch element supplying the gate high voltage to the gate line in response to a first control signal; A second switch element for generating the first control signal, a third switch element for supplying a voltage lower than the intermediate potential voltage to the gate line in response to a second control signal, and a third in response to the clock signal And a fourth switch element for generating a control signal, wherein the first switch element has an emitter terminal connected to the first voltage source, a collector terminal connected to the gate line, and a base terminal connected to the second switch element. A pnp transistor, wherein the second switch element has an emitter terminal connected to a base voltage source and curled to a base terminal of the first switch element. An npn transistor having a base terminal to which a collector terminal is connected and a clock signal is input, wherein the third switch element comprises an emitter terminal connected to an output terminal of the voltage adjusting unit and a collector terminal connected to the gate line. An npn transistor having a base terminal connected to a first node between a voltage source and the fourth switch element, wherein the fourth switch element has an emitter terminal connected to a base voltage source and a collector terminal connected to the first node; An npn type transistor has a base terminal to which a signal is input.

상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 2 내지 도 8를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 2 to 8.

도 2 및 도 3은 본 발명의 제1 실시예에 의한 액정표시장치를 나타내는 도면이다.2 and 3 are views showing a liquid crystal display device according to a first embodiment of the present invention.

도 2 및 도 3를 참조하면, 본 발명의 제1 실시예에 의한 액정표시장치는 m×n 개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 TFT가 형성된 액정패널(115)과, 액정패널(115)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(113)와, 게이트라인들(G1 내지 Gn)에 스캔신호를 공급하기 위한 게이트 구동회로(114)와, 인터페이스회로(111)로부터의 동기신호를 이용하여 데이터 구동회로(113)와 게이트 구동회로(114)를 제어하기 위한 타이밍 콘트롤러(112)와, 액정패널(115)에 공급되는 전압들을 발생하기 위한 구동전압 발생부(116)를 구비한다.2 and 3, in the liquid crystal display according to the first embodiment of the present invention, m × n liquid crystal cells Clc are arranged in a matrix type and m data lines D1 to Dm and n Data gates for supplying data to the liquid crystal panel 115 having the two gate lines G1 to Gn intersected and having a TFT formed at the intersection thereof, and the data lines D1 to Dm of the liquid crystal panel 115. 113, the gate driving circuit 114 for supplying the scan signal to the gate lines G1 to Gn, and the data driving circuit 113 and the gate driving circuit (using the synchronization signal from the interface circuit 111). A timing controller 112 for controlling 114 and a driving voltage generator 116 for generating voltages supplied to the liquid crystal panel 115 are provided.

시스템(110)은 그래픽 콘트롤러의 LVDS(Low Voltage Differential Signaling) 송신기를 통하여 수직/수평 동기신호, 클럭신호 및 데이터(RGB)를 인터페이스회로(111)에 공급하고 전원으로부터 발생되는 3.3V의 VCC 전압을 전원전압으로써 디지털 회로소자들(111,112,113,114)과 구동전압 발생부(116)에 공급한다. The system 110 supplies a vertical / horizontal synchronization signal, a clock signal, and data (RGB) to the interface circuit 111 through a low voltage differential signaling (LVDS) transmitter of a graphic controller, and supplies a 3.3 V VCC voltage generated from a power supply. The power supply voltage is supplied to the digital circuit elements 111, 112, 113, and 114 and the driving voltage generator 116.

액정패널(115)은 두 장의 유리기판 사이에 액정이 주입된다. 이 액정패널(115)의 하부 유리기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 교차된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔신호에 응답하여 데이터라인들(D1 내지 Dn) 상의 데이터를 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 해당 게이트라인(G1 내지 Gn)에 접속되며, 소스전극은 해당 데이터라인(D1 내지 Dm)에 접속된다. 그리고 TFT의 드레인전극은 액정셀(Clc)의 화소전극에 접속된다. 액정패널(115)의 상부 유리기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정패널(115)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정패널(115)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시키는 역할을 한다. In the liquid crystal panel 115, liquid crystal is injected between two glass substrates. The data lines D1 to Dm and the gate lines G1 to Gn formed on the lower glass substrate of the liquid crystal panel 115 cross each other. The TFTs formed at the intersections of the data lines D1 to Dm and the gate lines G1 to Gn display liquid crystal data on the data lines D1 to Dn in response to scan signals from the gate lines G1 to Gn. It is supplied to the cell Clc. For this purpose, the gate electrodes of the TFTs are connected to the corresponding gate lines G1 to Gn, and the source electrodes are connected to the corresponding data lines D1 to Dm. The drain electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, and a common electrode (not shown) are formed on the upper glass substrate of the liquid crystal panel 115. A polarizing plate having an optical axis orthogonal to each other is attached on the upper glass substrate and the lower glass substrate of the liquid crystal panel 115, and an alignment layer for setting the pretilt angle of the liquid crystal is formed on the inner side of the liquid crystal panel 115. In addition, a storage capacitor Cst is formed in each of the liquid crystal cells Clc of the liquid crystal panel 115. The storage capacitor Cst is formed between the pixel electrode of the liquid crystal cell Clc and the front gate line, or is formed between the pixel electrode of the liquid crystal cell Clc and the common electrode line (not shown) to change the voltage of the liquid crystal cell Clc. It keeps constant.

데이터 구동회로(113)는 타이밍 콘트롤러(112)로부터의 데이터 제어신호(DDC)에 응답하여 디지털 비디오 데이터(RGB)를 계조값에 대응하는 아날로그 감마전압으로 변환하고 그 아날로그 감마전압을 데이터라인들(D1 내지 Dm)에 공급한다. 이 데이터 구동회로(113)가 집적회된 데이터 드라이브 집적회로에는 전원전압으로써 3.3V의 VCC 전압이 공급된다. The data driving circuit 113 converts the digital video data RGB into an analog gamma voltage corresponding to the gray scale value in response to the data control signal DDC from the timing controller 112, and converts the analog gamma voltage into data lines D1 to Dm). The VCC voltage of 3.3 V is supplied as a power supply voltage to the data drive integrated circuit in which the data driving circuit 113 is integrated.

게이트 구동회로(114)는 타이밍 콘트롤러(112)로부터의 게이트 제어신호(GDC)에 응답하여 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정패널(115)의 수평라인을 선택한다. 이 게이트 구동회로(114)가 집적회된 게이트 드라이브 집적회로에는 전원전압으로써 3.3V의 VCC 전압이 공급된다. The gate driving circuit 114 sequentially supplies scan pulses to the gate lines G1 to Gn in response to the gate control signal GDC from the timing controller 112 to supply horizontal data to the liquid crystal panel 115. Select a line. The gate drive integrated circuit in which the gate drive circuit 114 is integrated is supplied with a VCC voltage of 3.3 V as a power supply voltage.

타이밍 콘트롤러(112)는 인터페이스회로(111)를 경유하여 시스템(110)의 그래픽 콘트롤러로부터 입력되는 수직/수평 동기신호와 클럭신호를 이용하여 게이트 구동회로(114)를 제어하기 위한 게이트 제어신호(GDC)와 데이터 구동회로(113)를 제어하기 위한 데이터 제어신호(DDC)를 발생한다. 게이트 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭(Gate Shift Clock : GSC), 게이트 출력 신호(Gate Output Enable : GOE) 등을 포함한다. 데이터 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse : GSP), 소스 쉬프트 클럭(Source Shift Clock : SSC), 소스 출력 신호(Source Output Enable : SOC), 극성신호(Polarity : POL) 등을 포함한다. 그리고 타이밍 콘트롤러(112)는 인터페이스회로(111)를 경유하여 시스템(110)의 그래픽 콘트롤러로부터 입력되는 디지털 비디오 데이터(RGB)를 재정렬하여 데이터 구동회로(113)에 공급한다. 이 타이밍 콘트롤러(112)를 구동시키기 위한 전원전압은 시스템(110)의 전원으로부터 입력되는 3.3V의 VCC 전압이다. 또한, VCC 전압은 타이밍 콘트롤러(112) 내부에 설치된 위상고정루프회로(Phase Lock Loop : PLL)의 전원전압으로 공급된다. 위상고정루프회로(PLL)는 타이밍 콘트롤러(112)에 입력되는 클럭신호를 도시하지 않은 발진기로부터 발생되는 기준 주파수와 비교하고 그 오차만큼 클럭신호의 주파수를 조정하 여 디지털 비디오 데이터(RGB)를 샘플링하기 위한 클럭신호를 발생한다. The timing controller 112 uses a vertical / horizontal synchronization signal and a clock signal input from the graphic controller of the system 110 via the interface circuit 111 to control the gate driving circuit 114 (GDC). ) And a data control signal DDC for controlling the data driving circuit 113. The gate control signal GDC includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable GOE, and the like. The data control signal (DDC) includes a source start pulse (GSP), a source shift clock (SSC), a source output signal (SOC), a polarity signal (POL), and the like. do. The timing controller 112 rearranges the digital video data RGB inputted from the graphic controller of the system 110 via the interface circuit 111 and supplies it to the data driving circuit 113. The power supply voltage for driving the timing controller 112 is a VCC voltage of 3.3 V input from the power supply of the system 110. In addition, the VCC voltage is supplied to a power supply voltage of a phase locked loop (PLL) installed in the timing controller 112. The phase locked loop PLL samples the digital video data RGB by comparing a clock signal input to the timing controller 112 with a reference frequency generated from an oscillator (not shown) and adjusting the frequency of the clock signal by the error. Generates a clock signal for

인터페이스회로(111)는 LVDS(Low Voltage Differential Signaling) 수신기를 포함하여 시스템(110)의 그래픽 콘트롤러로부터 입력되는 신호들의 전압레벨을 낮추고 주파수를 높임으로써 시스템(110)과 타이밍 콘트롤러(112) 사이에 필요한 신호배선 수를 줄이게 된다. 이 인터페이스회로(111)를 구동시키기 위한 전원전압은 시스템(110)의 전원으로부터 입력되는 3.3V의 VCC 전압이다. The interface circuit 111 may include a low voltage differential signaling (LVDS) receiver to reduce the voltage level and increase the frequency of signals input from the graphic controller of the system 110, thereby increasing the frequency between the system 110 and the timing controller 112. This reduces the number of signal wires. The power supply voltage for driving this interface circuit 111 is a VCC voltage of 3.3 V input from the power supply of the system 110.

인터페이스회로(111)로부터 타이밍 콘트롤러(112)에 공급되는 신호의 고주파 성분과 높은 전압으로 인하여 발생되는 전자파장애(Electromagnetic interference : 이하, 'EMI'라 한다)를 줄이기 위하여, 인터페이스회로(111)와 타이밍 콘트롤러(112) 사이에는 도시하지 않은 EMI 필터가 설치되고 있다. In order to reduce electromagnetic interference (hereinafter referred to as 'EMI') caused by a high frequency component and a high voltage of a signal supplied from the interface circuit 111 to the timing controller 112, the timing with the interface circuit 111 is reduced. An EMI filter (not shown) is provided between the controllers 112.

구동전압 발생부(116)는 도시하지 않은 커넥터를 경유하여 시스템(110)의 전원으로부터 입력되는 3.3V의 VCC 전압을 공급받아 액정패널(115)을 구동시키기 위한 구동전압을 생성하는 역할을 한다. 이를 위하여 구동전압 발생부(116)는 도 3에 도시된 바와같이 게이트 구동회로(114) 및 데이터 구동회로(113)에 공급되는 전압을 발생하는 DC-DC 변환기(117)와, DC-DC 변환기(117)로부터 공급되는 게이트 하이 입력전압(VGH_IN)을 클럭신호에 따라 게이트 구동회로(114)에 공급하기 위한 스캔전압 발생부(118)를 구비한다.The driving voltage generator 116 generates a driving voltage for driving the liquid crystal panel 115 by receiving a VCC voltage of 3.3 V input from a power source of the system 110 through a connector (not shown). To this end, the driving voltage generator 116 includes a DC-DC converter 117 and a DC-DC converter for generating a voltage supplied to the gate driving circuit 114 and the data driving circuit 113 as shown in FIG. 3. A scan voltage generator 118 is provided to supply the gate high input voltage VGH_IN supplied from 117 to the gate driving circuit 114 according to a clock signal.

DC-DC 변환기(117)는 시스템(110)의 전원으로부터 입력되는 3.3V의 VCC 전압을 승압 또는 감압하여 액정패널(115)에 공급되는 전압을 발생한다. 이를 위하여, DC-DC 변환기(117)는 출력 단에 출력전압을 절환하기 위한 출력 스위치소자와, 그 출력 스위치소자의 제어신호의 듀티비 나 주파수를 제어하여 출력전압을 승압하거나 감압시키기 위한 펄스폭 변조기(Pulse Width Modulator : PWM)나 펄스주파수 변조기(Pulse Frequency Modulator : PFM)를 포함한다. 펄스폭 변조기는 출력 스위치소자의 제어신호 듀티비가 높여 DC-DC 변환기(117)의 출력 전압을 높아거나, 그 출력 스위치소자의 제어신호 듀티비를 낮추어 DC-DC 변환기(117)의 출력 전압을 낮춘다. 펄스주파수 변조기는 출력 스위치소자의 제어신호 주파수를 높여 DC-DC 변환기(117)의 출력 전압을 높이거나, 그 출력 스위치소자의 주파수를 낮추어 DC-DC 변환기(117)의 출력 전압을 낮춘다. DC-DC 변환기(117)의 출력 전압은 6V 이상의 VDD 전압, 10 단계 미만의 감마기준전압(GMA1∼10), 2.5∼3.3V의 VCOM 전압, 15V 이상의 VGH_IN 전압, -4V 이하의 VGL 전압이다. 감마기준전압(GMA1∼10)은 VDD 전압의 분압에 의해 발생된 전압이다. VDD 전압과 감마기준전압은 아날로그 감마전압으로써 데이터 구동회로(113)에 공급된다. VCOM 전압은 데이터 구동회로(113)를 경유하여 액정패널(115)에 형성된 공통전극에 공급되는 전압이다. VGH_IN 전압은 TFT의 문턱전압 이상으로 설정된 스캔펄스의 하이논리전압으로써 게이트 구동회로(114)에 공급되고 VGL 전압은 TFT의 오프전압으로 설정된 스캔펄스의 로우논리전압으로써 게이트 구동회로(114)에 공급된다.The DC-DC converter 117 boosts or decompresses a VCC voltage of 3.3 V input from the power supply of the system 110 to generate a voltage supplied to the liquid crystal panel 115. To this end, the DC-DC converter 117 is an output switch element for switching the output voltage to the output terminal, and the pulse width for increasing or reducing the output voltage by controlling the duty ratio or frequency of the control signal of the output switch element It includes a modulator (Pulse Width Modulator (PWM)) or a Pulse Frequency Modulator (PFM). The pulse width modulator increases the output signal of the DC-DC converter 117 by increasing the control signal duty ratio of the output switch element, or lowers the output voltage of the DC-DC converter 117 by lowering the control signal duty ratio of the output switch element. . The pulse frequency modulator increases the control signal frequency of the output switch element to increase the output voltage of the DC-DC converter 117 or lowers the frequency of the output switch element to lower the output voltage of the DC-DC converter 117. The output voltage of the DC-DC converter 117 is a VDD voltage of 6 V or more, a gamma reference voltage GMA1 to 10 of less than 10 steps, a VCOM voltage of 2.5 to 3.3 V, a VGH_IN voltage of 15 V or more, and a VGL voltage of -4 V or less. The gamma reference voltages GMA1 to 10 are voltages generated by the partial pressure of the VDD voltage. The VDD voltage and the gamma reference voltage are supplied to the data driving circuit 113 as an analog gamma voltage. The VCOM voltage is a voltage supplied to the common electrode formed on the liquid crystal panel 115 via the data driving circuit 113. The VGH_IN voltage is supplied to the gate driving circuit 114 as the high logic voltage of the scan pulse set above the threshold voltage of the TFT and the VGL voltage is supplied to the gate driving circuit 114 as the low logic voltage of the scan pulse set to the OFF voltage of the TFT. do.

스캔전압 발생부(118)는 DC-DC 변환기(117)로부터 공급되는 게이트 하이 입력전압(VGH_IN) 및 VDD 전압을 공급받아 클럭신호(CLK)에 따라 변형된 게이트 하이 출력전압(VGH_OUT)을 게이트 구동회로(114)에 공급하게 된다. 이를 위해서 스캔전압 발생부(118)는 도 4에 도시된 바와 같이 DC-DC 변환기(117)로부터 공급되는 게 이트 하이 입력전압(VGH_IN)을 공급받아 클럭신호(CLK)에 따라 게이트 하이 출력전압(VGH_OUT)을 출력하는 게이트 하이전압 유지부(118a)와, 게이트 하이 출력전압(VGH_OUT)을 클럭신호(CLK)에 따라 VDD 전압으로 방전시키기 위한 게이트 하이전압 방전부(118b)을 구비한다.The scan voltage generator 118 receives the gate high input voltage VGH_IN and the VDD voltage supplied from the DC-DC converter 117 to gate-drive the output voltage VGH_OUT modified according to the clock signal CLK. It is supplied to the furnace 114. To this end, the scan voltage generator 118 receives the gate high input voltage VGH_IN supplied from the DC-DC converter 117 as shown in FIG. 4 and according to the gate high output voltage according to the clock signal CLK. A gate high voltage holding part 118a for outputting VGH_OUT and a gate high voltage discharge part 118b for discharging the gate high output voltage VGH_OUT to the VDD voltage according to the clock signal CLK.

게이트 하이전압 발생부(118a)는 제1 게이트 하이전압 입력라인(VGH_IN1)과 게이트 하이전압 출력라인(VGH_OUT) 사이에 접속되어진 제1 P형 트랜지스터(Q1)와, 제1 P형 트랜지스터(Q1)와 접지단자(GND) 사이에 설치된 제2 N형 트랜지스터(Q2)를 구비한다.The gate high voltage generator 118a includes a first P-type transistor Q1 and a first P-type transistor Q1 connected between the first gate high voltage input line VGH_IN1 and the gate high voltage output line VGH_OUT. And a second N-type transistor Q2 provided between the ground terminal GND and the ground terminal GND.

제1 P형 트랜지스터(Q1)는 제1 게이트 하이전압 입력라인(VGH_IN1)으로부터 공급되는 게이트 하이전압(VGH)을 게이트 하이전압 출력라인(VGH_OUT)으로 전송하는 역할을 한다. The first P-type transistor Q1 transfers the gate high voltage VGH supplied from the first gate high voltage input line VGH_IN1 to the gate high voltage output line VGH_OUT.

이러한, 제1 P형 트랜지스터(Q1)는 베이스단자의 문턱전압에 따라 동작된다. 문턱전압은 제1 P형 트랜지스터(Q1)의 베이스단자와 제2 N형 트랜지스터(Q2) 사이에 설치된 제3 저항(R3)과 제1 게이트 하이전압 입력라인(VGH_IN1)과 제3 저항(R3) 사이에 설치된 제4 저항(R4)에 의해 결정된다. 제3 저항(R3)과 제4 저항(R4) 사이에 제1 노드(N1)에 나타나는 전압은 제2 N형 트랜지스터(Q2)의 동작에 의해 결정된다.The first P-type transistor Q1 is operated according to the threshold voltage of the base terminal. The threshold voltage includes a third resistor R3, a first gate high voltage input line VGH_IN1, and a third resistor R3 disposed between the base terminal of the first P-type transistor Q1 and the second N-type transistor Q2. It is determined by the fourth resistor R4 provided in between. The voltage appearing at the first node N1 between the third resistor R3 and the fourth resistor R4 is determined by the operation of the second N-type transistor Q2.

제2 N형 트랜지스터(Q2)는 베이스단자에 입력되는 클럭신호 입력라인(CLK)으로부터의 클럭신호에 따라 동작한다. 이러한, 제2 N형 트랜지스터(Q2)는 베이스단자와 클럭신호 입력라인(CLK) 사이에 접속된 제5 저항(R5)의 바이어스 전압에 의해 문턱전압이 결정되어 동작한다.The second N-type transistor Q2 operates according to the clock signal from the clock signal input line CLK input to the base terminal. The second N-type transistor Q2 operates by determining a threshold voltage by a bias voltage of the fifth resistor R5 connected between the base terminal and the clock signal input line CLK.

게이트 하이전압 방전부(118b)는 게이트 하이전압 출력라인(VGH_OUT)과 공통 저전위 전압원(VDD) 사이에 설치된 제3 N형 트랜지스터(Q3)와, 제3 N형 트랜지스터(Q3)와 접지단자(GND) 사이에 설치된 제4 N형 트랜지스터(Q4)를 구비한다.The gate high voltage discharge part 118b includes a third N-type transistor Q3 provided between the gate high voltage output line VGH_OUT and the common low potential voltage source VDD, the third N-type transistor Q3 and the ground terminal ( And a fourth N-type transistor Q4 provided between the GNDs.

제3 N형 트랜지스터(Q3)는 게이트 하이전압 출력라인(VGH_OUT) 상의 게이트 하이전압(VGH)을 방전시키는 역할을 한다. 게이트 하이전압(VGH)은 게이트 하이전압 출력라인(VGH_OUT)과 제3 N형 트랜지스터(Q3) 사이에 설치된 풀업저항(R6)을 통해 VDD 전압으로 방전된다.The third N-type transistor Q3 discharges the gate high voltage VGH on the gate high voltage output line VGH_OUT. The gate high voltage VGH is discharged to the VDD voltage through a pull-up resistor R6 provided between the gate high voltage output line VGH_OUT and the third N-type transistor Q3.

이러한, 제3 N형 트랜지스터(Q3)는 베이스단자의 문턱전압에 따라 동작한다. 이를 위해, 제3 N형 트랜지스터(Q3)의 베이스단자, 즉 제 2노드(N2)를 사이에 두고 제1 및 제2 저항(R1, R2)이 접속된다. 제1 및 제2 저항(R1, R2)은 분압저항으로써, 제1 저항(R1)은 제2 게이트 하이전압 입력라인(VGH_IN2)에 접속되고, 제2 저항(R2)은 제4 N형 트랜지스터(Q4)에 접속된다. 제1 및 제2 저항(R1, R2)의 저항값은 제4 N형 트랜지스터(Q4)가 턴-온될 경우에는 제3 N형 트랜지스터(Q3)의 문턱전압을 낮추고, 제4 N형 트랜지스터(Q4)가 턴-오프될 경우에는 제3 N형 트랜지스터(Q3)의 문턱전압을 높이게 된다. 이를 위해, 제4 N형 트랜지스터(Q4)는 클럭신호 입력라인(CLK)과 접속된다.The third N-type transistor Q3 operates according to the threshold voltage of the base terminal. To this end, the first and second resistors R1 and R2 are connected with the base terminal of the third N-type transistor Q3, that is, the second node N2 interposed therebetween. The first and second resistors R1 and R2 are divided voltage resistors, and the first resistor R1 is connected to the second gate high voltage input line VGH_IN2, and the second resistor R2 is connected to the fourth N-type transistor ( Q4). The resistance values of the first and second resistors R1 and R2 lower the threshold voltage of the third N-type transistor Q3 when the fourth N-type transistor Q4 is turned on, and the fourth N-type transistor Q4. Is turned off, the threshold voltage of the third N-type transistor Q3 is increased. For this purpose, the fourth N-type transistor Q4 is connected to the clock signal input line CLK.

이와 같은 스캔전압 발생부(118)는 클럭신호 입력라인(CLK)으로부터 하이 상태의 클럭신호가 입력되면 게이트 하이전압(VGH)은 제2 N형 트랜지스터(Q2) 및 제1 P형 트랜지스터(Q1)를 통해 게이트 하이전압 출력라인(VGH_OUT)으로 전송된다. 이를 상세히 하면, 제2 N형 트랜지스터(Q2)가 턴-온 됨으로써 제1 노드(N1) 상의 전압은 제3 저항(R3) 및 제2 N형 트랜지스터(Q2)를 통해 접지단자(GND)로 방전되기 때문에 제1 P형 트랜지스터(Q1)는 문턱전압이 낮아지게 되어 턴-온된다. When the scan voltage generator 118 receives the high clock signal from the clock signal input line CLK, the gate high voltage VGH is the second N-type transistor Q2 and the first P-type transistor Q1. Is transmitted to the gate high voltage output line (VGH_OUT). In detail, since the second N-type transistor Q2 is turned on, the voltage on the first node N1 is discharged to the ground terminal GND through the third resistor R3 and the second N-type transistor Q2. Therefore, the first P-type transistor Q1 is turned on because the threshold voltage is lowered.

이 때, 제4 N형 트랜지스터(Q4)는 제2 N형 트랜지스터(Q2)와 동시에 턴-온 되기 때문에 제3 N형 트랜지스터(Q3)는 턴-오프 상태가 된다. 이는 제4 N형 트랜지스터(Q4)가 턴-온됨에 따라 제2 노드(N2) 상의 전압은 제1 및 제2 저항(R1, R2)의 분압에 의해 공통 저전위 전압원(VDD)의 전위보다 낮아지기 때문에 제3 N형 트랜지스터(Q3)는 턴-오프 상태가 된다.At this time, since the fourth N-type transistor Q4 is turned on at the same time as the second N-type transistor Q2, the third N-type transistor Q3 is turned off. This is because as the fourth N-type transistor Q4 is turned on, the voltage on the second node N2 becomes lower than the potential of the common low potential voltage source VDD by the partial voltage of the first and second resistors R1 and R2. Therefore, the third N-type transistor Q3 is turned off.

이와 같이, 본 발명에 의한 스캔전압 발생부(118)에서 발생되는 게이트 하이전압(VGH)은 제1 P형 트랜지스터(Q1)와 게이트 하이전압 출력단자(VGH_OUT)를 통해 게이트 구동회로(114)에 공급된다. 게이트 구동회로(114)는 게이트 하이전압(VGH)을 액정패널(115)에 공급하여 게이트 라인들(GL) 중 어느 한 라인에 공급한다. 이 게이트 하이전압(VGH)을 가지는 스캔신호는 TFT를 턴-온시키게 되고, TFT가 턴-온되는 기간동안 화소셀은 데이터 구동회로(113)로부터 공급되는 데이터신호를 충전하게 된다.As such, the gate high voltage VGH generated by the scan voltage generator 118 according to the present invention is applied to the gate driving circuit 114 through the first P-type transistor Q1 and the gate high voltage output terminal VGH_OUT. Supplied. The gate driving circuit 114 supplies a gate high voltage VGH to the liquid crystal panel 115 to supply any one of the gate lines GL. The scan signal having the gate high voltage VGH turns on the TFT, and the pixel cell charges the data signal supplied from the data driving circuit 113 during the period in which the TFT is turned on.

반면에, 클럭신호 입력라인(CLK)으로부터 로우 상태의 클럭신호가 입력되면 게이트 하이전압(VGH)은 제1 P형 트랜지스터(Q1)에 의해 차단된다. 이를 상세히 하면, 클럭신호에 의해 제2 N형 트랜지스터(Q2)가 턴-오프됨으로써 제1 P형 트랜지스터(Q1)는 제4 저항(R4)의 저항값에 의해 제1 노드(N1) 상에 나타나는 게이트 하 이전압(VGH)으로 인하여 문턱전압이 높아져 턴-오프된다.On the other hand, when the low clock signal is input from the clock signal input line CLK, the gate high voltage VGH is blocked by the first P-type transistor Q1. In detail, the second N-type transistor Q2 is turned off by the clock signal, so that the first P-type transistor Q1 appears on the first node N1 by the resistance value of the fourth resistor R4. Due to the gate high voltage VGH, the threshold voltage is increased to turn off.

이 때, 제4 N형 트랜지스터(Q4)는 제2 N형 트랜지스터(Q2)와 동시에 턴-오프되기 때문에 제3 N형 트랜지스터(Q3)는 턴-온 상태가 된다. 이는 제4 N형 트랜지스터(Q4)가 턴-오프됨에 따라 제2 노드(N2) 상의 전압은 제1 및 제2 저항(R1, R2)의 분압에 의해 VDD 전압보다 높아지기 때문에 제3 N형 트랜지스터(Q3)는 턴-온되어 게이트 하이전압 출력라인(VGH_OUT) 상의 게이트 하이전압(VGH)은 풀업 저항(R6) 및 제3 N형 트랜지스터(Q3)를 통해 VDD 전압으로 방전된다. 따라서, 게이트 하이 출력전압(VGH_OUT)은 도 5에 도시된 바와 같이 VDD 전압까지 하강한 후 게이트 로우전압(VGL)으로 하강하게 된다. 여기서, 게이트 하이전압(VGH)과 게이트 로우전압(VGL)의 차전압인 △Vg는 스캔펄스가 하강할 때 VDD 전압에서 게이트 로우전압(VGL)을 뺀 전압이 된다. 따라서, 본 발명의 제1 실시예에서는 △Vg을 줄일 수 있으므로 수학식1에서 보듯이 피드 쓰로우 전압(△Vp)을 줄일 수 있게 된다. 이에 따라, 플리커의 유발을 줄일 수 있게 되어 휘도 저하를 방지할 수 있게 된다.At this time, since the fourth N-type transistor Q4 is turned off at the same time as the second N-type transistor Q2, the third N-type transistor Q3 is turned on. As the fourth N-type transistor Q4 is turned off, the voltage on the second node N2 becomes higher than the VDD voltage due to the divided voltages of the first and second resistors R1 and R2. Q3) is turned on so that the gate high voltage VGH on the gate high voltage output line VGH_OUT is discharged to the VDD voltage through the pull-up resistor R6 and the third N-type transistor Q3. Therefore, as shown in FIG. 5, the gate high output voltage VGH_OUT is lowered to the VDD voltage and then lowered to the gate low voltage VGL. Here, ΔVg, which is the difference voltage between the gate high voltage VGH and the gate low voltage VGL, becomes a voltage obtained by subtracting the gate low voltage VGL from the VDD voltage when the scan pulse falls. Therefore, in the first embodiment of the present invention, ΔVg can be reduced, so that the feed through voltage ΔVp can be reduced as shown in Equation (1). Accordingly, it is possible to reduce the induction of flicker, thereby preventing the luminance decrease.

도 6은 본 발명의 제2 실시예에 의한 액정표시장치에서 구동전압 발생부를 나타내는 도면이다.6 is a diagram illustrating a driving voltage generator in a liquid crystal display according to a second exemplary embodiment of the present invention.

도 6을 참조하면, 본 발명의 제2 실시예에 의한 액정표시장치는 본 발명의 제1 실시예와 비교하여 구동전압 발생부(216)을 제외하고는 동일한 구성요소를 구비한다.Referring to FIG. 6, the liquid crystal display according to the second exemplary embodiment of the present invention includes the same components except for the driving voltage generator 216 as compared with the first exemplary embodiment of the present invention.

여기서, 구동전압 발생부(216)을 제외한 구성요소는 본 발명의 제1 실시예와 동일하므로 이하 설명을 생략하기로 한다. Here, since the components except for the driving voltage generator 216 are the same as those of the first embodiment of the present invention, a description thereof will be omitted.

구동전압 발생부(216)는 도시하지 않은 커넥터를 경유하여 시스템(210)의 전원으로부터 입력되는 3.3V의 VCC 전압을 공급받아 액정패널을 구동시키기 위한 구동전압을 생성하는 역할을 한다. 이를 위하여 구동전압 발생부(216)는 게이트 구동회로(214) 및 데이터 구동회로(213)에 공급되는 전압을 발생하는 DC-DC 변환기(217)와, DC-DC 변환기(217)로부터 공급되는 VDD 전압을 조정하기 위한 VDD 조정부(220)와, DC-DC 변환기(217)로부터 공급되는 게이트 하이 입력전압(VGH_IN)을 클럭신호에 따라 게이트 구동회로(214)에 공급하기 위한 스캔전압 발생부(218)를 구비한다.The driving voltage generator 216 generates a driving voltage for driving the liquid crystal panel by receiving a VCC voltage of 3.3 V input from a power source of the system 210 through a connector (not shown). To this end, the driving voltage generator 216 includes a DC-DC converter 217 for generating a voltage supplied to the gate driving circuit 214 and the data driving circuit 213, and a VDD supplied from the DC-DC converter 217. The VDD adjusting unit 220 for adjusting the voltage and the scan voltage generating unit 218 for supplying the gate high input voltage VGH_IN supplied from the DC-DC converter 217 to the gate driving circuit 214 according to the clock signal. ).

DC-DC 변환기(217)는 시스템(210)의 전원으로부터 입력되는 3.3V의 VCC 전압을 승압 또는 감압하여 액정패널에 공급되는 전압을 발생한다. 이를 위하여, DC-DC 변환기(217)는 출력 단에 출력전압을 절환하기 위한 출력 스위치소자와, 그 출력 스위치소자의 제어신호의 듀티비 나 주파수를 제어하여 출력전압을 승압하거나 감압시키기 위한 펄스폭 변조기(Pulse Width Modulator : PWM)나 펄스주파수 변조기(Pulse Frequency Modulator : PFM)를 포함한다. 펄스폭 변조기는 출력 스위치소자의 제어신호 듀티비가 높여 DC-DC 변환기(217)의 출력 전압을 높아거나, 그 출력 스위치소자의 제어신호 듀티비를 낮추어 DC-DC 변환기(217)의 출력 전압을 낮춘다. 펄스주파수 변조기는 출력 스위치소자의 제어신호 주파수를 높여 DC-DC 변환기(217)의 출력 전압을 높이거나, 그 출력 스위치소자의 주파수를 낮추어 DC-DC 변환기(217)의 출력 전압을 낮춘다. DC-DC 변환기(217)의 출력 전압은 6V 이상의 VDD 전압, 10 단계 미만의 감마기준전압(GMA1∼10), 2.5∼3.3V의 VCOM 전압, 15V 이상의 VGH_IN 전압, -4V 이하의 VGL 전압이다. 감마기준전압(GMA1∼10)은 VDD 전압의 분압에 의해 발생된 전압이다. VDD 전압과 감마기준전압은 아날로그 감마전압으로써 데이터 구동회로(213)에 공급된다. VCOM 전압은 데이터 구동회로(213)를 경유하여 액정패널에 형성된 공통전극에 공급되는 전압이다. VGH_IN 전압은 TFT의 문턱전압 이상으로 설정된 스캔펄스의 하이논리전압으로써 게이트 구동회로(214)에 공급되고 VGL 전압은 TFT의 오프전압으로 설정된 스캔펄스의 로우논리전압으로써 게이트 구동회로(214)에 공급된다.The DC-DC converter 217 boosts or decompresses a VCC voltage of 3.3 V input from the power supply of the system 210 to generate a voltage supplied to the liquid crystal panel. To this end, the DC-DC converter 217 outputs an output switch element for switching the output voltage to the output terminal, and a pulse width for boosting or reducing the output voltage by controlling the duty ratio or frequency of the control signal of the output switch element. It includes a modulator (Pulse Width Modulator (PWM)) or a Pulse Frequency Modulator (PFM). The pulse width modulator increases the output signal of the DC-DC converter 217 by increasing the control signal duty ratio of the output switch element, or lowers the output voltage of the DC-DC converter 217 by lowering the control signal duty ratio of the output switch element. . The pulse frequency modulator increases the output signal of the DC-DC converter 217 by raising the control signal frequency of the output switch element, or lowers the output voltage of the DC-DC converter 217 by lowering the frequency of the output switch element. The output voltage of the DC-DC converter 217 is a VDD voltage of 6V or more, a gamma reference voltage GMA1-10 of less than 10 steps, a VCOM voltage of 2.5-3.3V, a VGH_IN voltage of 15V or more, and a VGL voltage of -4V or less. The gamma reference voltages GMA1 to 10 are voltages generated by the partial pressure of the VDD voltage. The VDD voltage and the gamma reference voltage are supplied to the data driving circuit 213 as analog gamma voltages. The VCOM voltage is a voltage supplied to the common electrode formed in the liquid crystal panel via the data driving circuit 213. The VGH_IN voltage is supplied to the gate driving circuit 214 as the high logic voltage of the scan pulse set above the threshold voltage of the TFT and the VGL voltage is supplied to the gate driving circuit 214 as the low logic voltage of the scan pulse set to the OFF voltage of the TFT. do.

VDD 조정부(220)는 DC-DC 변환기(217)로부터 공급되는 VDD 전압을 조정하여 VDD 전압보다 낮은 VDD1 전압을 출력하여 스캔전압 발생부(218)로 공급한다. 이를 위하여 VDD 조정부(220)는 도 7에 도시된 바와 같이 스캔전압 발생부(218)와 접속된 제13 노드(N13)을 사이에 두고 접속된 제17 및 제18 저항(R17,R18)을 구비한다. 이러한 제17 및 제18 저항(R17,R18)은 분압저항으로써, VDD 전압을 분압시켜 제17 저항(R17)과 제18 저항(R18) 사이의 제13 노드(N13)에 VDD 전압보다 낮은 VDD1 전압이 나타나게 한다.The VDD adjuster 220 adjusts the VDD voltage supplied from the DC-DC converter 217, outputs a VDD1 voltage lower than the VDD voltage, and supplies it to the scan voltage generator 218. To this end, the VDD adjuster 220 includes seventeenth and eighteenth resistors R17 and R18 connected with the scan voltage generator 218 connected to the thirteenth node N13 interposed therebetween. do. The seventeenth and eighteenth resistors R17 and R18 are voltage divider resistors, and divide the VDD voltage to lower the VDD1 voltage to the thirteenth node N13 between the seventeenth resistor R17 and the eighteenth resistor R18. Makes this appear.

스캔전압 발생부(218)는 DC-DC 변환기(217)로부터 공급되는 게이트 하이 입력전압(VGH_IN)과 VDD 조정부(220)으로부터 공급되는 VDD1 전압을 공급받아 클럭신호(CLK)에 따라 변형된 게이트 하이 출력전압(VGH_OUT)을 게이트 구동회로(214)에 공급하게 된다. 이를 위해서 스캔전압 발생부(218)는 도 7에 도시된 바와 같이 DC-DC 변환기(217)로부터 공급되는 게이트 하이 입력전압(VGH_IN)을 공급받아 클럭신호(CLK)에 따라 게이트 하이 출력전압(VGH_OUT)을 출력하는 게이트 하이전압 유 지부(218a)와, 게이트 하이 출력전압(VGH_OUT)을 클럭신호(CLK)에 따라 VDD 조정부(220)에 의해 조정된 VDD1 전압으로 방전시키기 위한 게이트 하이전압 방전부(218b)을 구비한다.The scan voltage generator 218 receives the gate high input voltage VGH_IN supplied from the DC-DC converter 217 and the VDD1 voltage supplied from the VDD adjuster 220 and is modified according to the clock signal CLK. The output voltage VGH_OUT is supplied to the gate driving circuit 214. To this end, the scan voltage generator 218 receives the gate high input voltage VGH_IN supplied from the DC-DC converter 217 as shown in FIG. 7 and according to the clock signal CLK, the scan high generator voltage GH_OUT. Gate high voltage holding unit 218a for outputting the gate high voltage holding unit 218a and the gate high voltage discharge unit for discharging the gate high output voltage VGH_OUT to the VDD1 voltage adjusted by the VDD adjusting unit 220 according to the clock signal CLK. 218b).

게이트 하이전압 유지부(218a)는 제1 게이트 하이전압 입력라인(VGH_IN1)과 게이트 하이전압 출력라인(VGH_OUT) 사이에 접속되어진 제11 P형 트랜지스터(Q11)와, 제11 P형 트랜지스터(Q11)와 접지단자(GND) 사이에 설치된 제12 N형 트랜지스터(Q12)를 구비한다.The gate high voltage holding unit 218a includes an eleventh P-type transistor Q11 and an eleventh P-type transistor Q11 connected between the first gate high voltage input line VGH_IN1 and the gate high voltage output line VGH_OUT. And a twelfth N-type transistor Q12 provided between the ground terminal GND and the ground terminal GND.

제11 P형 트랜지스터(Q11)는 제1 게이트 하이전압 입력라인(VGH_IN1)으로부터 공급되는 게이트 하이전압(VGH)을 게이트 하이전압 출력라인(VGH_OUT)으로 전송하는 역할을 한다.The eleventh P-type transistor Q11 transfers the gate high voltage VGH supplied from the first gate high voltage input line VGH_IN1 to the gate high voltage output line VGH_OUT.

이러한, 제11 P형 트랜지스터(Q11)는 베이스단자의 문턱전압에 따라 동작된다. 문턱전압은 제11 P형 트랜지스터(Q11)의 베이스단자와 제12 N형 트랜지스터(Q12) 사이에 설치된 제13 저항(R13)과 제1 게이트 하이전압 입력라인(VGH_IN1)과 제13 저항(R13) 사이에 설치된 제14 저항(R14)에 의해 결정된다. 제13 저항(R13)과 제14 저항(R14) 사이에 제11 노드(N11)에 나타나는 전압은 제12 N형 트랜지스터(Q12)의 동작에 의해 결정된다.The eleventh P-type transistor Q11 is operated according to the threshold voltage of the base terminal. The threshold voltage is the thirteenth resistor R13 and the first gate high voltage input line VGH_IN1 and the thirteenth resistor R13 provided between the base terminal of the eleventh P-type transistor Q11 and the twelfth N-type transistor Q12. It is determined by the fourteenth resistor R14 provided therebetween. The voltage appearing at the eleventh node N11 between the thirteenth resistor R13 and the fourteenth resistor R14 is determined by the operation of the twelfth N-type transistor Q12.

제12 N형 트랜지스터(Q12)는 베이스단자에 입력되는 클럭신호 입력라인(CLK)으로부터의 클럭신호에 따라 동작한다. 이러한, 제12 N형 트랜지스터(Q12)는 베이스단자와 클럭신호 입력라인(CLK) 사이에 접속된 제15 저항(R15)의 바이어스 전압에 의해 문턱전압이 결정되어 동작한다. The twelfth N-type transistor Q12 operates according to the clock signal from the clock signal input line CLK input to the base terminal. The twelfth N-type transistor Q12 operates by determining a threshold voltage by a bias voltage of the fifteenth resistor R15 connected between the base terminal and the clock signal input line CLK.

게이트 하이전압 방전부(218b)는 게이트 하이전압 출력라인(VGH_OUT)과 공통 저전위 전압원(VDD) 사이에 설치된 제13 N형 트랜지스터(Q13)와, 제13 N형 트랜지스터(Q13)와 접지단자(GND) 사이에 설치된 제14 N형 트랜지스터(Q14)를 구비한다.The gate high voltage discharge unit 218b includes a thirteenth N-type transistor Q13, a thirteenth N-type transistor Q13, and a ground terminal provided between the gate high voltage output line VGH_OUT and the common low potential voltage source VDD. And a fourteenth N-type transistor Q14 provided between the GNDs.

제13 N형 트랜지스터(Q13)는 게이트 하이전압 출력라인(VGH_OUT) 상의 게이트 하이전압(VGH)을 방전시키는 역할을 한다. 게이트 하이전압(VGH)은 게이트 하이전압 출력라인(VGH_OUT)과 제13 N형 트랜지스터(Q13) 사이에 설치된 풀업저항(R16)을 통해 VDD1 전압으로 방전된다.The thirteenth N-type transistor Q13 discharges the gate high voltage VGH on the gate high voltage output line VGH_OUT. The gate high voltage VGH is discharged to the voltage VDD1 through the pull-up resistor R16 provided between the gate high voltage output line VGH_OUT and the thirteenth N-type transistor Q13.

이러한, 제13 N형 트랜지스터(Q13)는 베이스단자의 문턱전압에 따라 동작한다. 이를 위해, 제13 N형 트랜지스터(Q13)의 베이스단자, 즉 제 12노드(N12)를 사이에 두고 제11 및 제12 저항(R11, R12)이 접속된다. 제11 및 제12 저항(R11, R12)은 분압저항으로써, 제11 저항(R11)은 제2 게이트 하이전압 입력라인(VGH_IN2)에 접속되고, 제12 저항(R12)은 제14 N형 트랜지스터(Q14)에 접속된다. 제11 및 제12 저항(R11, R12)의 저항값은 제14 N형 트랜지스터(Q14)가 턴-온될 경우에는 제13 N형 트랜지스터(Q13)의 문턱전압을 낮추고, 제14 N형 트랜지스터(Q14)가 턴-오프될 경우에는 제13 N형 트랜지스터(Q13)의 문턱전압을 높이게 된다. 이를 위해, 제14 N형 트랜지스터(Q14)는 클럭신호 입력라인(CLK)과 접속된다.The thirteenth N-type transistor Q13 operates according to the threshold voltage of the base terminal. To this end, the eleventh and twelfth resistors R11 and R12 are connected with the base terminal of the thirteenth N-type transistor Q13, that is, the twelfth node N12 interposed therebetween. The eleventh and twelfth resistors R11 and R12 are voltage divider resistors, and the eleventh resistor R11 is connected to the second gate high voltage input line VGH_IN2, and the twelfth resistor R12 is a fourteenth N-type transistor ( Q14). The resistance values of the eleventh and twelfth resistors R11 and R12 lower the threshold voltage of the thirteenth N-type transistor Q13 when the fourteenth N-type transistor Q14 is turned on, and the fourteenth N-type transistor Q14. Is turned off, the threshold voltage of the thirteenth N-type transistor Q13 is increased. For this purpose, the fourteenth N-type transistor Q14 is connected to the clock signal input line CLK.

이와 같은 스캔전압 발생부(218)는 클럭신호 입력라인(CLK)으로부터 하이 상태의 클럭신호가 입력되면 게이트 하이전압(VGH)은 제12 N형 트랜지스터(Q12) 및 제11 P형 트랜지스터(Q11)를 통해 게이트 하이전압 출력라인(VGH_OUT)으로 전송된다. 이를 상세히 하면, 제12 N형 트랜지스터(Q12)가 턴-온 됨으로써 제11 노드(N11) 상의 전압은 제13 저항(R13) 및 제12 N형 트랜지스터(Q12)를 통해 접지단자(GND)로 방전되기 때문에 제11 P형 트랜지스터(Q11)는 문턱전압이 낮아지게 되어 턴-온된다. When the high voltage clock signal is inputted from the clock signal input line CLK, the scan voltage generator 218 has the gate high voltage VGH as the twelfth N-type transistor Q12 and the eleventh P-type transistor Q11. Is transmitted to the gate high voltage output line (VGH_OUT). In detail, since the twelfth N-type transistor Q12 is turned on, the voltage on the eleventh node N11 is discharged to the ground terminal GND through the thirteenth resistor R13 and the twelfth N-type transistor Q12. Therefore, the eleventh P-type transistor Q11 is turned on because the threshold voltage is lowered.

이 때, 제14 N형 트랜지스터(Q14)는 제12 N형 트랜지스터(Q12)와 동시에 턴-온 되기 때문에 제13 N형 트랜지스터(Q13)는 턴-오프 상태가 된다. 이는 제14 N형 트랜지스터(Q14)가 턴-온됨에 따라 제12 노드(N12) 상의 전압은 제11 및 제12 저항(R11, R12)의 분압에 의해 VDD1 전압보다 낮아지기 때문에 제13 N형 트랜지스터(Q13)는 턴-오프 상태가 된다.At this time, since the fourteenth N-type transistor Q14 is turned on at the same time as the twelfth N-type transistor Q12, the thirteenth N-type transistor Q13 is turned off. As the 14th N-type transistor Q14 is turned on, the voltage on the twelfth node N12 is lower than the VDD1 voltage due to the divided voltages of the 11th and 12th resistors R11 and R12. Q13) is turned off.

이와 같이, 본 발명에 의한 스캔전압 발생부(218)에서 발생되는 게이트 하이전압(VGH)은 제11 P형 트랜지스터(Q11)와 게이트 하이전압 출력단자(VGH_OUT)를 통해 게이트 구동회로(214)에 공급된다. 게이트 구동회로(214)는 게이트 하이전압(VGH)을 액정패널에 공급하여 게이트 라인들(GL) 중 어느 한 라인에 공급한다. 이 게이트 하이전압(VGH)을 가지는 게이트펄스는 TFT를 턴-온시키게 되고, TFT가 턴-온되는 기간동안 화소셀은 데이터 구동회로(213)로부터 공급되는 데이터신호를 충전하게 된다.As such, the gate high voltage VGH generated by the scan voltage generator 218 according to the present invention is applied to the gate driving circuit 214 through the eleventh P-type transistor Q11 and the gate high voltage output terminal VGH_OUT. Supplied. The gate driving circuit 214 supplies a gate high voltage VGH to the liquid crystal panel to supply one of the gate lines GL. The gate pulse having the gate high voltage VGH turns on the TFT, and the pixel cell charges the data signal supplied from the data driving circuit 213 during the period in which the TFT is turned on.

반면에, 클럭신호 입력라인(CLK)으로부터 로우 상태의 클럭신호가 입력되면 게이트 하이전압(VGH)은 제11 P형 트랜지스터(Q11)에 의해 차단된다. 이를 상세히 하면, 클럭신호에 의해 제12 N형 트랜지스터(Q12)가 턴-오프됨으로써 제11 P형 트랜지스터(Q11)는 제14 저항(R14)의 저항값에 의해 제11 노드(N11) 상에 나타나는 게이트 하이전압(VGH)으로 인하여 문턱전압이 높아져 턴-오프된다. On the other hand, when the low clock signal is input from the clock signal input line CLK, the gate high voltage VGH is blocked by the eleventh P-type transistor Q11. In detail, since the twelfth N-type transistor Q12 is turned off by the clock signal, the eleventh P-type transistor Q11 appears on the eleventh node N11 by the resistance value of the fourteenth resistor R14. Due to the gate high voltage VGH, the threshold voltage is increased to turn off.

이 때, 제14 N형 트랜지스터(Q14)는 제12 N형 트랜지스터(Q12)와 동시에 턴-오프되기 때문에 제13 N형 트랜지스터(Q13)는 턴-온 상태가 된다. 이는 제14 N형 트랜지스터(Q14)가 턴-오프됨에 따라 제12 노드(N12) 상의 전압은 제11 및 제12 저항(R11, R12)의 분압에 의해 분압 저전위 전압(VDD1)의 전위보다 높아지기 때문에 제13 N형 트랜지스터(Q13)는 턴-온되어 게이트 하이전압 출력라인(VGH_OUT) 상의 게이트 하이전압(VGH)은 풀업 저항(R16) 및 제13 N형 트랜지스터(Q13)를 통해 VDD1 전압으로 방전된다. 따라서, 게이트 하이전압(VGH)은 도 8에 도시된 바와 같이 VDD 전압보다 낮은 VDD1 전압까지 하강한 후 게이트 로우전압(VGL)으로 하강하게 된다. 여기서, 게이트 하이전압(VGH)과 게이트 로우전압(VGL)의 차전압인 △Vg는 스캔펄스가 하강할 때 VDD1 전압에서 게이트 로우전압(VGL)을 뺀 전압이 된다. 따라서, 본 발명의 제2 실시예에서는 본 발명의 제1 실시예에서 보다 △Vg을 더 줄일 수 있으므로 수학식1에서 보듯이 피드 쓰로우 전압(△Vp)은 더 줄어들게 된다. 이에 따라, 플리커의 유발을 더 줄일 수 있게 되어 휘도 저하를 방지할 수 있게 된다.
At this time, since the fourteenth N-type transistor Q14 is turned off at the same time as the twelfth N-type transistor Q12, the thirteenth N-type transistor Q13 is turned on. This is because as the fourteenth N-type transistor Q14 is turned off, the voltage on the twelfth node N12 becomes higher than the potential of the divided low potential voltage VDD1 by the divided voltages of the eleventh and twelfth resistors R11 and R12. Therefore, the thirteenth N-type transistor Q13 is turned on so that the gate high voltage VGH on the gate high voltage output line VGH_OUT is discharged to the VDD1 voltage through the pull-up resistor R16 and the thirteenth N-type transistor Q13. do. Therefore, as shown in FIG. 8, the gate high voltage VGH drops to the VDD1 voltage lower than the VDD voltage and then falls to the gate low voltage VGL. Here,? Vg, which is the difference voltage between the gate high voltage VGH and the gate low voltage VGL, becomes a voltage obtained by subtracting the gate low voltage VGL from the voltage VDD1 when the scan pulse falls. Therefore, in the second embodiment of the present invention, ΔVg can be further reduced than in the first embodiment of the present invention, so that the feed through voltage ΔVp is further reduced as shown in Equation (1). Accordingly, it is possible to further reduce the induction of flicker, thereby preventing the luminance decrease.

상술한 바와 같이, 본 발명에 따른 스캔전압 발생장치 및 이를 이용한 액정표시장치는 게이트 하이전압을 VDD 전압보다 낮은 전압으로 방전시킴으로써 피드 쓰로우 전압(△Vp)을 줄여 플리커의 유발을 줄일 수 있게 되어 휘도가 저하되는 것을 방지할 수 있게 된다. As described above, the scan voltage generator and the liquid crystal display using the same according to the present invention can discharge the gate high voltage to a voltage lower than the VDD voltage to reduce the feed through voltage ΔVp, thereby reducing the occurrence of flicker. It is possible to prevent the luminance from lowering.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims

A first voltage source generating a gate high voltage corresponding to the high voltage of the scan pulse;

A second voltage source generating an intermediate potential voltage lower than the gate high voltage;

A voltage adjusting unit for adjusting the intermediate potential voltage;

A gate voltage switching unit for supplying the gate potential voltage to the gate line after supplying the gate high voltage to the gate line,

The gate voltage switching unit,

A first switch element for supplying the gate high voltage to the gate line in response to a first control signal, a second switch element for generating the first control signal in response to a clock signal, and a second control signal in response to a second control signal A third switch element for supplying a voltage lower than the intermediate potential voltage to the gate line, and a fourth switch element generating a third control signal in response to the clock signal;

The first switch element is a pnp type transistor having an emitter terminal connected to the first voltage source, a collector terminal connected to the gate line, and a base terminal connected to the second switch element, and the second switch element is a base voltage source. An npn transistor having an emitter terminal connected thereto, a collector terminal connected to a base terminal of the first switch element, and a base terminal to which the clock signal is input, and the third switch element is an emitter connected to an output terminal of the voltage adjusting unit. An npn transistor having a terminal connected thereto, a collector terminal connected to the gate line, and a base terminal connected to a first node between the first voltage source and the fourth switch device, wherein the fourth switch device is an emitter connected to a base voltage source. A terminal is connected, a collector terminal is connected to the first node, and has a base terminal to which the clock signal is input. A scan voltage generator, characterized in that the npn transistor.

The method of claim 1,

The voltage adjusting unit,

And lowering the intermediate potential voltage to a voltage between the gate high voltage and the ground voltage.

delete

The method of claim 1,

The voltage adjusting unit,

And a voltage dividing resistor circuit for dividing the intermediate potential voltage.

A liquid crystal display panel in which a plurality of gate lines and a plurality of data lines cross each other and are scanned according to a scan pulse supplied to the gate lines;

A voltage adjusting unit for adjusting the intermediate potential voltage;

A gate driver for supplying the scan pulse to the gate line and supplying the gate high voltage to the gate line, and then supplying the intermediate potential voltage adjusted by the voltage adjusting unit to the gate line to adjust the voltage of the scan pulse; ;

A data driver for supplying data to the plurality of data lines;

A control unit for controlling the gate driver and the data driver;

The gate driver,

The first switch element is a pnp type transistor having an emitter terminal connected to the first voltage source, a collector terminal connected to the gate line, and a base terminal connected to the second switch element, and the second switch element is a base voltage source. An npn transistor having an emitter terminal connected thereto, a collector terminal connected to a base terminal of the first switch element, and a base terminal to which the clock signal is input, and the third switch element is an emitter connected to an output terminal of the voltage adjusting unit. An npn transistor having a terminal connected thereto, a collector terminal connected to the gate line, and a base terminal connected to a first node between the first voltage source and the fourth switch device, wherein the fourth switch device is an emitter connected to a base voltage source. A terminal is connected, a collector terminal is connected to the first node, and has a base terminal to which the clock signal is input. A liquid crystal display device comprising an npn type transistor.

The method of claim 6,

The voltage adjusting unit,

And lowering the intermediate potential voltage to a voltage between the gate high voltage and the base voltage.

delete

The method of claim 6,

The voltage adjusting unit,