KR100602094B1 - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

Info

Publication number
KR100602094B1
KR100602094B1 KR1020040074505A KR20040074505A KR100602094B1 KR 100602094 B1 KR100602094 B1 KR 100602094B1 KR 1020040074505 A KR1020040074505 A KR 1020040074505A KR 20040074505 A KR20040074505 A KR 20040074505A KR 100602094 B1 KR100602094 B1 KR 100602094B1
Authority
KR
South Korea
Prior art keywords
trench
forming
etching
semiconductor device
plasma
Prior art date
Application number
KR1020040074505A
Other languages
English (en)
Other versions
KR20060025720A (ko
Inventor
심준범
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040074505A priority Critical patent/KR100602094B1/ko
Publication of KR20060025720A publication Critical patent/KR20060025720A/ko
Application granted granted Critical
Publication of KR100602094B1 publication Critical patent/KR100602094B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 소자의 트렌치를 형성하는 방법에 관한 것으로, 그 목적은 동일 기판 내에서, 그리고 동일 로트 내에서 트렌치 깊이의 균일도를 증가시키는 것이다. 이를 위해 본 발명에서는 반도체 기판 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 하드마스크를 식각함으로써 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각함으로써 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법을 제공한다.
트렌치, 하드마스크, 플라즈마, 식각

Description

반도체 소자의 트렌치 형성 방법 {Formation method of a trench in a semiconductor device}
도 1a 내지 1c는 본 발명의 일 실시예에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자간 격리를 위한 트렌치를 형성하는 방법에 관한 것이다.
반도체 소자가 경박단소화되는 추세에 따라 게이트의 선폭을 보다 미세하게 구현하여 트랜지스터를 최소화하는 것이 필수적으로 요구되고 있다. 이에 따라 소자 간 격리를 위한 얕은 접합 격리(STI : shallow trench isolation) 공정에서 트렌치 형성을 위한 식각 조건에 대해 많은 연구가 진행되고 있다.
특히 게이트 선폭이 보다 미세해질 경우 소자 간 격리를 위한 트렌치의 깊이와 형상을 일정하게(균일하게) 구현하는 것이 더욱 중요해진다. 그러나 게이트 선폭이 보다 미세해질수록 트렌치의 가로세로비(aspect ratio)가 높아져서 기판의 중앙부와 외곽부에서 트렌치의 깊이 차이가 더욱 심해지는 문제점이 나타난다.
종래에는 반도체 기판 상에 포토레지스터 패턴을 형성하고 그 포토레지스트 패턴을 마스크로 하여 반도체 기판을 Cl2, O2, N2 혼합가스를 이용한 플라즈마 식각 방법으로 식각하는 것에 의해 트렌치를 형성하여 왔다.
그러나 이러한 종래 방법으로는 보다 미세한 게이트 선폭을 가지는 트랜지스터의 소자 간 격리를 위한 트렌치를 균일하게 형성하는 데 한계가 있다.
예를 들면 반도체 기판의 식각을 위한 플라즈마 식각 중에 노출되는 포토레지스트 물질로부터 원하지 않는 식각 부산물이 다량 발생하는 문제점이 있었고, 플라즈마 식각 공정 중에 기판의 온도가 일정하게 유지되지 못하고 이러한 온도 변화에 따라 Cl2, O2, N2 식각가스들의 특성이 민감하게 변화하였다.
그 결과 0.13㎛ 이하의 게이트 선폭을 가지는 소자에 적용할 경우, 동일 기판 내에 형성되는 트렌치의 깊이가 150-200Å 정도로 차이가 발생하였다. 또한 식각이 진행되어 갈수록 식각 속도가 변화하여 동일 로트(lot) 내에서 첫 번째 기판에서는 목적하는 타겟(target)보다 얕은 트렌치가 형성되고 마지막 기판에서는 목적하는 타겟보다 깊은 트렌치가 형성되는 문제점이 있었다. 예를 들어 첫 번째 기판과 다섯 번째 기판 사이에서 트렌치의 깊이가 약 500Å 이상 차이가 나는 것으로 관측되었다.
이와 같이 동일 기판 내에서, 또한 동일 로트 내에서 트렌치의 깊이가 균일하지 못할 경우 소자의 특성이 불균일해지는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 동일 기판 내에서, 그리고 동일 로트 내에서 트렌치 깊이의 균일도를 증가시키는 것이다.
본 발명의 다른 목적은 소자의 특성을 균일하게 하고 성능을 향상시키는 것이다.
상술한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 하드마스크를 사용하고 최적 조건의 플라즈마 식각 공정을 제공한다.
즉, 본 발명에서는 반도체 기판 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 하드마스크를 식각함으로써 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각함으로써 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법을 제공한다.
하드마스크로는 실리콘질화막(SiN) 및 티이오에스(TEOS : tetra ethyl ortho silicate)막의 2층 적층구조를 형성할 수 있고, 상기 SiN은 1000-1500Å의 두께로 형성하고 상기 TEOS는 1500-2500Å의 두께로 형성할 수 있다.
트렌치 형성을 위해 상기 반도체 기판을 식각할 때에는 HBr, Cl2, 및 O2 의 혼합가스를 이용한 플라즈마 식각을 수행할 수 있고, 이 때 상기 HBr은 100-300 sccm의 유량으로, 상기 Cl2는 50-150 sccm의 유량으로, 상기 O2는 1-20 sccm의 유량 으로 공급하는 것이 바람직하다.
플라즈마 식각에서는 챔버의 상부 및 하부에서 각각 소스파워와 바이어스 파워를 동시에 인가하는 디커플드(decoupled) 플라즈마 방식을 이용하여, 압력 4-20 mTorr, 소스파워 200-700W, 바이어스 파워 50-200W인 조건으로 식각할 수 있으며, 상기 플라즈마 식각 중에는 챔버 상부를 50-80℃, 챔버 벽을 40-60℃, 챔버 하부를 20-40℃인 온도로 유지하는 것이 바람직하다.
또한, 트렌치 형성을 위해 상기 반도체 기판을 식각하기 전에, 상기 반도체 기판 상에 형성된 자연산화막을 CF4 가스를 이용한 플라즈마 식각으로 제거할 수 있으며, 보다 구체적으로는 CF4 가스를 50-100 sccm의 유량으로 공급하고, 소스 파워 300-500W, 바이어스 파워 100-200W, 압력 10-50 mT인 조건으로 플라즈마 식각할 수 있다.
이하, 본 발명에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도 1a 내지 1c는 본 발명의 일 실시예에 따라 반도체 소자의 트렌치를 형성하는 방법을 그 공정 순서에 따라 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 트렌치 형성을 위한 식각 시 하드마스크로 사용될 막을 형성한다. 하드마스크로는 실리콘질화막(SiN)(21)과 티이오에스(TEOS : tetra ethyl ortho silicate)(22)의 2층 적층구조를 형성할 수 있다.
이 때 SiN(21)은 1000-1500Å의 두께로 형성하고, TEOS(22)는 1500-2500Å의 두께로 형성하는 것이 바람직하다.
다음, TEOS(22) 상에 포토레지스트막을 도포하고 노광 및 현상하여 목적하는 트렌치 영역이 개구부로서 오픈된 포토레지스트 패턴(30)을 형성한다.
다음, 도 1b에 도시된 바와 같이 포토레지스트 패턴(30)을 마스크로 하여 TEOS(22) 및 SiN(21)을 식각한다. 식각 결과 남아있는 SiN(21) 및 TEOS(22)은 하드마스크 패턴이 된다.
그 후에는 애슁 공정 및 황산 공정을 수행하여 포토레지스트 패턴을 제거하고 세정한다.
다음, 도 1c에 도시된 바와 같이, 하드마스크 패턴인 SiN(21) 및 TEOS(22)을 마스크로 하여 반도체 기판을 식각함으로써 트렌치(100)를 형성한다.
트렌치(100) 형성을 위해 반도체 기판(10)을 식각할 때에는 HBr, Cl2, 및 O2 의 혼합가스를 공급하고 플라즈마를 발생시킨 후 그 플라즈마로 식각할 수 있다. 이러한 플라즈마 식각 시에는 HBr 가스를 100-300 sccm의 유량으로, Cl2 가스를 50-150 sccm의 유량으로, O2 가스를 1-20 sccm의 유량으로 공급하는 것이 바람직하다.
또한, 챔버의 상부에서는 소스파워를, 챔버의 하부에서는 바이어스 파워를 동시에 인가하는 디커플드(decoupled) 플라즈마 방식을 이용하는 것이 바람직하다. 이러한 디커플드 플라즈마 방식에서는 압력 4-20 mTorr, 소스파워 200-700W, 바이어스 파워 50-200W인 조건으로 식각하는 것이 바람직하다.
플라즈마 식각 중에는 챔버 상부를 50-80℃, 챔버 벽을 40-60℃, 챔버 하부를 20-40℃인 온도로 유지하는 것이 바람직하다.
한편, 트렌치 형성을 위해 반도체 기판을 식각하기 전에, 반도체 기판 상에 형성되어 있던 자연산화막을 먼저 제거할 수도 있다. 이 경우 자연산화막은 CF4 가스를 이용한 플라즈마 식각으로 제거하는 것이 바람직하다.
보다 구체적으로는 CF4 가스를 50-100 sccm의 유량으로 공급하고, 소스 파워 300-500W, 바이어스 파워 100-200W, 압력 10-50 mT인 조건으로 플라즈마 식각하며, 그 후에 트렌치 형성을 위한 반도체 기판의 식각 공정을 동일 챔버 내에서(in-situ로) 연속 진행할 수 있다.
상술한 바와 같은 방법으로 트렌치를 형성하면, 동일 기판 내에서 트렌치 깊이차가 50Å 이내인 정도로 트렌치의 깊이를 균일하게 형성할 수 있고, 또한 동일 로트(lot) 내에서 트렌치 깊이차가 100Å 이내인 정도로 트렌치의 깊이를 균일하게 형성할 수 있다. 이 정도의 트렌치 깊이의 균일도는 특히 0.13㎛ 이하의 게이트 선폭을 갖는 소자 간 격리를 위한 트렌치 형성 공정에서 더욱 유용하다.
상술한 바와 같이, 본 발명에서는 반도체 기판 상에 하드마스크 패턴을 형성하고 그 하드마스크 패턴을 마스크로 이용하여 반도체 기판을 적정 조건에서 플라즈마 식각함으로써 트렌치를 형성하기 때문에, 트렌치의 깊이를 정확하게 구현하고 동일 기판 내에서, 그리고 동일 lot 내에서 트렌치 깊이의 균일도를 향상시키는 효 과가 있다.
상술한 본 발명의 트렌치 형성 방법은 보다 미세한 게이트 선폭을 갖는 트랜지스터 소자에 적용하여 소자의 성능을 향상시키는 효과가 있으며, 따라서 소자의 소형화를 가능하게 하는 효과가 있다.

Claims (8)

  1. 반도체 기판 상에 실리콘질화막(SiN) 및 티이오에스막(TEOS : tetra ethyl ortho silicate)을 형성하는 단계;
    상기 티이오에스막 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 상기 티이오에스막 및 실리콘질화막을 식각함으로써 하드마스크 패턴을 형성하는 단계;
    상기 반도체 기판 상에 형성되어 있는 자연 산화막을 제거하는 단계,
    상기 하드마스크 패턴을 마스크로 하여 상기 반도체 기판을 식각함으로써 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘질화막은 1000-1500Å의 두께로 형성하고 상기 티이오에스막은 1500-2500Å의 두께로 형성하는 반도체 소자의 트렌치 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 형성을 위해 상기 반도체 기판을 식각할 때에는 HBr, Cl2, 및 O2 의 혼합가스를 이용한 플라즈마 식각 방법에 의해 실리콘 기판을 식각하는 반도체 소자의 트렌치 형성 방법.
  4. 제 3 항에 있어서,
    상기 플라즈마 식각에서 상기 HBr은 100-300 sccm의 유량으로, 상기 Cl2는 50-150 sccm의 유량으로, 상기 O2는 1-20 sccm의 유량으로 공급하는 반도체 소자의 트렌치 형성 방법.
  5. 제 3 항에 있어서,
    상기 플라즈마 식각에서는 챔버의 상부 및 하부에서 각각 소스파워와 바이어스 파워를 동시에 인가하는 디커플드(decoupled) 플라즈마 방식을 이용하여 압력 4-20 mTorr, 소스파워 200-700W, 바이어스 파워 50-200W인 조건으로 식각하는 반도체 소자의 트렌치 형성 방법.
  6. 제 3 항에 있어서,
    상기 플라즈마 식각 중에는 챔버 상부를 50-80℃, 챔버 벽을 40-60℃, 챔버 하부를 20-40℃인 온도로 유지하는 반도체 소자의 트렌치 형성 방법.
  7. 제 1 항에 있어서,
    상기 자연산화막 식각은 CF4 가스를 이용한 플라즈마 식각으로 제거하는 반도체 소자의 트렌치 형성 방법.
  8. 제 7 항에 있어서,
    상기 자연산화막을 식각할 때에는 CF4 가스를 50-100 sccm의 유량으로 공급하고, 소스 파워 300-500W, 바이어스 파워 100-200W, 압력 10-50 mT인 조건으로 플라즈마 식각하는 반도체 소자의 트렌치 형성 방법.
KR1020040074505A 2004-09-17 2004-09-17 반도체 소자의 트렌치 형성 방법 KR100602094B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040074505A KR100602094B1 (ko) 2004-09-17 2004-09-17 반도체 소자의 트렌치 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040074505A KR100602094B1 (ko) 2004-09-17 2004-09-17 반도체 소자의 트렌치 형성 방법

Publications (2)

Publication Number Publication Date
KR20060025720A KR20060025720A (ko) 2006-03-22
KR100602094B1 true KR100602094B1 (ko) 2006-07-19

Family

ID=37131125

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040074505A KR100602094B1 (ko) 2004-09-17 2004-09-17 반도체 소자의 트렌치 형성 방법

Country Status (1)

Country Link
KR (1) KR100602094B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838380B1 (ko) * 2007-03-26 2008-06-13 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법
CN117612944B (zh) * 2023-12-14 2024-10-01 粤芯半导体技术股份有限公司 半导体器件的制造方法及半导体器件

Also Published As

Publication number Publication date
KR20060025720A (ko) 2006-03-22

Similar Documents

Publication Publication Date Title
US7314826B2 (en) Semiconductor device and method of fabricating the same
KR101111924B1 (ko) 이중층 레지스트 플라즈마 에칭 방법
US7265013B2 (en) Sidewall image transfer (SIT) technologies
US9111874B2 (en) Semiconductor structures and fabrication method thereof
CN111627808B (zh) 半导体结构及其形成方法
US6500727B1 (en) Silicon shallow trench etching with round top corner by photoresist-free process
US6027959A (en) Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process
KR100602094B1 (ko) 반도체 소자의 트렌치 형성 방법
US7541255B2 (en) Method for manufacturing semiconductor device
KR20050065745A (ko) 반도체 소자의 패턴 형성 방법
JP2009032872A (ja) 半導体装置の製造方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
JPH0831797A (ja) 選択エッチング方法
KR100832015B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100571629B1 (ko) 반도체 소자 제조 방법
US20060138085A1 (en) Plasma etching method with reduced particles production
US20070004152A1 (en) Method for fabricating semiconductor device with step gated asymmetric recess
US11658040B2 (en) Plasma processing method
JP2004158538A (ja) 半導体装置の製造方法
KR20070002735A (ko) 리세스게이트 공정을 이용한 반도체소자의 제조 방법
KR100575078B1 (ko) 반도체 소자의 제조방법
JP2003347274A (ja) 表面パターニング方法
KR100626743B1 (ko) 반도체 소자의 패턴 형성 방법
KR100481557B1 (ko) 더블 질화막 식각을 이용한 내로우 에스티아이 형성방법
KR100824632B1 (ko) 90ｎｍ 디자인 룰에 따른 반도체 소자 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee