KR100601038B1 - 필드 에미터 어레이, 그 제조 방법 및 상기 필드 에미터 어레이를 포함하는 필드 에미터 디스플레이 - Google Patents

Abstract

본 발명에서는, 길이가 균일한 CNT를 에미터로서 채용한, 3극구조 FED용 필드 에미터 어레이 및 그 제조 방법을 제공한다. 본 발명에서 제공하는 3극구조 FED용 필드 에미터 어레이는, 기판; 상기 기판 위에 위치하는 캐소드층; 상기 캐소드층 위에 위치하며, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층; 상기 제1 알루미나층 위에 위치하며, 상기 제1 알루미나층의 미세홀의 크기 와 같거나 보다 더 큰 다수의 웰을 갖는 게이트 절연층; 상기 게이트 절연층 위에 위치하며, 상기 게이트 절연층의 웰 패턴과 실질적으로 일치하는 패턴으로 배열된 다수의 웰을 갖는 게이트 전극층; 상기 제1 알루미나층의 미세홀 내에 위치하며, 그 기부가 상기 캐소드층과 접촉하고 있는 탄소나노튜브 에미터;를 포함하며, 모든 상기 탄소나노튜브 에미터의 길이가 실질적으로 일정하고, 상기 탄소나노튜브 에미터의 모든 선단이 상기 게이트 절연층의 상부 표면 아래에 위치하며, 상기 탄소나노튜브 에미터의 적어도 일부의 선단이 상기 게이트 절연층의 웰 내의 공간에 노출되어 있다.

Description

필드 에미터 어레이, 그 제조 방법 및 상기 필드 에미터 어레이를 포함하는 필드 에미터 디스플레이{Field emitter array, method for manufacturing the same, and field emitter display containing the field emitter array}

도 1은, 종래의 FED(field emission display)의 구조를 개략적으로 보여주는 도면이다.

도 2는, 종래의 탄소나노튜브 에미터를 채용한 FED의 구조를 개략적으로 보여주는 도면이다.

도 3 과 도 4는, 본 발명에 따른 필드 에미터 어레이의 여러가지 구현예를 보여주는 도면이다.

도 5는, 본 발명에 따른 필드 에미터 어레이의 일 구현예에 채용된 제1 알루미나층의 평면을 보여주는 전자현미경 사진이다.

도 6 내지 도 9는, 본 발명에 따른 필드 에미터 어레이의 또 다른 여러가지 구현예를 보여주는 도면이다.

도 10a 내지 도 10i는, 본 발명에서 제공하는 필드 에미터 어레이 제조 방법의 각 단계를 보여주는 도면이다.

도 11a 내지 도 11e는, 본 발명에서 제공하는 필드 에미터 어레이 제조 방법의 또 다른 구현예의 각 단계를 보여주는 도면이다.

본 발명은 필드 에미터 어레이 (field emitter array)에 관한 것이며, 더욱 상세하게는 탄소나노튜브 에미터를 채용한 필드 에미터 어레이 및 그 제조 방법에 관한 것이다.

또한, 본 발명은 전계방출디스플레이(Field emission display : FED)에 관한 것이며, 더욱 상세하게는 탄소나노튜브 에미터를 포함하는 필드 에미터 어레이를 채용한 FED 및 그 제조 방법에 관한 것이다.

잘 알려져 있는 바와 같이, FED는 강한 전기장에 의한 터널링(tunneling) 효과에 의해 금속, 반도체 등의 표면으로부터 진공으로 방출되는 냉전자를 형광체에 충돌시킴으로써 빛을 발광시키는 디스플레이이다.

FED는, 음극선관(cathode ray tube : CRT)과 같이 전자빔(electron beam)에 의하여 형광체를 발광시키므로, 풍부한 색상 표현, 풍부한 명암 표현, 고휘도, 짧은 응답시간, 광시야각, 넓은 동작 온도 및 습도 범위 등과 같은 CRT의 장점을 보유할 수 있다. 게다가, FED는 얇고 가벼우며, 전자파 방출이 거의 없으며, 평판디스플레이(flat panel display : FPD) 형태로 구현될 수 있다는 여러가지 장점을 가지고 있다.

FED는 일반적인 화상표시장치로서 뿐만아니라, 형광표시관(vacuum fluorescent display), 형광램프, 백색광원, 액정디스플레이의 백라이트(back light) 등으로서도 적용될 수 있다.

FED의 구조의 전형적인 예는 도 1과 같다. 기판(1) 상에 전기전도성 금속으로 된 캐소드(2)가 위치하고 그 위에 비정질 실리콘(a-Si)이나 SiO₂ 등으로 된 저항층(3)이 위치한다. 저항층(3) 위에는 저항층(3)의 표면이 그 바닥에 노출되는 웰(4a)을 갖는 전기절연성 물질로 된 게이트 절연층(4)이 형성된다. 웰(4a)의 바닥에는 저항층(3)에 부착된 에미터(5)가 위치한다. 한편, 게이트 절연층(4)의 위에서는 웰(4a)에 대응하는 게이트(6a)가 형성된 게이트 전극(6)이 형성된다. 기판(1), 캐소드(2), 저항층(3), 웰(4a)을 갖는 게이트 절연층(4), 에미터(5) 및 게이트 전극(6)을 포괄하여 배면패널이라 부른다. 또는, 이러한 FED의 배면패널을 필드 에미터 어레이라고 부르기도 한다.

게이트 전극(6)의 상방에는 소정거리를 유지하며, 투명전극인 애노드(7)가 위치한다. 애노드(7)는 기판(1)과 함께 밀폐된 진공공간을 형성하는 전면판(8)의 내면에 형성된다. 애노드(7)의 내면 상에 또는 이에 인접하여 형광체층(미도시)이 형성된다. 그 내면에 형광체를 갖는 애노드(7) 및 전면판(8)을 포괄하여 전면패널이라 부른다.

필드 에미터 어레이와 전면패널은 일반적으로, 스페이서(미도시) 등에 의해 일정한 거리를 유지하며, 그 가장자리는 실링에 의해 밀폐된다. 필드 에미터 어레이와 전면패널 사이에는 진공갭이 형성된다.

FED의 작동원리는 미국의 스핀트(Spindt)가 발명한, 미세한 금속팁을 사용할 경우 전계방출이 크게 향상된다는 스핀트 캐소드 이론 (Spindt cathode theory)에 기초한다. 개략적인 FED의 작동원리는 다음과 같다. 다양한 방식의 매트릭스어드레싱(matrix addressing)에 의하여, 게이트 전극(6)과 캐소드(2) 사이에 전압을 인가한다. 게이트 전극(6)과 캐소드(2)에 전압이 걸리면, 터널링효과에 의하여 에미터(5)로부터 전자가 방출된다. 상기 전자는 애노드(7) 전압에 의하여 가속되어 애노드(7)의 내면에 위치하는 형광체를 타격한다. 타격된 형광체는 빛을 발광한다.

종래에 FED의 에미터로서는 주로, 스핀트형(Spindt-type)의 몰리브덴 마이크로팁이 사용되어 왔다. 그러나, 스핀트형의 몰리브덴 마이크로팁을 채용한 FED의 생산단가가 높으며, 그 대면적화 또한 용이하지 않다. 더욱이, 몰리브덴 마이크로팁 에미터는 초고진공 환경을 필요로 할 뿐만아니라 그 수명도 짧다.

이러한 스핀트형 에미터의 문제점을 해결하기 위한 방안의 하나로서, 전자방출특성이 우수한 탄소나노튜브를 에미터로서 채용한 CNT-FED(carbon nano tube-FED)의 개발이 진행되고 있다.

종래의 CNT-FED의 전형적인 구현예를 도 2에 나타내었다. 도 2는 스페이서 및 전면패널이 생략되어 있는 CNT-FED용 필드 에미터 어레이의 일부를 보여주고 있다. 도 2의 CNT-FED의 기본적인 구조는 도 1의 스핀트형 FED와 유사하며, 단지 도 1의 스핀트형 에미터(5)가 CNT 에미터(5')로 대체되어 있다. 도 2에 나타난 CNT 에미터(5')는 저항층(3) 위에 부착된 촉매금속(5'')을 기초로 하여 성장된 것이다.

주목할 점은, 촉매금속을 기초로 하여 성장되는 CNT의 길이를 조절하는 것은 용이하지 않다는 것이다. 그리하여, 도 2에 나타난 바와 같이, 종래의 CNT-FED에 있어서, 에미터로 사용되는 CNT의 길이는 대체적으로 균일하지 않다.

일반적으로, FED에 있어서, 터널링효과에 의한 에미터로부터의 전자 방출을 용이하게 하기 위해서는, 에미터의 첨단부와 게이트(6a) 사이의 거리가 작아야 한다. 이러한 이유로, 웰의 직경은 작을 수록 좋으며, 약 0.5 내지 약 2 ㎛, 더욱 바람직하게는 1 ㎛ 이하의 직경을 갖는 웰을 형성하기 위한 노력이 진행되고 있다.

그러나, 이와 같이 웰의 직경이 작아지면, 도 2에 나타난 바와 같이 촉매금속을 통해 성장시킨 CNT의 길이가 균일하지 않기 때문에, CNT 에미터와 게이트 전극과의 단락을 방지하는 것이 어렵게 된다.

그리하여, 종래의 CNT-FED는, 에미터와 게이트 전극과의 단락을 방지하기 위하여, 게이트 전극이 에미터와 상당한 거리를 두고 배치되도록 제작되었으며, 그에 따라, 게이트 전극의 구동전압이 높아지는 단점을 가지게 되었다. 또한, 탄소나노튜브의 길이가 일정하지 않으면, 탄소나노튜브 에미터와 게이트 전극과의 간격이 일정하지 않게 되며, 그에 따라, 일부 에미터에서만 전자가 방출되는 현상이 발생할 수도 있다.

본 발명에서는, 길이가 균일한 CNT를 에미터로서 채용한, 3극구조 FED용 필드 에미터 어레이를 제공한다.

본 발명에서는 또한, 길이가 균일한 CNT를 에미터로서 채용한, 3극구조 FED용 필드 에미터 어레이를 제조하는 방법을 제공한다.

본 발명에서는 또한, 길이가 균일한 CNT 에미터를 포함하는 필드 에미터 어레이를 채용한 3극구조 FED를 제공한다.

본 발명에서는 또한, 길이가 균일한 CNT 에미터를 포함하는 필드 에미터 어레이를 채용한 3극구조 FED를 제조하는 방법을 제공한다.

본 발명에서 제공하는 3극구조 FED용 필드 에미터 어레이는,

기판;

상기 기판 위에 위치하는 캐소드층;

상기 캐소드층 위에 위치하며, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층;

상기 제1 알루미나층 위에 위치하며, 상기 제1 알루미나층의 미세홀의 크기 와 같거나 보다 더 큰 다수의 웰을 갖는 게이트 절연층;

상기 게이트 절연층 위에 위치하며, 상기 게이트 절연층의 웰 패턴과 실질적으로 일치하는 패턴으로 배열된 다수의 웰을 갖는 게이트 전극층;

상기 제1 알루미나층의 미세홀 내에 위치하며, 그 기부가 상기 캐소드층과 접촉하고 있는 탄소나노튜브 에미터;를 포함하며,

모든 상기 탄소나노튜브 에미터의 길이가 실질적으로 일정하고, 상기 탄소나노튜브 에미터의 모든 선단이 상기 게이트 절연층의 상부 표면 아래에 위치하며, 상기 탄소나노튜브 에미터의 적어도 일부의 선단이 상기 게이트 절연층의 웰 내의 공간에 노출되어 있다.

본 발명에서 제공하는 필드 에미터 어레이 제조 방법은,

(a) 기판 위에 캐소드층을 형성시키는 단계;

(b) 상기 캐소드층 위에 제1 알루미늄층을 형성시키는 단계;

(c) 상기 제1 알루미늄층을 양극산화하여, 상기 제1 알루미늄층을, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층으로 전환시키는 단계;

(d) 상기 제1 알루미나층의 미세홀 내에 탄소나노튜브를 형성시키는 단계;

(e) 상기 제1 알루미나층 위에 형성된 탄소를 제거하는 단계;

(f) 상기 제1 알루미나층 위에 게이트 절연층을 형성시키는 단계;

(g) 상기 게이트 절연층 위에 게이트 전극층을 형성시키는 단계;

(h) 상기 게이트 절연층 및 상기 게이트 전극층에, 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시키는 단계; 및

(i) 상기 탄소나노튜브 에미터의 선단을 상기 제1 알루미나층의 상부표면 위로 돌출시키는 단계;를 포함한다.

본 발명에서 제공하는 3극구조 FED의 일구현예는,

앞에서 설명한 본 발명에 따른 필드 에미터 어레이;

형광체층과 애노드층을 포함하는 전면패널; 및

상기 필드 에미터 어레이와 상기 전면패널을 이격시키는 스페이서를 포함한다.

본 발명에서 제공하는 3극구조 FED의 다른 구현예는,

앞에서 설명한 본 발명에 따른 필드 에미터 어레이; 및

형광체층과 애노드층을 포함하는 전면패널을 포함하며,

상기 필드 에미터 어레이의 애노드 절연층, 또는 제2 알루미나층, 또는 애노 드 절연층 및 제2 알루미나층이 스페이서의 역할을 한다.

이하에서는, 본 발명의 필드 에미터 어레이를 상세히 설명한다.

본 발명의 필드 에미터 어레이는,

기판;

상기 기판 위에 위치하는 캐소드층;

상기 캐소드층 위에 위치하며, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층;

상기 제1 알루미나층 위에 위치하며, 상기 제1 알루미나층의 미세홀의 크기와 같거나 보다 더 큰 다수의 웰을 갖는 게이트 절연층;

상기 게이트 절연층 위에 위치하며, 상기 게이트 절연층의 웰 패턴과 실질적으로 일치하는 패턴으로 배열된 다수의 웰을 갖는 게이트 전극층;

상기 제1 알루미나층의 미세홀 내에 위치하며, 그 기부가 상기 캐소드층과 접촉하고 있는 탄소나노튜브 에미터;를 포함한다.

그리고, 모든 상기 탄소나노튜브 에미터의 길이는 실질적으로 일정하고, 상기 탄소나노튜브 에미터의 모든 선단이 상기 게이트 절연층의 상부 표면 아래에 위치하며, 상기 탄소나노튜브 에미터의 적어도 일부의 선단이 상기 게이트 절연층의 웰 내의 공간에 노출되어 있다.

본 발명의 필드 에미터 어레이에 있어서, 모든 탄소나노튜브 에미터의 길이가 실질적으로 일정하고, 또한, 모든 탄소나노튜브의 선단이 게이트 절연층의 상부 표면 아래에 위치하기 때문에, 탄소나노튜브 에미터와 게이트 전극층과의 단락이 원천적으로 방지될 수 있다.

도 3은 본 발명의 필드 에미터 어레이의 일 구현예를 보여준다. 기판(110) 위에 캐소드층(120)이 위치한다. 캐소드층(120) 위에는 탄소나노튜브 에미터(140)가 위치하는 미세홀을 갖는 제1 알루미나층(130)이 위치한다. 제1 알루미나층(130) 위에는 게이트 절연층(150)이 위치한다. 게이트 절연층(150) 위에는 게이트 전극층(160)이 위치한다.

탄소나노튜브 에미터(140)는 제1 알루미나층의 미세홀 내에 위치하고 있다. 탄소나노튜브 에미터(140)는 양 말단(opposing ends)을 갖고 있다. 그 중 하나의 말단은 캐소드층(120)과 접촉하고 있다. 캐소드층(120)과 접촉하고 있는 탄소나노튜브(140)의 말단을 탄소나노튜브 에미터의 "기부"라고 부른다. 탄소나노튜브 에미터(140)의 기부가 캐소드층(120)과 접촉하고 있으므로, 탄소나노튜브 에미터(140)는 캐소드층(120)으로부터 전자(electrons)를 공급받을 수 있다. 탄소나노튜브 에미터(140)의 다른 말단은 게이트 절연층(150)에 형성되어 있는 웰의 내부공간에 노출되어 있다. 게이트 절연층의 웰의 내부공간에 노출되어 있는 탄소나노튜브 에미터의 말단을 탄소나노튜브 에미터의 "선단"이라고 부른다. 필드 이펙트에 의한 냉전자의 방출은 탄소나노튜브 에미터의 선단으로부터 이루어진다.

그리고, 적어도 일부의 상기 탄소나노튜브 에미터의 선단이 상기 제1 알루미나층의 표면 위로 돌출되어 있다. 달리 표현 하면, 웰의 하부에 있는 제1 알루미나층의 상부표면의 영역이, 제1 알루미나층의 상부표면의 다른 영역보다 함몰되어 있 다.

도 3의 구현예에 있어서, 게이트 절연층(150)의 웰의 내부 공간에 노출된 탄소나노튜브 에미터(140)의 선단은 전자총의 역할을 한다. 게이트 절연층(150)의 웰의 내부 공간에 노출되지 않은 다른 탄소나노튜브 에미터는 전자총의 역할을 하지 않는다.

도 3에서, 탄소나노튜브 에미터(140)의 선단은, 제1 알루미나층(130)의 상부표면과 실질적으로 같은 위치에 있으며, 그에 따라, 탄소나노튜브 에미터(140)의 길이는 실질적으로 균일하다. 이렇게 균일한 길이를 갖는 탄소나노튜브 에미터(140)의 선단은, 제1 알루미나층(130)의 상부표면과 실질적으로 같은 위치에 있으므로, 항상 게이트 전극층(160)의 아래에 위치하게 된다. 이때, 제1 알루미나층의 상부표면이라 함은, 제1 알루미나층의 대향하는 양 면 중, 게이트 절연층(150)과 접촉하는 면을 의미한다.

적어도 일부의 상기 탄소나노튜브 에미터의 선단이 상기 제1 알루미나층의 표면 위로 돌출되어 있는, 본 발명의 필드 에미터 어레이의 또 다른 구현예를 도 4에 나타내었다.

도 4의 구현예에 있어서는, 모든 탄소나노튜브 에미터(140)의 선단이 제1 알루미나층(130)의 상부표면 위로 돌출되어 있다. 돌출된 탄소나노튜브 에미터(140)의 선단은 게이트 절연층(150)의 상부표면과 하부표면의 사이에 위치한다. 게이트 절연층(150)은 대향하는 두 면을 갖고 있다. 그 중 하나의 면은 게이트 전극층(160)과 접촉하고 있다. 게이트 전극층(160)과 접촉하고 있는 게이트 절연층(150)의 면을 게이트 절연층의 상부표면이라 부른다. 다른 하나의 면은 제1 알루미나층과 접촉하고 있다. 제1 알루미나층과 접촉하고 있는 게이트 절연층의 면을 게이트 절연층의 하부표면이라고 부른다. 도 4의 구현예에 있어서도, 탄소나노튜브 에미터(140)의 길이는 균일하다. 그리고, 돌출된 탄소나노튜브 에미터(140)의 선단이 게이트 절연층(150)의 상부표면과 하부표면의 사이에 위치하기 때문에, 탄소나노튜브 에미터의 모든 선단은 게이트 전극층의 아래에 위치한다.

도 4의 구현예에 있어서, 게이트 절연층(150)의 웰의 내부 공간으로 돌출된 탄소나노튜브 에미터(140)의 선단은 전자총의 역할을 한다. 게이트 절연층(150)의 웰의 내부 공간으로 돌출되지 않은 다른 탄소나노튜브 에미터의 선단은 게이트 절연층(150) 안으로 삽입되어 있다. 게이트 절연층(150) 안으로 삽입된 탄소나노튜브 에미터는 전자총의 역할을 하지 않는다.

도 4의 구현예에 있어서, 게이트 절연층(150)의 웰의 내부 공간으로 돌출된 탄소나노튜브 에미터(140)의 선단이 게이트 절연층(150)의 상부표면과 하부표면의 사이에 위치하고 있다.

탄소나노튜브 에미터(140)의 돌출된 부분의 길이가 너무 길면, 탄소나노튜브 에미터와 게이트 전극층과의 충분한 절연을 얻기가 어려울 수 있다. 이러한 점을 고려하여, 탄소나노튜브 에미터(140)의 돌출된 부분의 길이는, 게이트 절연층의 두께의 약 10 내지 약 90 %, 바람직하게는 약 30 % 내지 약 70 % 일 수 있다.

본 발명의 필드 에미터 어레이에 있어서, 게이트 절연층의 웰은 제1 알루미나층의 미세홀의 크기와 같거나 보다 더 큰 직경을 갖는다. 그러므로, 게이트 절연 층의 웰의 하부 영역에 적어도 하나 이상의 탄소나노튜브 에미터가 배치될 수 있다. 달리 표현하면, 게이트 절연층의 웰의 하부영역에는 제1 알루미나층의 적어도 하나 이상의 미세홀이 배치된다. 하나의 웰의 영역에 배치되는 탄소나노튜브 에미터의 갯수는 FED의 설계에 따라 당업자가 임의로 선택할 수 있는 파라미터이므로, 그 갯수를 특별히 한정할 필요는 없다. 또한, 그 갯수는, 제1 알루미나층의 미세홀의 직경과 간격, 그리고 게이트 절연층의 웰의 직경에 의하여 용이하게 조절될 수 있다.

하나의 웰의 영역에 배치되는 탄소나노튜브 에미터의 원하는 갯수에 따라서, 게이트 절연층의 웰의 직경과 제1 알루미나층의 미세홀의 직경의 상대적인 크기를 조절할 수 있다.

본 발명의 필드 에미터 어레이에 있어서, 제1 알루미나층의 하나의 미세홀에는 하나의 탄소나노튜브 에미터가 존재한다. 하나의 탄소나노튜브 에미터는 한가닥의 탄소나노튜브 또는 여러가닥의 탄소나노튜브를 포함할 수 있다.

상기 탄소나노튜브 에미터에 포함되는 탄소나노튜브 각각은 단일겹의 탄소나노튜브 또는 다중겹의 탄소나노튜브일 수 있다.

본 발명의 필드 에미터 어레이의 또 다른 구현예에 있어서, 제1 알루미나층의 다수의 미세홀은 벌집-패턴으로 배열되어 있을 수 있다. 도 5는 본 발명의 필드 에미터 어레이의 일구현예에 사용된 제1 알루미나층의 미세홀 패턴의 예를 보여주는 전자현미경 사진이다. 도 5에 나타난 미세홀은 벌집-패턴으로 배열되어 있다. 각각의 미세홀은 벌집-패턴으로 배열되어 있다. 본 발명에 있어서, 미세홀의 직경 은 육각기둥에 내접하는 원기둥의 직경으로 표현할 수 있다. 이러한 벌집-패턴의 미세홀이 형성되어 있는 제1 알루미나층은, 뒤에서 설명하는 양극산화공정에 의하여 용이하게 제작될 수 있다.

본 발명의 필드 에미터 어레이에 있어서, 각 층의 두께, 미세홀의 직경 및 간격, 그리고 웰의 직경 및 간격 등은 특별히 제한되지 않는다. 얻고자 하는 FED의 설계에 따라 다양한 치수가 사용될 수 있으며, 당업자는 이를 용이하게 선택할 수 있다.

본 발명의 필드 에미터 어레이의 구현예에서 사용될 수 있는 치수의 예는 다음과 같으나, 반드시 이 들로 제한되는 것은 아니다.

제1 알루미나층의 미세홀의 직경이 작을 수록 하나의 웰에 할당되는 미세홀의 갯수가 많아질 수 있다. 하나의 웰에 할당되는 미세홀의 갯수가 많다는 것은, 하나의 웰에 할당되는 에미터의 갯수가 많다는 것을 의미한다. 하나의 웰에 할당되는 에미터의 갯수가 많아지면 전자방출신뢰성이 향상될 수 있다. 따라서, 제1 알루미나층의 미세홀의 직경의 상한치는, 원하는 웰의 직경, 원하는 미세홀의 간격, 그리고 전자방출신뢰성을 확보하기 위한 최소 에미터 수에 따라, 결정될 수 있다. 그러나, 제1 알루미나층의 미세홀의 직경은 적어도 하나의 탄소나노튜브를 수용할 수 있을 정도의 최소 직경을 가져야 한다. 이러한 점을 고려할 때, 본 발명의 필드 에미터 어레이의 전형적인 구현예에 있어서, 제1 알루미나층의 미세홀의 직경은 약 10 내지 약 500 nm 일 수 있으며, 더욱 바람직하게는 약 20 내지 약 100 nm 일 수 있다.

본 발명에 있어서, 제1 알루미나층의 미세홀의 간격은 인접하는 미세홀의 중심 사이의 거리를 의미한다. 제1 알루미나층의 미세홀의 간격이 작을 수록 하나의 웰에 할당되는 미세홀의 갯수가 많아질 수 있다. 하나의 웰에 할당되는 미세홀의 갯수가 많다는 것은, 하나의 웰에 할당되는 에미터의 갯수가 많다는 것을 의미한다. 하나의 웰에 할당되는 에미터의 갯수가 많아지면 전자방출신뢰성이 향상될 수 있다. 따라서, 제1 알루미나층의 미세홀의 간격의 상한치는, 원하는 웰의 직경, 원하는 미세홀의 직경, 그리고 전자방출신뢰성을 확보하기 위한 최소 에미터 수에 따라, 결정될 수 있다. 본 발명의 필드 에미터 어레이의 전형적인 구현예에 있어서, 제1 알루미나층의 미세홀의 간격은 약 10 내지 약 500 nm 일 수 있으며, 더욱 바람직하게는 약 60 내지 약 200 nm 일 수 있다.

본 발명의 필드 에미터 어레이에 있어서, 게이트 절연층의 웰의 직경이 너무 작으면 하나의 웰에 적어도 하나의 미세홀이 할당되지 않을 수 있다. 반면에, 게이트 절연층의 웰의 직경이 클 수록 게이트전극의 작동 전압이 커질 수 있다. 특히, 본 발명의 필드 에미터 어레이에 있어서는, 탄소나노튜브 에미터의 선단이 항상 게이트 전극층의 아래에 위치하므로, 게이트 웰의 직경을 더욱 작게 하여도 에미터와 게이트 사이의 단락이 발생하지 않을 수 있으며, 그에 따라, 웰의 직경의 상한치를 더욱 작게하는 것이 가능하다. 이러한 점을 고려할 때, 본 발명의 필드 에미터 어레이의 전형적인 구현예에 있어서, 게이트 절연층의 웰의 직경은 약 20 nm 내지 약 1 ㎛ 일 수 있으며, 더욱 바람직하게는 약 100 nm 내지 약 500 nm 일 수 있다.

본 발명의 필드 에미터 어레이에 있어서, 게이트 전극층의 웰의 직경이 너무 작으면 하나의 웰에 적어도 하나의 미세홀이 할당되지 않을 수 있다. 반면에, 게이트 전극층의 웰의 직경이 클 수록 게이트전극의 작동 전압이 커질 수 있다. 특히, 본 발명의 필드 에미터 어레이에 있어서는, 탄소나노튜브 에미터의 선단이 항상 게이트 전극층의 아래에 위치하므로, 게이트 웰의 직경을 더욱 작게 하여도 에미터와 게이트 사이의 단락이 발생하지 않을 수 있으며, 그에 따라, 웰의 직경의 상한치를 더욱 작게하는 것이 가능하다. 이러한 점을 고려할 때, 본 발명의 필드 에미터 어레이의 전형적인 구현예에 있어서, 게이트 전극층의 웰의 직경은 약 20 nm 내지 약 1 ㎛ 일 수 있으며, 더욱 바람직하게는 약 100 nm 내지 약 500 nm 일 수 있다.

본 발명의 필드 에미터 어레이의 또 다른 부가적인 특징이 이러한 미세한 직경의 웰로부터 유래될 수 있다. 즉, 본 발명의 필드 에미터 어레이는, 이러한 미세한 직경의 웰을 갖도록 구현될 수 있기 때문에, 더욱 낮은 게이트 전압으로도 작동될 수 있다.

본 발명의 필드 에미터 어레이에 있어서, 제1 알루미나층의 두께는 탄소나노튜브 에미터의 최소 길이와 밀접한 관련을 갖는다. 달리 표현하면, 제1 알루미나층의 두께는 탄소나노튜브 에미터의 종횡비를 결정하는 요소 중의 하나이다. 본 발명의 필드 에미터 어레이의 전형적인 구현예에 있어서, 제1 알루미나층의 두께는 약 500 nm 내지 약 2 ㎛ 일 수 있다.

본 발명의 필드 에미터 어레이에 있어서, 게이트 절연층은 웰에 노출되지 않은 탄소나노튜브 에미터 선단과 게이트 전극층과의 충분한 전기절연을 확보할 수 있을 정도의 두께를 가질 수 있다. 게이트 절연층의 두께가 너무 작으면 충분한 절 연을 얻기가 어려울 수 있고, 너무 두꺼우면 절연 효과는 포화된다. 이러한 점을 고려할 때, 본 발명의 필드 에미터 어레이의 전형적인 구현예에 있어서, 게이트 절연층의 두께는 약 10 nm 내지 약 1 ㎛ 일 수 있으며, 더욱 바람직하게는 약 50 nm 내지 약 200 nm 일 수 있다.

그 밖에, 기판, 캐소드층 및 게이트 전극층의 두께로서는 FED에 통상적으로 사용되는 치수가 특별한 제한 없이 사용될 수 있다. 전형적인 예를 들면, 캐소드층의 두께는 약 10 nm 내지 약 200 nm 일 수 있으며, 그리고, 게이트 전극층의 두께는 약 10 nm 내지 약 200 nm 일 수 있다.

본 발명의 필드 에미터 어레이에 있어서, 캐소드층과 게이트 전극층은 매트릭스 어드레싱을 구현하기 위하여 스트라이프 형태로 형성될 수 있다. 캐소드층의 스트라이프와 게이트 전극층의 스트라이프는 서로 직교하도록 배치될 수 있다. 캐소드층과 게이트 전극층은 기타 다양한 형태의 회로 패턴을 가질 수도 있다.

본 발명의 필드 에미터 어레이에 있어서, 기판, 캐소드층, 게이트 절연층, 게이트 전극층의 재료로서는 FED의 제작에 통상적으로 사용될 수 있는 재료들이 특별한 제한 없이 사용될 수 있다.

기판의 재료로서는, 예를 들면, 부도체, 반도체 등이 사용될 수 있다. 부도체의 구체적인 예를 들면, 유리, 고분자 재료 등이 있다. 반도체의 구체적인 예를 들면, 실리콘 웨이퍼 등이 있다.

캐소드층의 재료로서는, 예를 들면, 전기전도성 금속 재료, 전기전도성 금속산화물 재료, 전기전도성 금속질화물 재료, 전기전도성 금속황화물 재료, 전기전도 성 고분자 재료 등이 단독 또는 조합으로 사용될 수 있다. 전기전도성 금속 재료의 구체적인 예를 들면, 금, 텅스텐, 크롬, 니오븀, 알루미늄, 티타늄, 또는 이들의 합금 등이 있다. 전기전도성 금속산화물의 구체적인 예를 들면, TiO₂, Nb₂O₅ 등이 있다. 전기전도성 금속질화물의 구체적인 예를 들면, GaN 등이 있다. 전기전도성 금속황화물의 구체적인 예를 들면, ZnS, CdS 등이 있다. 전기전도성 고분자 재료의 구체적인 예를 들면, 폴리사이오펜, 폴리아닐린 등이 있다.

게이트 절연층의 재료로서는, 예를 들면, 알루미나와 같은 전기절연성 금속산화물, SiO₂, SiCOH 등이 있다.

게이트 전극층의 재료로서는, 예를 들면, 전기전도성 금속 재료, 전기전도성 금속산화물 재료, 전기전도성 금속질화물 재료, 전기전도성 금속황화물 재료, 전기전도성 고분자 재료 등이 단독 또는 조합으로 사용될 수 있다. 전기전도성 금속 재료의 구체적인 예를 들면, 금, 텅스텐, 크롬, 니오븀, 알루미늄, 티타늄, 또는 이들의 합금 등이 있다. 전기전도성 금속산화물의 구체적인 예를 들면, TiO₂, Nb₂O ₅ 등이 있다. 전기전도성 금속질화물의 구체적인 예를 들면, GaN 등이 있다. 전기전도성 금속황화물의 구체적인 예를 들면, ZnS, CdS 등이 있다. 전기전도성 고분자 재료의 구체적인 예를 들면, 폴리사이오펜, 폴리아닐린 등이 있다.

본 발명의 필드 에미터 어레이의 또 다른 구현예는, 상기 게이트 전극층 위에 위치하며, 상기 게이트 전극층의 웰 패턴과 실질적으로 일치하는 패턴으로 배열된 다수의 웰을 갖는 애노드 절연층을 더 포함할 수 있다.

상기 애노드 절연층은, 본 발명의 필드 에미터 어레이와 FED용 전면패널을 조립하는 경우에, 탄소나노튜브 에미터와 애노드 전극층 사이의 적절한 간격을 유지하기 위한 스페이서의 역할을 할 수 있다. 따라서, 애노드 절연층을 더 포함하는 필드 에미터 어레이를 FED의 제조에 사용하면, 종래의 기둥 모양의 스페이서를 설치하는 번거로움이 생략될 수 있다. 또한, 애노드 절연층은 게이트 전극층과 애노드 사이의 단락을 방지하는 전기절연체의 역할을 할 수 있다.

이러한 필드 에미터 어레이 구현예를 채용한 FED의 애노드 작동 전압을 고려할 때, 애노드 절연층의 두께는 가능한 한 얇게 하는 것이 바람직할 수 있다. 그러나, 애노드 절연층의 두께가 너무 얇으면, 에미터로부터의 전자 방출을 야기시킴에 있어서, 애노드에 걸린 전압에 의한 전기장과 게이트 전극층에 걸린 전압에 의한 전기장이 경합할 수 있다. 만약, 애노드에 걸린 전압에 의하여 에미터로부터의 전자 방출이 야기된다면, FED의 오동작이 발생할 수 있다. 따라서, 애노드 절연층은, 애노드에 인가되는 전압의 설계치, 게이트 전극층에 인가되는 전압의 설계치, 웰의 직경, 에미터의 선단과 게이트 전극층과의 거리 등을 고려하여, FED의 오동작을 일으키지 않는 한 최소의 두께를 갖는 것이 바람직하다. 본 발명의 필드 에미터 어레이의 전형적인 구현예에 있어서, 애노드 절연층의 두께는 약 100 nm 내지 약 10 ㎛ 일 수 있다.

애노드 절연층의 웰은, 앞에서 게이트 절연층의 웰에 대하여 설명된 바와 같다. 애노드 절연층의 재료로서는, 예를 들면, 알루미나와 같은 전기절연성 금속산 화물, SiO₂, SiCOH 등이 있다.

본 발명의 필드 에미터 어레이의 또 다른 구현예에 있어서, 애노드 절연층은, 알루미나 이외의 재료로 이루어진 층과 알루미나로 이루어진 제2 알루미나층을 포함하는 복층구조일 수 있다.

도 6에 애노드 절연층을 더 포함하는 필드 에미터 어레이의 구현예를 나타내었다. 도 6에서, 애노드 절연층(170)이 게이트 전극층(160) 위에 형성되어 있다. 도 7은 복층구조의 애노드 절연층을 포함하는 필드 에미터 어레이의 구현예를 나타내었다. 도 7에서, 알루미나 이외의 재료로 이루어진 층(171)과 알루미나로 이루어진 제2 알루미나층(172)을 갖는 복층구조의 애노드 절연층(171, 172)이 게이트 전극층(160) 위에 형성되어 있다.

본 발명의 필드 에미터 어레이의 또 다른 구현예는, 캐소드층과 제1 알루미나층 사이에 위치하는 저항층을 더 포함할 수 있다. 저항층은 전류제한기의 역할을 한다. 저항층의 재료로서는, 예를 들면, SiO₂, 알루미나 등이 사용될 수 있다. 저항층의 두께는 에미터로 공급되는 전류가 적절한 수준을 유지할 수 있도록 정해진다. 따라서, FED의 설계 및 사용되는 재료에 따라 당업자가 원하는 두께를 선택할 수 있다. 전형적인 예를 들면, 상기 저항층의 두께는 약 5 nm 내지 약 20 nm 일 수 있다.

도 8은, 저항층을 더 포함하는 필드 에미터 어레이의 구현예를 보여주고 있다. 도 8에서, 저항층(125)가 캐소드층(120)과 제1 알루미나층(130)의 사이에 위치 하고 있다.

본 발명의 또 다른 구현예에서, 상기 저항층은 제1 알루미나층의 미세홀의 하부에 잔류하는 장벽층일 수도 있다. 이 경우에, 제1 알루미나층의 미세홀은 제1 알루미나층을 관통하지 않는다. 도 9는, 제1 알루미나층의 하부의 장벽층이 저항층의 역할을 하는 필드 에미터 어레이의 구현예를 보여주고 있다. 도 9에서, 제1 알루미나층(130)의 하부에 장벽층(125)이 있다. 장벽층(125)은 실질적으로 제1 알루미나층의 일부이다. 그러나, 제1 알루미나층(130)은 "좁은 의미의 제1 알루미나층(135)" 및 "장벽층(125)"으로 구분될 수 있다. 장벽층(125)은 미세홀의 바닥을 막고 있다. 따라서, 미세홀 내에 형성된 탄소나노튜브 에미터(140)은 캐소드층(120)과 직접 접촉하고 있지 않다. 탄소나노튜브 에미터는 장벽층(125)을 통하여 캐소드층(120)에 전기적으로 연결된다. 결과적으로, 장벽층(125)이 저항층의 역할을 한다.

이러한 경우에, 장벽층(125)의 두께가 너무 작거나 너무 크면, 장벽층(125)은 저항층의 역할을 하지 못한다. 장벽층의 두께는 FED의 설계에 따라 원하는 저항값을 얻을 수 있도록 선택될 수 있다. 전형적인 예를 들면, 장벽층의 두께는 약 5 nm 내지 약 20 nm 일 수 있다.

이하에서는, 본 발명에서 제공하는 필드 에미터 어레이 제조 방법을 상세히 설명한다.

본 발명의 필드 에미터 어레이 제조 방법은,

(a) 기판 위에 캐소드층을 형성시키는 단계;

(b) 상기 캐소드층 위에 제1 알루미늄층을 형성시키는 단계;

(c) 상기 제1 알루미늄층을 양극산화하여, 상기 제1 알루미늄층을, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층으로 전환시키는 단계;

(d) 상기 제1 알루미나층의 미세홀 내에 탄소나노튜브를 형성시키는 단계;

(e) 상기 제1 알루미나층 위에 형성된 탄소를 제거하는 단계;

(f) 상기 제1 알루미나층 위에 게이트 절연층을 형성시키는 단계;

(g) 상기 게이트 절연층 위에 게이트 전극층을 형성시키는 단계;

(h) 상기 게이트 절연층 및 상기 게이트 전극층에, 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시키는 단계; 및

(i) 상기 탄소나노튜브 에미터의 선단을 상기 제1 알루미나층의 상부표면 위로 돌출시키는 단계;를 포함한다.

도 10a 내지 도 10i에 상기 방법의 각 단계를 개략적으로 나타내었다.

도 10a는 기판 위에 캐소드층을 형성시키는 단계의 구현예를 보여준다. 예를 들면, PVD(physical vapor deposition), CVD(chemical vapor deposition) 또는 도금법(plating)을 이용하여, 기판(110) 위에 캐소드층(120)을 형성한다. 캐소드층(120)이 회로패턴을 갖는 경우에는, 포토리쏘그라피법(photolithography)과 같은 식각법(etching method)이 추가적으로 사용될 수 있다. 기판의 재료로서는, 예를 들면, 부도체, 반도체 등이 사용될 수 있다. 부도체의 구체적인 예를 들면, 유리, 고분자 재료 등이 있다. 반도체의 구체적인 예를 들면, 실리콘 웨이퍼 등이 있다. 캐소드층의 재료로서는, 예를 들면, 전기전도성 금속 재료, 전기전도성 금속산화물 재료, 전기전도성 금속질화물 재료, 전기전도성 금속황화물 재료, 전기전도성 고분자 재료 등이 단독 또는 조합으로 사용될 수 있다. 전기전도성 금속 재료의 구체적인 예를 들면, 금, 텅스텐, 크롬, 니오븀, 알루미늄, 티타늄, 또는 이들의 합금 등이 있다. 전기전도성 금속산화물의 구체적인 예를 들면, TiO₂, Nb₂O ₅ 등이 있다. 전기전도성 금속질화물의 구체적인 예를 들면, GaN 등이 있다. 전기전도성 금속황화물의 구체적인 예를 들면, ZnS, CdS 등이 있다. 전기전도성 고분자 재료의 구체적인 예를 들면, 폴리사이오펜, 폴리아닐린 등이 있다.

도 10b는 캐소드층 위에 제1 알루미늄층을 형성시키는 단계의 구현예를 보여준다. 예를 들면, PVD, CVD 또는 도금법을 이용하여, 캐소드층(120) 위에 제 1 알루미늄층(130M)을 형성한다.

그 다음에, 양극산화공정을 이용하여, 제1 알루미늄층(130M)을 제1 알루미나층으로 전환시킨다. 양극산화공정은, 예를 들면, 다음과 같이 수행될 수 있다. 먼저 알루미늄층의 표면의 거칠기를 제거하기 위하여 전해연마를 수행한다. 그 다음, 인산, 옥살산, 황산, 술폰산 또는 크롬산 등의 수용액 중에서 알루미늄층을 양극으로 설정한 후 약 1 내지 약 200V의 직류전압을 인가함으로써, 알루미늄층을 알루미나층으로 전환시킨다. 알루미늄층이 알루미나층으로 전환되는 정도는 양극산화공정의 시간에 비례한다. 구체적인 예를 들면, 15 ℃, 40 V, 0.3 M 옥살산수용액의 조건에서 양극산화공정을 수행한 경우, 알루미나층으로 전환되는 두께는 10 분당 약 1 ㎛ 정도이었다.

알루미늄층이 알루미나층으로 전환된 후에도, 계속하여 전압을 인가하면, 알루미나층에는 규칙적인 배열을 이루는 다수의 미세홀이 형성되며, 또한, 알루미나층의 하부에는 장벽층이 남는다. 전압을 서서히 감소시키면서 양극산화공정을 계속 진행시키면, 장벽층이 제거되고, 미세홀은 알루미나층을 관통하게 된다.

도 10c는 제1 알루미늄층을 양극산화하여, 상기 제1 알루미늄층을, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층으로 전환시키는 단계의 구현예를 보여준다. 캐소드층(120) 위에, 미세홀(130H)이 형성되어 있는 제1 알루미나층(130)이 형성되어 있다.

양극산화법에 의하여 알루미나층에 형성되는 미세홀의 패턴은 육각형 모양의 셀로 이루어진 벌집 모양을 가질 수 있다(도 5 참조). 미세홀의 직경과 단위면적당 형성되는 미세홀의 갯수는 인가전압, 전해질의 종류, 전해질의 농도, 전해질의 온도 등과 같은 양극산화공정의 조건에 따라 조절될 수 있다. 구체적인 예를 들면, 인가전압 25 V, 반응온도 10℃, 0.3 M 황산수용액에서 양극산화를 할 경우 형성되는 미세홀의 직경은 약 20 nm 정도이고, 195 V, 0 ℃, 0.3 M 인산수용액에서 양극산화를 할 경우에 형성되는 미세홀의 직경은 약 100 nm 정도이다. 단위면적당 형성되는 미세홀의 갯수는 통상적으로 10⁸~10¹¹개/cm² 정도의 수준을 가질 수 있고, 이 수치는 인가전압에 따라 달라질 수 있다. 양극산화법을 통해 형성시킬 수 있는 미세홀의 직경은 전형적으로, 약 4 nm 내지 약 500 nm 정도이다. 미세홀의 직경은 단 위면적당 형성되는 미세홀의 갯수의 변화없이 인산이나 수산화나트륨 등을 이용한 화학적인 후처리를 통해서도 조절 가능하다. 이러한 후처리를 통하여, 미세홀의 직경을, 예를 들면, 약 500 nm 까지, 또는 그 이상으로 증가시킬 수 있다. 미세홀 사이의 간격 및 장벽층의 두께는 양극산화시 가해주는 전압에 비례한다. 구체적인 예를 들면, 15 ℃, 0.3 M 옥살산수용액의 조건에서 양극산화공정을 수행한 경우, 인가전압을 10 V 상승시키면 미세홀 사이의 간격은 약 27 nm 정도 증가하였다. 이러한 양극산화법을 이용함으로써 알루미나층에 형성되는 미세홀의 직경을 1㎛ 이하로 조절하는 것이 매우 용이해진다.

그 다음에, 제1 알루미나층의 미세홀 내에 탄소나노튜브를 형성시킨다. 탄소나노튜브의 형성은, 예를 들면, 다음과 같이 수행될 수 있다. 먼저, 탄소나노튜브를 성장시키기 위한 촉매금속을, 제1 알루미나층의 미세홀에 노출되어 있는 캐소드층 표면에 부착시킨다. 촉매금속의 부착(deposition)은, 예를 들면, 졸겔법, 무전해도금법 또는 도금법을 이용하여 수행될 수 있다. 그 다음 탄소나노튜브를 구성하는 탄소를 공급한다. 촉매금속에 탄소를 공급하는 방법으로서는, 예를 들면, 탄화수소, 일산화탄소 및 수소를 포함하는 혼합가스를 약 200 내지 약 1000 ℃의 온도에서 열분해하거나, 상기 혼합가스를 플라즈마분해하는 방법 등이 있다. 탄소나노튜브의 형성은 촉매금속 없이 수행될 수도 있다. 이 경우에, 알루미나 자체가 탄소나노튜브 성장의 촉매로서 작용할 수 있으며, 탄소나노튜브는 제1 알루미나층의 미세홀의 벽면에 형성된다.

도 10d는 제1 알루미나층의 미세홀 내에 탄소나노튜브를 형성시키는 단계의 구현예를 보여준다. 제1 알루미나층(130)의 미세홀 내에 탄소나노튜브(140)가 형성되어 있다. 주목할 점은, 도 10d에 나타난 바와 같이, 탄소나노튜브(140)의 일부는 제1 알루미나층의 상부표면 위로 성장되어 있을 수 있으며, 또한, 제1 알루미나층의 상부 표면에도 탄소입자(145)가 형성될 수 있다는 점이다.

본 발명의 방법의 특징 중의 하나는, 제1 알루미나층의 미세홀 내에 형성된 탄소나노튜브의 길이를 균일하게 하고 제1 알루미나층의 상부 표면에 형성되는 탄소입자를 제거하기 위해서, 탄소나노튜브 성장 단계 후에 제1 알루미나층의 상부표면을 절삭하는 단계를 포함한다는 점이다.

이러한 제1 알루미나층의 상부표면의 연마를 통하여, 제1 알루미나층 위에 형성된 탄소를 제거할 수 있다. 제1 알루미나층 위에 형성된 탄소라 함은, 제1 알루미나층의 상부표면에 형성된 탄소입자 뿐만아니라, 제1 알루미나층의 상부표면 위로 솟아 오른 탄소나노튜브의 부분도 포함하는 의미이다.

제1 알루미나층의 상부표면 연마는, 예를 들면, 이온밀링법(ion milling), 또는 기계연마법(mechanical polishing)을 이용하여 수행될 수 있다. 이온밀링법은, 아르곤과 같은 불활성 기체의 이온 혹은 원자들을 적절한 크기의 전압으로 가속시켜서 시편에 계속적으로 충돌시키는 방법이다. 이러한 충돌의 충격으로 시편 표면 원자들이 떨어져 나가는 스퍼터링(sputtering) 현상이 발생한다. 기계연마법은 아주 작은 입자를 이용하여 물리적으로 표면을 에칭하여 표면을 평평하게 만드는 방법이다. 이러한 제1 알루미나층의 상부표면 절삭을 통하여, 제1 알루미나층의 두께가 어느 정도 감소할 수도 있다.

도 10e는 제1 알루미나층 위에 형성된 탄소를 제거한 단계의 구현예를 보여준다. 제1 알루미나층(130)의 상부표면에는 탄소입자가 없으며, 제1 알루미나층의 미세홀에 형성되어 있던 탄소나노튜브(140)의 선단은 제1 알루미나층의 상부표면과 같은 위치에 있다.

그 다음에, 그 상부표면이 연마된 제1 알루미나층 위에 게이트 절연층을 형성시킨다. 게이트 절연층의 재료로서는, 예를 들면, 알루미나와 같은 전기절연성 금속산화물, SiO₂, SiCOH 등이 있다. 게이트 절연층의 형성은, 예를 들면, 저압화학기상증착법 또는 반응성 스퍼터링법을 이용하여 수행될 수 있다.

도 10f는 제1 알루미나층 위에 게이트 절연층을 형성시키는 단계의 구현예를 보여준다. 상부표면이 연마되어 있는 제1 알루미나층(140) 위에 게이트 절연층(150)이 형성되어 있다.

그 다음에, 게이트 절연층 위에 게이트 전극층을 형성시킨다. 게이트 전극층의 형성은, 예를 들면, PVD, CVD 또는 도금법을 이용하여 수행될 수 있다. 게이트 전극층이 회로패턴을 갖는 경우에는, 포토리쏘그라피법과 같은 식각법이 추가적으로 사용될 수 있다. 게이트 전극층의 재료로서는, 예를 들면, 전기전도성 금속 재료, 전기전도성 금속산화물 재료, 전기전도성 금속질화물 재료, 전기전도성 금속황화물 재료, 전기전도성 고분자 재료 등이 단독 또는 조합으로 사용될 수 있다. 전기전도성 금속 재료의 구체적인 예를 들면, 금, 텅스텐, 크롬, 니오븀, 알루미늄, 티타늄, 또는 이들의 합금 등이 있다. 전기전도성 금속산화물의 구체적인 예를 들 면, TiO₂, Nb₂O₅ 등이 있다. 전기전도성 금속질화물의 구체적인 예를 들면, GaN 등이 있다. 전기전도성 금속황화물의 구체적인 예를 들면, ZnS, CdS 등이 있다. 전기전도성 고분자 재료의 구체적인 예를 들면, 폴리사이오펜, 폴리아닐린 등이 있다.

도 10g는 게이트 절연층 위에 게이트 전극층을 형성시키는 단계의 구현예를 보여준다. 상부표면이 연마되어 있는 제1 알루미나층(140) 위에 형성되어 있는 게이트 절연층(150) 위에 게이트 전극층(160)이 형성되어 있다.

그 다음, 게이트 절연층 및 게이트 전극층에, 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시킨다. 게이트 절연층 및 게이트 전극층에 웰을 형성시키는 단계는, 예를 들면, 포토리쏘그라피법과 같은 다양한 식각방법에 의하여 수행될 수 있다. 또는, 양극산화공정을 이용한 식각방법으로 수행될 수도 있다.

게이트 절연층 및 게이트 전극층을 관통하는 웰이 형성되면, 제1 알루미나층의 미세홀에 형성되어 있는 탄소나노튜브의 선단이 상기 웰에 노출된다.

도 10h는, 게이트 절연층 및 게이트 전극층에, 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시키는 단계의 구현예를 보여 준다. 탄소나노튜브(140)가 형성되어 있는 미세홀을 갖는 제1 알루미나층(130) 위에, 게이트 절연층(150)과 게이트 전극층(160)이 형성되어 있고, 게이트 절연층과 게이트 전극층에는 웰(200)이 형성되어 있고, 게이트 절연층과 게이트 전극층에 형성되어 있는 웰의 직경은 제1 알루미나층의 미세홀의 직경과 같거나 보다 더 크다. 패턴-매칭되 어 있는 게이트 절연층의 웰과 게이트 전극층의 웰은, 연결된 수직통로를 형성하고 있으며, 도 10h에서는 간단하게 웰(200)으로 표시되어 있다. 웰(200)에는 다수의 탄소나노튜브 에미터(140)가 노출되어 있다. 모든 탄소나노튜브 에미터(200)의 길이는 실질적으로 균일하며, 그 선단은 게이트 전극층(160)의 아래에 위치하고 있다.

상기 (h)단계 후에, 상기 제1 알루미나층을 에칭하여, 상기 탄소나노튜브의 선단을 상기 제1 알루미나층의 상부 표면 위로 돌출시킨다. 게이트 전극층 및 게이트 절연층의 웰 하부의, 제1 알루미나의 상부표면을 에칭하여, 제1 알루미나층의 미세홀에 형성되어 있는 탄소나노튜브의 선단이 상기 웰에 노출되도록 한다. 도 10i는 상기 제1 알루미나층을 에칭하여, 상기 탄소나노튜브의 선단을 상기 제1 알루미나층의 상부 표면 위로 돌출시키는 단계의 구현예를 보여준다. 제1 알루미나층의 에칭은, 예를 들면, 인산과 크롬산의 혼합수용액, 인산수용액, 또는 수산화나트륨 수용액과 같은 알루미나 용해성 용액으로 처리하므로써 수행될 수 있다.

본 발명의 방법의 또 다른 구현예에서, 상기 (h)단계, 즉, 상기 게이트 절연층 및 상기 게이트 전극층에, 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시키는 단계는, 양극산화공정을 이용하는 다음과 같은 방법으로 수행될 수 있다.

양극산화공정을 이용하여, 게이트 절연층 및 게이트 전극층에 웰을 형성시키는 방법은,

상기 게이트 전극층 위에 제2 알루미늄층을 형성하는 단계;

상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계;

상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계;

상기 제2 알루미나층을 제거하는 단계; 및

상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 연장시키는 단계;를 포함할 수 있다.

상기 게이트 전극층 위에 제2 알루미늄층을 형성하는 단계의 구현예를 도 11a에 나타내었다. 도 11a에서, 게이트 전극층(160) 위에 제2 알루미늄층(172M)이 형성되어 있다. 제2 알루미늄층의 형성과 관련된 자세한 사항은, 제1 알루미늄층 형성 방법에 대하여 앞에서 설명한 것과 같다.

상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계의 구현예를 도 11b에 나타내었다. 도 11b에서, 제2 알루미늄층은 제2 알루미나층(172)으로 전환되어 있고, 제2 알루미나층(172)에는 웰이 형성되어 있다.

제2 알루미나층의 형성과 관련된 자세한 내용은, 앞에서 설명한 제1 알루미나층의 형성 방법과 동일하다. 다만, 제2 알루미나층은 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 웰을 갖도록 형성된다. 제2 알루미나층에 형성된 웰의 직경이, 게이트 절연층 및 게이트 전극층에 형성될 웰의 직경을 결정할 수 있다. 또한, 제2 알루미나층에 형성되는 웰이, 반드시 제2 알루미나를 관통할 필요는 없다. 즉, 제2 알루미나층의 웰의 하부에 장벽층이 존재할 수도 있다.

상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계는, 제2 알루미나층을 마스크로서 사용하여 게이트 전극층에 웰을 형성시키는 식각 과정이다. 식각방법으로서는, 예를 들면, 이온밀링법, 건식식각법, 습식식각법, 양극산화법 등과 같은 다양한 기법이 사용될수 있다. 더욱 구체적인 예를 들면, CF₄와 O₂의 혼합가스, SF₆ 또는 Cl₂를 이용한 반응성이온식각법(reactive ion etching) 등이 사용될 수 있다. 그리하여, 제2 알루미나층의 웰의 아래에 있는, 만약 존재한다면 제2 알루미나층의 장벽층 및 게이트 전극층의 영역이 식각된다. 이 과정에서, 제2 알루미나층의 두께가 감소할 수도 있다. 상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시킨 단계의 구현예를 도 11c에 나타내었다. 도 11c에서, 제2 알루미나층(172) 및 게이트 전극층(160)을 관통하는 웰이 형성되어 있으며, 상기 웰의 바닥은 게이트 절연층(150)의 상부표면이다.

그 다음에, 잔류하는 제2 알루미나층을 제거한다. 제2 알루미나층의 제거는, 예를 들면, 인산과 크롬산의 혼합수용액, 인산수용액, 또는 수산화나트륨 수용액과 같은 알루미나 용해성 용액으로 처리하므로써 수행될 수 있다. 상기 제2 알루미나 층을 제거한 단계의 구현예를 도 11d에 나타내었다. 도 11d에서, 게이트 절연층(160) 위에 형성되어 있던 제2 알루미나층이 제거되어 있다.

제2 알루미나층을 제거한 후에, 게이트 절연층의 상부표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 연장시킨다. 이 단계는, 게이트 전극층을 마스크로서 사용하여, 게이트 절연층에 웰을 형성시키는 식각 과정이다. 식각방법으로서는, 예를 들면, CF₄와 O₂의 혼합가스, SF₆ 또는 Cl ₂를 이용한 반응성이온식각법 등이 사용될 수 있다. 또는, 습식 식각법을 이용하여 게이트 절연층에 웰을 형성시킬 수도 있다. 이 경우에, 이방성 에칭(anisotropic etching)이 아닌 등방성 에칭(isotropic etching)이 일어날 수 있으며, 그에 따라, 게이트 절연층의 웰의 직경이 게이트 전극층의 웰의 직경 보다 더 커질 수도 있다. 상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 연장시킨 단계의 구현예를 도 11e에 나타내었다. 도 11e에서, 게이트 전극층(160) 및 게이트 절연층(150)을 관통하는 웰이 형성되어 있으며, 상기 웰의 바닥에는 제1 알루미나층(130)의 상부표면이 노출되어 있다.

본 발명의 방법의 또 다른 구현예에서, 상기 10(h)단계, 즉, 상기 게이트 절연층 및 상기 게이트 전극층에, 상기 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 웰을 형성시키는 단계는,

상기 게이트 전극층 위에 제2 알루미늄층을 형성하는 단계;

상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계;

상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계;

상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 더 연장시키는 단계;를 포함할 수 있다.

이 구현예의 특징은, 제2 알루미나층을 제거하는 단계를 생략하므로써, 제2 알루미나층을 게이트 전극층 위에 잔류시킨다는 것이다. 게이트 전극층 위에 잔류하는 제2 알루미나층은, 앞에서 설명한 바와 같은 애노드 절연층의 역할을 할 수 있다.

본 발명의 방법의 또 다른 구현예에서는, 상기 10(e)단계, 즉, 상기 제1 알루미나층 위에 형성된 탄소를 제거하는 단계가,

상기 제1 알루미나층 위에 형성된 탄소를 제거하는 단계 후에,

상기 제1 알루미나층을 에칭하여, 상기 탄소나노튜브의 선단을 상기 제1 알루미나층의 상부 표면 위로 돌출시키는 단계를 더 포함하는 것을 특징으로 한다.

이 구현예의 특징은, 제1 알루미나층의 상부 표면이, 게이트 절연층의 웰에 노출되어 있는 부분 뿐만아니라, 제1 알루미나층의 상부표면의 전체가 에칭된다는 것이다. 그리하여, 제1 알루미나층의 미세홀에 형성되어 있는 모든 탄소나노튜브가 제1 알루미나층의 상부표면 위로 돌출된다. 그 후의 단계에서, 이렇게 돌출된 탄소나노튜브의 선단은, 게이트 절연층에 삽입된다.

본 발명의 방법의 또 다른 구현예에서는, 상기 10(c)단계, 즉, 상기 제1 알루미늄층을 양극산화하여, 상기 제1 알루미늄층을, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층으로 전환시키는 단계가,

상기 제1 알루미늄층을 양극산화하여, 상기 제1 알루미늄층을, 규칙적인 패턴으로 배열된 다수의 미세홀을 가지며, 상기 미세홀 하부에 잔류하는 장벽층을 갖는, 제1 알루미나층으로 전환시키는 단계일 수 있다.

이 구현예의 특징은, 상기 미세홀이 상기 제1 알루미나층을 관통하지 않는다는 것이다. 상기 미세홀 하부에 잔류하는 장벽층은 저항층의 역할을 할 수 있다. 예를 들면, 양극산화공정의 시간, 전압 등을 조절하므로써, 제1 알루미나층 하부에 장벽층을 잔류시킬 수 있다.

이 구현예의 경우에, 상기 10(d)단계, 즉, 상기 제1 알루미나층의 미세홀 내에 탄소나노튜브를 형성시키는 단계는,

상기 제1 알루미나층의 미세홀에 탄소전구체가스를 공급한 후, 상기 탄소전구체가스를 분해시키므로써, 상기 제1 알루미나층의 미세홀의 벽면을 기초로 하여 탄소나노튜브를 성장시키는 단계를 포함할 수 있다.

이 경우에, 탄소나노튜브는 캐소드층의 표면에 부착되지 않고, 제1 알루미나층의 미세홀 하부에 잔류하는 장벽층 위에 형성된다.

본 발명의 방법의 또 다른 구현예에서는, 상기 (a)단계, 즉, 기판 위에 캐소드층을 형성시키는 단계가,

기판 위에 캐소드층을 형성시키는 단계 후에, 상기 캐소드층 위에 저항층을 형성하는 단계를 더 포함할 수 있다.

그에 따라, 이 구현예에서는, 상기 (b)단계, 즉, 상기 캐소드층 위에 제1 알루미늄층을 형성시키는 단계가, 상기 저항층 위에 제1 알루미늄층을 형성시키는 단계가 된다.

이 구현예는 저항층을 포함하는 필드 에미터 어레이의 제조에 사용될 수 있다.

본 발명의 방법의 또 다른 구현예에서는, 상기 (g)단계, 즉, 상기 게이트 절연층 위에 게이트 전극층을 형성시키는 단계가,

상기 게이트 절연층 위에 게이트 전극층을 형성시키는 단계 후에, 상기 게이트 전극층 위에 애노드 절연층을 형성시키는 단계를 더 포함할 수 있다.

그에 따라, 이 구현예에서는, 상기 (h)단계는 상기 게이트 절연층, 상기 게이트 전극층 및 상기 애노드 절연층에, 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시키는 단계가 된다.

이 구현예는, 앞에서 설명한 바와 같은 애노드 절연층을 포함하는 필드 에미터 어레이의 제조에 사용될 수 있다.

애노드 절연층의 형성은, 예를 들면, 예를 들면, 저압화학기상증착법 또는 반응성 스퍼터링법을 이용하여 수행될 수 있다. 게이트 절연층의 재료로서는, 예를 들면, 알루미나와 같은 전기절연성 금속산화물, SiO₂, SiCOH 등이 있다.

이 구현예의 경우에, 상기 (h)단계, 즉, 상기 게이트 절연층 및 상기 게이트 전극층에, 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시키는 단계가,

상기 애노드 절연층 위에 제2 알루미늄층을 형성하는 단계;

상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계;

상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계;

상기 제2 알루미나층을 제거하는 단계; 및

상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 더 연장시키는 단계를 포함할 수 있다.

이러한 구현예는, 제2 알루미나층이 애노드 절연층 위에 형성된다는 점을 제외 하고는 앞에서 설명한 것과 같다.

이 구현예의 경우에, 이와 달리, 상기 (h)단계, 즉, 상기 게이트 절연층 및 상기 게이트 전극층에, 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시키는 단계가,

상기 애노드 절연층 위에 제2 알루미늄층을 형성하는 단계;

상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계;

상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계; 및

상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 더 연장시키는 단계;를 포함할 수 있다.

이 경우에, 제2 알루미나층이 애노드 절연층에 잔류한다. 잔류하는 제2 알루미나층은 애노드 절연층의 역할을 할 수 있으며, 결국, 애노드 절연층은 복층구조를 갖는다.

이하에서는, 본 발명에서 제공하는 3극구조 FED를 상세히 설명한다.

본 발명에서 제공하는 FED의 일 구현예는,

앞에서 설명한 본 발명의 필드 에미터 어레이;

형광체층과 애노드층을 포함하는 전면패널; 및

상기 필드 에미터 어레이와 상기 전면패널을 이격시키는 스페이서를 포함할 수 있다.

이 구현예에서, 필드 에미터 어레이와 전면패널은 군데 군데 설치된 기둥 모 양의 스페이서에 의해 그 간격이 유지될 수 있다. 이 경우에, 필드 에미터 어레이와 전면패널 사이에는 연속된 진공의 갭이 형성된다. 상기 전면패널의 애노드층은, 탄소나노튜브 에미터로부터 방출된 냉전자가 형광체를 향하여 진행하도록 유도하는 역할을 한다. 형광체와 충돌한 전자는, 형광체를 발광시킨 후, 애노드층으로 전달된다.

상기 전면패널과 상기 스페이서로서는 FED에 채용될 수 있는 임의의 구현예가 사용될 수 있다. 상기 전면패널과 상기 스페이서의 다양한 구현예가 각종 문헌에 공지되어 있으므로, 여기에서는 그에 대한 더욱 상세한 설명을 생략한다. 또한, 이 구현예의 FED 제작 방법 역시 각종 문헌에 공지되어 있으므로, 여기에서는 그에 대한 상세한 설명을 생략한다.

이하에서는, 본 발명에서 제공하는 3극구조 FED의 또 다른 구현예를 설명한다.

이 구현예의 FED는,

앞에서 설명한 본 발명의 필드 에미터 어레이; 및

형광체층과 애노드층을 포함하는 전면패널을 포함하는데,

상기 필드 에미터 어레이의 애노드 절연층, 제2 알루미나층, 또는 애노드 절연층 및 제2 알루미나층이 스페이서의 역할을 한다.

이 구현예의 FED에 있어서는, 상기 필드 에미터 어레이의 애노드 절연층, 제2 알루미나층, 또는 애노드 절연층 및 제2 알루미나층을 매개체로 하여 필드 에 미터 어레이와 전면패널이 한 몸체를 형성한다. 이러한 측면에서, 이 구현예의 FED를 '일체형 3극구조 FED'라고 부를 수 있다.

이 구현예의 FED의 제작 방법은, 예를 들면, 다음과 같다.

먼저, 애노드 절연층, 제2 알루미나층, 또는 애노드 절연층 및 제2 알루미나층을 포함하는 본 발명에 따른 필드 에미터 어레이를 준비한다. 그 다음에, 애노드 절연층, 제2 알루미나층, 또는 애노드 절연층 및 제2 알루미나층위에 형광체층을 형성시킨다. 형광체층의 형성에는, 예를 들면, 전자빔증착, 열증착, 스퍼터링법, 저압화학기상증착법, 졸-겔법, 전기도금법, 무전해도금법 등이 이용될 수 있다. 패턴을 갖는 형광체층을 형성하는 경우에는, 프린팅법이 이용될 수도 있다. 프린팅법을 사용하는 경우에, 형광체 입자의 크기는 웰의 직경보다 큰 것이 바람직하다. 형광체층의 완성을 위하여 형광체의 소성과정을 거칠 수도 있다. 금속계통의 형광체는 전자빔 증착법 등을 이용하여 경사증착될 수 있으며, 세라믹계통의 형광체는 스퍼터링법을 이용할 수도 있다. 또는, 이미 형광체층이 형성되어 있는 전면패널을 진공 패키징 하는 방법도 이용할 수 있다.

형광체층에 사용되는 형광체로서는, 인가하는 구동 전압, 전류의 크기 및 발광효율을 고려하여, 고전압 형광체와 저전압 형광체 중에서 선택될 수 있다.

완성된 형광체층 위에 애노드층을 형성시킨다. 애노드층은, 웰에 의하여 형성된 방전공간이 전자 방출에 적합한 진공상태를 유지하도록 하기 위하여, 상기 방전공간을 밀폐하는 역할을 겸할 수도 있다. 상기 방전공간이 진공상태로 밀폐되도록 하기 위해, 애노드층의 형성은 진공분위기에서 이루어진다. 애노드층을 형성하 는 구체적인 방법으로서는, 예를 들면, 전자빔증착법, 열증착법 등이 있다. 애노드층 재료로서는, 예를 들면, ITO(indum tin oxide) 와 같은 투명전극재료가 사용될 수 있다. 이 구현예의 FED는 애노드층 위에 위치하는 전면기판을 더 포함할 수 있다. 전면기판은 애노드층의 밀폐 기능을 더욱 보강하는 역할을 하며, 애노드층이 외부에 노출되는 것을 방지할 수 있다.

이와 달리, 이 구현예의 FED의 제작은 다음과 같이 이루어질 수도 있다. 애노드층을 전면기판의 일면에 형성시킨 후, 형광체층을 전면기판에 부착된 애노드층 위에 형성시킨다. 이 경우에는 애노드층의 밀폐기능이 반드시 요구되지 않는다. 또한 애노드층은 다양한 형태의 회로 패턴을 가질 수도 있다. 형광체층, 애노드층 및 전면기판을 포함하는 전면패널을 애노드 절연층 위에 위치시키고, FED의 주변부를 밀봉한다. 애노드 절연층과 형광체층은 서로 접촉한다.

본 발명의 필드 에미터 어레이에 있어서, 모든 탄소나노튜브 에미터의 길이가 실질적으로 일정하고, 또한, 모든 탄소나노튜브의 선단이 게이트 절연층의 상부 표면 아래에 위치하기 때문에, 탄소나노튜브 에미터와 게이트 전극층과의 단락이 원천적으로 방지될 수 있다.

본 발명의 필드 에미터 어레이는, 더욱 감소된 에미터-게이트 간격을 용이하게 구현할 수 있으므로, 더욱 감소된 작동전압을 갖는 FED에 유용하게 채용될 수 있다.

Claims (32)

1. 기판;

   상기 기판 위에 위치하는 캐소드층;

   상기 캐소드층 위에 위치하며, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층;

   상기 제1 알루미나층 위에 위치하며, 상기 제1 알루미나층의 미세홀의 크기와 같거나 보다 더 큰 다수의 웰을 갖는 게이트 절연층;

   상기 게이트 절연층 위에 위치하며, 상기 게이트 절연층의 웰 패턴과 실질적으로 일치하는 패턴으로 배열된 다수의 웰을 갖는 게이트 전극층;

   상기 제1 알루미나층의 미세홀 내에 위치하며, 그 기부가 상기 캐소드층과 접촉하고 있는 탄소나노튜브 에미터;를 포함하며,

   적어도 일부의 상기 탄소나노튜브 에미터의 선단이 상기 게이트 절연층의 웰 내의 공간에 노출되어 있는,

   필드 에미터 어레이.
2. 제 1 항에 있어서, 적어도 일부의 상기 탄소나노튜브 에미터의 선단이 상기 제1 알루미나층의 표면 위로 돌출되어 있는 것을 특징으로 하는 필드 에미터 어레이.
3. 제 1 항에 있어서, 상기 탄소나노튜브 에미터가 한가닥의 탄소나노튜브 또는 여러가닥의 탄소나노튜브를 포함하는 것을 특징으로 하는 필드 에미터 어레이.
4. 제 1 항에 있어서, 상기 탄소나노튜브 에미터가 단일겹의 탄소나노튜브 또는 다중겹의 탄소나노튜브를 포함하는 것을 특징으로 하는 필드 에미터 어레이.
5. 제 1 항에 있어서, 상기 제1 알루미나층의 다수의 미세홀이 벌집-패턴으로 배열되어 있는 것을 특징으로 하는 필드 에미터 어레이.
6. 제 1 항에 있어서, 상기 제1 알루미나층의 미세홀의 직경이 10 내지 500 nm 인 것을 특징으로 하는 필드 에미터 어레이.
7. 제 1 항에 있어서, 상기 제1 알루미나층의 두께가 500 nm 내지 2 ㎛ 인 것을 특징으로 하는 필드 에미터 어레이.
8. 제 1 항에 있어서, 상기 게이트 절연층의 웰의 직경이 20 nm 내지 1 ㎛ 인 것을 특징으로 하는 필드 에미터 어레이.
9. 제 1 항에 있어서, 상기 게이트 절연층의 두께가 10 nm 내지 1 ㎛ 인 것을 특징으로 하는 필드 에미터 어레이.
10. 제 1 항에 있어서, 상기 게이트 전극층의 웰의 직경이 20 nm 내지 1 ㎛ 인 것을 특징으로 하는 필드 에미터 어레이.
11. 제 1 항에 있어서, 상기 게이트 전극층의 두께가 10 내지 200 nm 인 것을 특징으로 하는 필드 에미터 어레이.
12. 제 1 항에 있어서, 상기 게이트 전극층 위에 위치하며, 상기 게이트 전극층의 웰 패턴과 일치하는 패턴으로 배열된 다수의 웰을 갖는 애노드 절연층을 더 포함하는 것을 특징으로 하는 필드 에미터 어레이.
13. 제 12 항에 있어서, 상기 애노드 절연층이 알루미나인 것을 특징으로 하는 필드 에미터 어레이.
14. 제 12 항에 있어서, 상기 애노드 절연층이 복층구조인 것을 특징으로 하는 필드 에미터 어레이.
15. 제 12 항에 있어서, 상기 애노드 절연층의 웰의 직경이 20 nm 내지 1 ㎛ 인 것을 특징으로 하는 필드 에미터 어레이.
16. 제 12 항에 있어서, 상기 애노드 절연층의 두께가 100 nm 내지 10 ㎛ 인 것 을 특징으로 하는 필드 에미터 어레이.
17. 제 1 항에 있어서, 상기 캐소드층과 상기 제1 알루미나층 사이에 위치하는 저항층을 더 포함하는 것을 특징으로 하는 필드 에미터 어레이.
18. (a) 기판 위에 캐소드층을 형성시키는 단계;

    (b) 상기 캐소드층 위에 제1 알루미늄층을 형성시키는 단계;

    (c) 상기 제1 알루미늄층을 양극산화하여, 상기 제1 알루미늄층을, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층으로 전환시키는 단계;

    (d) 상기 제1 알루미나층의 미세홀 내에 탄소나노튜브를 형성시키는 단계;

    (e) 상기 제1 알루미나층 위에 형성된 탄소를 제거하는 단계;

    (f) 상기 제1 알루미나층 위에 게이트 절연층을 형성시키는 단계;

    (g) 상기 게이트 절연층 위에 게이트 전극층을 형성시키는 단계;

    (h) 상기 게이트 절연층 및 상기 게이트 전극층에, 상기 제1 알루미나층의 미세홀과 같거나 보다 더 큰 직경을 갖는 웰을 형성시키는 단계; 및

    (i) 상기 제1 알루미나층을 에칭하여, 상기 탄소나노튜브의 선단을 상기 제1 알루미나층의 상부 표면 위로 돌출시키는 단계를 포함하는 필드 에미터 어레이 제조 방법.
19. 제 18 항에 있어서, 상기 (d)단계가,

    상기 제1 알루미나층의 미세홀의 공간에 노출된 상기 캐소드층의 표면에 촉매금속 입자를 형성시키는 단계; 및

    상기 제1 알루미나층의 미세홀에 탄소전구체가스를 공급한 후, 상기 탄소전구체가스를 분해시키므로써, 상기 촉매금속입자를 기초로 하여 탄소나노튜브를 성장시키는 단계를 포함하는 것을 특징으로 하는,

    필드 에미터 어레이 제조 방법.
20. 제 18 항에 있어서, 상기 (d)단계가,

    상기 제1 알루미나층의 미세홀에 탄소전구체가스를 공급한 후, 상기 탄소전구체가스를 분해시키므로써, 별도의 금속 촉매를 사용하지 않고, 상기 제1 알루미나층의 미세홀의 벽면을 기초로 하여 탄소나노튜브를 성장시키는 단계를 포함하는 것을 특징으로 하는,

    필드 에미터 어레이 제조 방법.
21. 제 18 항에 있어서, 상기 (e)단계가 기계적 연마 및 이온밀링법으로 수행되는 것을 특징으로 하는 필드 에미터 어레이 제조 방법.
22. 제 18 항에 있어서, 상기 (h)단계가,

    상기 게이트 전극층 위에 제2 알루미늄층을 형성하는 단계;

    상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패 턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계;

    상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계;

    상기 제2 알루미나층을 제거하는 단계; 및

    상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 연장시키는 단계;를 포함하는 것을 특징으로 하는 필드 에미터 어레이 제조 방법.
23. 제 18 항에 있어서, 상기 (h)단계가,

    상기 캐소드층 위에 제2 알루미늄층을 형성하는 단계;

    상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계;

    상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계;

    상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 더 연장시키는 단계;를 포함하는 것을 특징으로 하는 필드 에미터 어레이 제조 방법.
24. 제 18 항에 있어서, 상기 (e)단계가,

    상기 제1 알루미나층 위에 형성된 탄소를 제거하는 단계 후에,

    상기 제1 알루미나층을 에칭하여, 상기 탄소나노튜브의 선단을 상기 제1 알루미나층의 상부 표면 위로 돌출시키는 단계를 더 포함하는 것을 특징으로 하는 필드 에미터 어레이 제조 방법.
25. 제 18 항에 있어서, 상기 (c)단계가, 상기 제1 알루미늄층을 양극산화하여, 상기 제1 알루미늄층을, 규칙적인 패턴으로 배열된 다수의 미세홀을 가지며, 상기 미세홀 하부에 잔류하는 장벽층을 갖는, 제1 알루미나층으로 전환시키는 단계인 것을 특징으로 하는 방법.
26. 제 25 항에 있어서, 상기 (d)단계가,

    상기 제1 알루미나층의 미세홀에 탄소전구체가스를 공급한 후, 상기 탄소전구체가스를 분해시키므로써, 상기 제1 알루미나층의 미세홀의 벽면을 기초로 하여 탄소나노튜브를 성장시키는 단계를 포함하는 것을 특징으로 하는 필드 에미터 어레이 제조 방법.
27. 제 18 항에 있어서, 상기 (a)단계가, 기판 위에 캐소드층을 형성시키는 단계 후에, 상기 캐소드층 위에 저항층을 형성하는 단계를 더 포함하며, 그에 따라, 상기 (b)단계는 상기 저항층 위에 제1 알루미늄층을 형성시키는 단계인 것을 특징으 로 하는 필드 에미터 어레이 제조 방법.
28. 제 18 항에 있어서, 상기 (g)단계가, 상기 게이트 절연층 위에 게이트 전극층을 형성시키는 단계 후에, 상기 게이트 전극층 위에 애노드 절연층을 형성시키는 단계를 더 포함하며, 그에 따라, 상기 (h)단계는 상기 게이트 절연층, 상기 게이트 전극층 및 상기 애노드 절연층에, 상기 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 웰을 형성시키는 단계인 것을 특징으로 하는 필드 에미터 어레이 제조 방법.
29. 제 28 항에 있어서, 상기 (h)단계가,

    상기 애노드 절연층 위에 제2 알루미늄층을 형성하는 단계;

    상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계;

    상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계;

    상기 제2 알루미나층을 제거하는 단계; 및

    상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 더 연장시키는 단계;를 포함하는 것을 특징으로 하는 필드 에미터 어레이 제조 방법.
30. 제 28 항에 있어서, 상기 (h)단계가,

    상기 애노드 절연층 위에 제2 알루미늄층을 형성하는 단계;

    상기 제2 알루미늄층을 양극산화하여, 상기 제2 알루미늄층을, 규칙적인 패턴으로 배열되어 있으며 상기 제1 알루미나층의 미세홀 보다 더 큰 직경을 갖는 다수의 웰을 갖는 제2 알루미나층으로 전환시키는 단계;

    상기 제2 알루미나층에 형성된 웰의 깊이를 상기 게이트 절연층의 상부 표면 까지 연장시키는 단계; 및

    상기 게이트 절연층의 상부 표면 까지 연장되어 있는 웰의 깊이를 상기 제1 알루미나층의 상부 표면 까지 더 연장시키는 단계;를 포함하는 것을 특징으로 하는 필드 에미터 어레이 제조 방법.
31. 제 1 항 내지 제 17 항 중 어느 한 항에 따른 필드 에미터 어레이;

    형광체층과 애노드층을 포함하는 전면패널; 및

    상기 필드 에미터 어레이와 상기 전면패널을 이격시키는 스페이서를 포함하는 필드 에미터 디스플레이.
32. 제 1 항 내지 제 17 항 중 어느 한 항에 따른 필드 에미터 어레이; 및

    형광체층과 애노드층을 포함하는 전면패널을 포함하며,

    상기 필드 에미터 어레이의 애노드 절연층, 제2 알루미나층, 또는 애노드 절 연층 및 제2 알루미나층이 스페이서의 역할을 하는,

    필드 에미터 디스플레이.

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