KR100597124B1 - Solid-state imaging device and method of manufacturing the same - Google Patents

Solid-state imaging device and method of manufacturing the same Download PDF

Info

Publication number
KR100597124B1
KR100597124B1 KR1020040082654A KR20040082654A KR100597124B1 KR 100597124 B1 KR100597124 B1 KR 100597124B1 KR 1020040082654 A KR1020040082654 A KR 1020040082654A KR 20040082654 A KR20040082654 A KR 20040082654A KR 100597124 B1 KR100597124 B1 KR 100597124B1
Authority
KR
South Korea
Prior art keywords
region
type
gate electrode
photodiode
concentration
Prior art date
Application number
KR1020040082654A
Other languages
Korean (ko)
Other versions
KR20050036819A (en
Inventor
미무로겐
우치다미키야
오치모토타카
Original Assignee
마쯔시다덴기산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴기산교 가부시키가이샤 filed Critical 마쯔시다덴기산교 가부시키가이샤
Publication of KR20050036819A publication Critical patent/KR20050036819A/en
Application granted granted Critical
Publication of KR100597124B1 publication Critical patent/KR100597124B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors

Abstract

P형 웰(2)에 형성된 다수의 N형 포토다이오드 영역(3)과, 포토다이오드 영역에 일단이 인접되는 게이트 전극(4)과, 그 타단에 인접되는 N형의 드레인 영역(7)과, STI 구조의 소자 분리 영역(10)을 구비하고, 게이트 산화막(5)의 두께가 10㎚ 이하이다. 게이트 전극의 일단부는 포토다이오드 영역과 겹쳐진다. 포토다이오드 영역으로부터 드레인 영역에 이르는 표면부에, 게이트 전극의 일단으로부터 소정 거리 이간하여 배치된 P형의 제1 농도(C1)를 갖는 제1 영역(11)과, 일단이 제1 영역에 인접되고 타단이 게이트전극과 겹쳐지는 P형의 제2 농도(C2)를 갖는 제2 영역(12)과, 일단이 제2 영역에 인접되고 타단이 드레인 영역에 인접되는 P형의 제3 농도(C3)를 갖는 제3 영역(13)이 형성되고, C1>C2>C3, 또는 C1≒C2>C3이다. 저전압에서의 독출 특성이 양호하고, 백색 결함, 암전류 등의 화상 결함이 충분히 억제된다.A plurality of N-type photodiode regions 3 formed in the P-type well 2, a gate electrode 4 having one end adjacent to the photodiode region, an N-type drain region 7 adjacent to the other end thereof, A device isolation region 10 having an STI structure is provided, and the thickness of the gate oxide film 5 is 10 nm or less. One end of the gate electrode overlaps the photodiode region. A first region 11 having a P-type first concentration C1 disposed at a surface portion from the photodiode region to the drain region at a predetermined distance from one end of the gate electrode, and one end thereof is adjacent to the first region. A second region 12 having a second P-type concentration C2 having the other end overlapping with the gate electrode, and a third P-type concentration C3 having one end adjacent to the second region and the other end adjacent to the drain region; A third region 13 is formed, and C1> C2> C3 or C1 ≒ C2> C3. The read characteristic at low voltage is favorable, and image defects, such as a white defect and a dark current, are fully suppressed.

Description

고체 촬상 장치 및 그 제조 방법{SOLID-STATE IMAGING DEVICE AND METHOD OF MANUFACTURING THE SAME}Solid-state imaging device and its manufacturing method {SOLID-STATE IMAGING DEVICE AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 실시 형태 1에서의 고체 촬상 장치의 셀 구조를 도시하는 단면도,1 is a cross-sectional view showing a cell structure of a solid-state imaging device in Embodiment 1 of the present invention;

도 2는 본 발명의 실시 형태 2에서의 고체 촬상 장치의 셀 구조를 도시하는 단면도,2 is a cross-sectional view showing a cell structure of a solid-state imaging device in Embodiment 2 of the present invention;

도 3은 본 발명의 실시 형태 3에서의 고체 촬상 장치의 셀 구조를 도시하는 단면도,3 is a cross-sectional view showing a cell structure of the solid-state imaging device in Embodiment 3 of the present invention;

도 4는 고체 촬상 장치의 게이트 근방에서의 화상 결함의 발생에 대해서 설명하는 단면도,4 is a cross-sectional view for explaining generation of an image defect in the vicinity of a gate of a solid-state imaging device;

도 5는 게이트 절연막이 얇은 경우의 동일 화상 결함의 발생에 대해서 설명하는 단면도,5 is a sectional view for explaining occurrence of the same image defect when the gate insulating film is thin;

도 6은 종래예의 고체 촬상 장치의 셀 구조를 도시하는 단면도이다.6 is a cross-sectional view showing a cell structure of a solid-state imaging device of the prior art.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

1 : Si 기판 2 : P웰1 Si substrate 2 P well

3 : N형 포토다이오드 4 : 게이트 전극3: N-type photodiode 4: Gate electrode

5 : 게이트 산화막 6 : 임계값 주입 영역5 gate oxide film 6: threshold injection region

7 : 드레인 영역 8 : P형 확산층7: drain region 8: P-type diffusion layer

9 : P형 확산층 10 : 소자 분리9: P-type diffusion layer 10: device isolation

11 : P형 제1 영역 12 : P형 제2 영역11: P-type first region 12: P-type second region

13 : P형 제3 영역 14 : P형 제2A 영역13: P-type 3rd area 14: P-type 2A area

15 : P형 제2B 영역 16 : P형 제3A 영역15: P type 2B area 16: P type 3A area

본 발명은, 증폭형 MOS 센서를 이용한 고체 촬상 장치에 관한 것으로, 특히 저전압에서의 독출을 가능하게 하고, 화상 결함(특히, 백색 결함(白キズ), 암전류로 대표된다)을 억제한 고체 촬상 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state imaging device using an amplification-type MOS sensor, and in particular, a solid-state imaging device which enables reading at low voltage and suppresses image defects (in particular, white defects and dark currents). It is about.

증폭형 MOS 센서를 이용한 고체 촬상 장치는, 각 화소를 구성하는 셀마다, 포토다이오드에서 검출한 신호를 트랜지스터로 증폭하는 구조를 갖고, 고감도라는 특징을 가진다. 고체 촬상 장치의 최대의 문제의 하나는, 실리콘 반도체의 pn 접합의 역방향 리크 전류이다. 이 리크 전류를 입사광에 의해 발생하는 신호 전류와 분리할 수 없기 때문에 잡음이 되어, 고체 촬상 소자의 성능을 열화시킨다. 이 리크 전류의 원인의 하나는, 실리콘 기판에 가해지는 스트레스에 의한 것이다. The solid-state imaging device using the amplification-type MOS sensor has a structure of amplifying a signal detected by the photodiode with a transistor for each cell constituting each pixel, and has a feature of high sensitivity. One of the biggest problems of the solid-state imaging device is the reverse leakage current of the pn junction of a silicon semiconductor. Since this leak current cannot be separated from the signal current generated by the incident light, it becomes a noise and degrades the performance of a solid-state image sensor. One cause of this leakage current is due to the stress applied to the silicon substrate.

도 4는, 실리콘 기판(101) 상에, 게이트 절연막(102), 게이트 전극(103)을 형성한 상태를 도시한다. 이 구조에서, 실리콘 기판(101)의 표면 근방에서 리크 전류의 원인이 되는 스트레스가 가해지고 있었던 영역은, 게이트 전극(103)의 단으 로부터 그 주변 근방에 걸친 게이트단 영역(104)이었다. 실제로, 이 게이트단 영역(104) 내부에서, 스트레스 기인의 결정 결함(105)이 관측되었다. 이와 같은 결정 결함은, 게이트 전극(103) 하에서는 관측되지 않았다. 이것으로부터 종래에는, 고성능의 고체 촬상 소자를 설계하는 경우, 게이트단 영역(104)의 부분에서 발생하는 리크 전류를 어떻게 억제하는지가 중요하였다. 이 게이트단 영역(104)은, 게이트 전극(103)의 도면 중 좌측에 형성되는 포토다이오드로부터 신호 전하를 독출할 때의 전하의 통과점이기도 하기 때문에, 전하를 독출하기 쉽게 하는 조건과, 리크 전류를 억압하는 조건의 트레이드 오프의 설계가 이루어지게 된다. 4 illustrates a state in which the gate insulating film 102 and the gate electrode 103 are formed on the silicon substrate 101. In this structure, the region where the stress causing the leakage current was applied in the vicinity of the surface of the silicon substrate 101 was the gate end region 104 from the end of the gate electrode 103 to the vicinity of the periphery thereof. In fact, inside this gate end region 104, a crystal defect 105 due to stress was observed. Such crystal defects were not observed under the gate electrode 103. From this, in the past, when designing a high performance solid-state imaging device, it was important how to suppress the leakage current generated in the portion of the gate end region 104. Since the gate end region 104 is also a pass point of charge when the signal charge is read from the photodiode formed on the left side of the gate electrode 103 in the drawing, the condition for making it easy to read the charge and the leakage current The design of the trade-off of the conditions to suppress the will be made.

최근, 실리콘 반도체의 미세화가 진행됨에 따라서, 리크 전류의 원인으로서, 스트레스가 가해져 있는 장소가, 상술한 영역 이외에도 문제가 되는 것이 판명되었다. 도 5에 도시하는 바와 같이, 종래에 비해서 얇은 게이트 절연막(102a)이 형성되면, 종래의 게이트단 영역(104)보다도, 게이트 아래 영역(106)에서 발생하는 리크 전류가 큰 것이 판명되어 왔다. 게이트 아래 영역(106)에서 발생하는 리크 전류 중, 포토다이오드 영역(107)으로 유입되는 리크 전류(108)가 문제이고, 드레인 영역(109)으로 유입되는 리크 전류(110)는, 잡음이 되지 않기 때문에 문제없다. 게이트 전극(103)하에서 포토다이오드 영역(107)으로 유입되는 리크 전류(108)를 어떻게 억제하는가라는 과제와 함께, 포토다이오드로부터 신호 전하를 독출하기 쉽게 하는 트레이드 오프의 설계를 어떻게 하는지가 과제로 되어 왔다. In recent years, as the size of silicon semiconductors has progressed, it has been found that the place where stress is applied as a cause of the leakage current becomes a problem in addition to the above-mentioned region. As shown in FIG. 5, when a thin gate insulating film 102a is formed as compared with the conventional art, it has been found that the leakage current generated in the region below the gate 106 is larger than that of the conventional gate end region 104. Among the leak currents generated in the region under the gate 106, the leak current 108 flowing into the photodiode region 107 is a problem, and the leak current 110 flowing into the drain region 109 does not become a noise. There is no problem. In addition to the problem of how to suppress the leakage current 108 flowing into the photodiode region 107 under the gate electrode 103, the problem is how to design a trade-off that makes it easier to read signal charges from the photodiode. come.

다음에, 종래의 고체 촬상 장치의 셀 단면의 구조에 대해서, 도 6을 참조하면서 설명한다. 도 6은, 종래의 고체 촬상 장치의 셀 단면도이다(예를 들면 일본 국 특개평 11-274450호 공보 참조). Si 기판(1) 상에 P웰(2)이 형성되고, P웰(2) 내부에, 광전 변환하기 위한 N형 포토다이오드 영역(3)이 형성되어 있다. 이 N형 포토다이오드 영역(3)에, 게이트 전극(4)의 일단이 인접되어 있다. 게이트 전극(4)의 하부는 MOS형 트랜지스터 구조를 갖고 있고, 게이트 산화막(5), 트랜지스터의 임계값 주입 영역(6)이 형성되어 있다. 그리고, 이 게이트 전극(4)의 타단에는, N형 드레인 영역(7)이 인접되어 형성되어 있다. 광전 변환된 전자는, N형 포토다이오드 영역(3)에서 축적되고, N형 드레인 영역(7)에 전송되어, 신호로서 검출된다. N형 포토다이오드 영역(3)의 상면에는, 게이트 전극(4)의 일단에 인접되어 고농도의 P형 확산층(8)이, 그리고, P형 확산층(8)에 인접되어 고농도의 P형 확산층(9)이 형성되어 있다. 고농도의 P형 확산층(9)은, 포토다이오드의 상면을 실드하는 표면 실드층이고, 결정 결함이나 금속 오염에 의한 Si-SiO2 계면의 계면 준위로의 영향을 억제하기 위해서 형성되어 있다. 상기 포토다이오드 및 다수의 MOS 트랜지스터의 각 소자간은, 소자 분리부(10)에 의해서 분리되어 있다. Next, the structure of the cell cross section of the conventional solid-state imaging device is demonstrated, referring FIG. 6 is a cross-sectional view of a cell of a conventional solid-state imaging device (see, for example, Japanese Patent Laid-Open No. 11-274450). P wells 2 are formed on the Si substrate 1, and N-type photodiode regions 3 for photoelectric conversion are formed in the P wells 2. One end of the gate electrode 4 is adjacent to the N-type photodiode region 3. The lower portion of the gate electrode 4 has a MOS transistor structure, and the gate oxide film 5 and the threshold injection region 6 of the transistor are formed. The N-type drain region 7 is formed adjacent to the other end of the gate electrode 4. Photoelectrically converted electrons are accumulated in the N-type photodiode region 3, transferred to the N-type drain region 7, and detected as a signal. On the upper surface of the N-type photodiode region 3, a high concentration P-type diffusion layer 8 is adjacent to one end of the gate electrode 4 and a high concentration P-type diffusion layer 9 is adjacent to the P-type diffusion layer 8. ) Is formed. The high concentration P-type diffusion layer 9 is a surface shield layer that shields the upper surface of the photodiode, and is formed to suppress the influence of the Si-SiO 2 interface on the interface level due to crystal defects and metal contamination. Each element of the photodiode and the plurality of MOS transistors is separated by an element isolation unit 10.

상기 종래의 기술에서는, 게이트 근방의 P형 확산층(8)의 농도를, 표면 실드층을 형성하는 P형 확산층(9)의 농도보다도 낮게 함으로써, 독출 특성을 향상시키고 있다. 그러나, 게이트 전극(4) 근방의 P형 확산층(8)의 농도를 엷게 하면, Si-SiO2 계면의 계면 준위나, Si 기판(1) 중의 활성 준위를 충분히 불활성화할 수 없고, 화상 결함(백색 결함, 암전류로 대표된다) 등의 문제가 발생하는 결점이 있었다.In the above conventional technique, the readout characteristics are improved by making the concentration of the P-type diffusion layer 8 near the gate lower than that of the P-type diffusion layer 9 forming the surface shield layer. However, when the concentration of the P-type diffusion layer 8 in the vicinity of the gate electrode 4 is reduced, the interface level at the Si-SiO 2 interface and the active level in the Si substrate 1 cannot be sufficiently deactivated, resulting in an image defect ( Problems such as white defects and dark currents).

본 발명은, 저전압에서의 독출 특성이 양호하고, 화상 결함이 충분히 억제된 고체 촬상 장치를 제공하는 것을 목적으로 한다. An object of the present invention is to provide a solid-state imaging device in which read characteristics at low voltage are good and image defects are sufficiently suppressed.

본 발명의 고체 촬상 장치는, Si 기판 상의 P형 웰 내부에 형성된 입사광을 광전 변환하기 위한 다수의 N형의 포토다이오드 영역과, 상기 각 포토다이오드 영역에 일단이 인접되는 게이트 전극과, 상기 게이트 전극의 타단에 인접되는 N형의 드레인 영역과, 상기 각 포토다이오드 영역 및 MOS 트랜지스터의 조로 이루어지는 다수의 각 소자간을 각각 분리하는 STI(Shallow Trench Isolation) 구조의 소자 분리 영역을 구비하고, 게이트 산화막의 두께가 10㎚이하이다. 상기 과제를 해결하기 위해서, 상기 게이트 전극의 일단부는, 상기 포토다이오드 영역과 오버랩되고, 상기 포토다이오드 영역의 상부로부터 상기 드레인 영역에 이르는 표면부에, 상기 게이트 전극의 일단으로부터 소정 거리 이간하여 배치된 P형의 제1 농도(C1)를 갖는 제1 영역과, 일단이 상기 제1 영역에 인접되고 타단이 상기 게이트 전극과 오버랩되는 영역을 설치하여 배치된 P형의 제2 농도(C2)를 갖는 제2 영역과, 일단이 상기 제2 영역에 인접되고 타단이 상기 드레인 영역에 인접되어 배치된 P형의 제3 농도(C3)를 갖는 제3 영역이 형성되고, 각 농도의 관계가, C1>C2>C3, 또는 C1≒C2>C3이다. A solid-state imaging device of the present invention includes a plurality of N-type photodiode regions for photoelectric conversion of incident light formed inside a P-type well on a Si substrate, a gate electrode having one end adjacent to each of the photodiode regions, and the gate electrode. An N-type drain region adjacent to the other end of the substrate; and an element isolation region having a shallow trench isolation (STI) structure that separates each of a plurality of elements each of the photodiode region and the group of MOS transistors. The thickness is 10 nm or less. In order to solve the above problem, one end of the gate electrode overlaps the photodiode region, and is disposed at a surface portion from the upper portion of the photodiode region to the drain region and spaced apart from the one end of the gate electrode by a predetermined distance. A first region having a P-type first concentration C1 and a region having one end adjacent to the first region and the other end overlapping with the gate electrode; A third region having a P-type third concentration C3 having a second region and one end adjacent to the second region and the other end adjacent to the drain region is formed, and the relationship between the respective concentrations is C1> C2> C3 or C1 ≒ C2> C3.

본 발명의 고체 촬상 장치의 제조 방법은, 상기 구성의 고체 촬상 장치를 제조하는 방법으로서, 상기 각 농도를, P형 확산층을 형성하는 이온 주입에서의 도즈 량을 제어함으로써 조정하는 것을 특징으로 한다. The manufacturing method of the solid-state imaging device of this invention is a method of manufacturing the solid-state imaging device of the said structure, It is characterized by adjusting each said density | concentration by controlling the dose amount in the ion implantation which forms a P type diffused layer.

본 발명의 고체 촬상 장치의 다른 제조 방법은, 상기 구성의 고체 촬상 장치를 제조하는 방법으로서, 상기 제1 영역의 P형 확산층을 열 처리에 의해서 상기 게이트 전극하로 확산시켜서 상기 제2 영역의 P형 확산층을 형성함으로써, 상기 농도(C1)와 상기 농도(C2)를 다르게 한 것을 특징으로 한다.Another manufacturing method of the solid-state imaging device of the present invention is a method of manufacturing the solid-state imaging device having the above configuration, wherein the P-type diffusion layer in the first region is diffused under the gate electrode by heat treatment to form the P-type in the second region. By forming the diffusion layer, the concentration C1 is different from the concentration C2.

본 발명의 고체 촬상 장치의 구성에 의하면, P형 제2 및 P형 제3 영역의 P형 확산층의 농도를 개별적으로 제어함으로써, 3V 이하의 저전압 동작이 가능하고, 또한 화상 결함을 대단히 적게 할 수 있다.According to the configuration of the solid-state imaging device of the present invention, by separately controlling the concentrations of the P-type diffusion layers in the P-type second and P-type third regions, low voltage operation of 3 V or less can be achieved and image defects can be extremely small. have.

본 발명의 고체 촬상 장치에서, 상기 제2 영역의 P형 확산층의 저부가, 상기 제1 영역 및, 상기 제3 영역의 P형 확산층의 저부보다도 깊은 위치에 있는 것이 바람직하다. 또, 상기 제2 영역 및, 제3 영역의 P형 확산층의 저부가, 상기 제1 영역의 P형 확산층의 저부보다도 깊은 위치에 있는 것이 바람직하다. In the solid-state imaging device of the present invention, it is preferable that the bottom of the P-type diffusion layer in the second region is deeper than the bottom of the first region and the P-type diffusion layer in the third region. Moreover, it is preferable that the bottom part of the said 2nd area | region and the P type diffused layer of a 3rd area exists in a position deeper than the bottom part of the P type diffused layer of a said 1st area | region.

본 발명의 고체 촬상 장치의 제조 방법에서, 상기 제2 영역을 형성할 때의 이온 주입에서의 가속 에너지를, 상기 제1 영역 및 상기 제3 영역을 형성할 때보다 크게 함으로써, 상기 제2 영역의 P형 확산층의 저부를, 상기 제1 영역 및 상기 제3 영역의 P형 확산층의 저부보다도 깊게 하는 것이 바람직하다. 혹은, 상기 제2 영역 및 제3 영역을 형성할 때의 이온 주입에서의 가속 에너지를, 상기 제1 영역을 형성할 때보다 크게 함으로써, 상기 제2 영역 및 제3 영역의 P형 확산층의 저부를, 상기 제1 영역의 P형 확산층의 저부보다도 깊게 하는 것이 바람직하다. In the manufacturing method of the solid-state imaging device of the present invention, the acceleration energy in the ion implantation when forming the second region is made larger than when the first region and the third region are formed. It is preferable to make the bottom of the P-type diffusion layer deeper than the bottom of the P-type diffusion layer of the first region and the third region. Alternatively, the bottom of the P-type diffusion layer in the second region and the third region is made larger by accelerating the acceleration energy in the ion implantation when forming the second region and the third region than when forming the first region. It is preferable to make it deeper than the bottom part of the P-type diffusion layer of a said 1st area | region.

또, 상기 제2 영역 및 제3 영역 형성시의 이온 주입 이후의 열 처리에 의해 서, 상기 제2 영역 및 제3 영역의 P형 확산층의 저부를, 상기 제1 영역의 P형 확산층의 저부보다도 깊게 할 수 있다. 상기 열 처리를, 게이트 산화막 형성 공정에서의 열 처리로 할 수 있다. 또, 상기 게이트 산화막 형성 공정에, 1050℃에서 30분 이상의 어닐링 공정을 또한 실시하는 것이 바람직하다. In addition, the bottom of the P-type diffusion layer in the second region and the third region is lower than the bottom of the P-type diffusion layer in the first region by heat treatment after ion implantation at the time of forming the second region and the third region. I can deepen it. The heat treatment can be a heat treatment in a gate oxide film forming step. Moreover, it is preferable to further perform an annealing process of 30 minutes or more at 1050 degreeC to the said gate oxide film formation process.

이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 구체적으로 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described concretely with reference to drawings.

(실시 형태 1) (Embodiment 1)

도 1은, 실시 형태 1에서의 고체 촬상 장치의 셀 구조를 도시하는 단면도이다. Si 기판(1) 상의 P웰(2) 내에, 입사광을 광전 변환하기 위한, N형의 포토다이오드 영역(3)이 형성되어 있다. 게이트 전극(4)은, 그 일단부가 포토다이오드 영역(3)과의 사이에 오버랩 영역을 형성하도록 설치되어 있다. 게이트 전극(4)의 타단에 인접되어, N형의 드레인 영역(7)이 형성되어 있다. 게이트 전극(4)의 하부에는, 게이트 산화막(5)이 10㎚ 이하의 두께로 형성되어 있다. STI(Shallow Trench Isolation) 구조의 소자 분리부(10)에 의해, 포토다이오드 및 다수의 MOS 트랜지스터로 구성된 각 소자간이 분리되어 있다.  1 is a cross-sectional view showing a cell structure of the solid-state imaging device according to the first embodiment. In the P well 2 on the Si substrate 1, an N-type photodiode region 3 for photoelectric conversion of incident light is formed. One end of the gate electrode 4 is provided so as to form an overlap region between the photodiode region 3 and the photodiode region 3. Adjacent to the other end of the gate electrode 4, an N-type drain region 7 is formed. Under the gate electrode 4, a gate oxide film 5 is formed with a thickness of 10 nm or less. The element isolation unit 10 having a shallow trench isolation (STI) structure separates each element composed of a photodiode and a plurality of MOS transistors.

포토다이오드 영역(3)의 표면부에는, P형의 제1 농도를 갖는 P형 제1 영역(11)과, P형의 제2 농도를 갖는 P형 제2 영역(12)이 형성되어 있다. P형 제2 영역(12)에 인접되어 드레인 영역(7)에 걸친 영역에는, P형의 제3 농도를 갖는 P형 제3 영역(13)이 형성되어 있다. P형 제1 영역(11)은, 포토다이오드 영역(3)의 외측단 가장자리로부터, 게이트 전극(4)의 근접단에서 소정 거리 떨어진 위치에 걸친 영역 에 형성되어 있다. 이 소정 거리, 즉 게이트 전극(4)과 P형 제1 영역(11)의 이간 거리는, 0.2㎛ 이상으로 하는 것이 바람직하다. P형 제2 영역(12)은, 일단이 P형 제1 영역(11)에 인접되고, 타단은 게이트 전극(4)과 오버랩되어 있다. 단, P형 제2 영역(12)은, 게이트 전극(4)과 오버랩되지 않고 인접되어 있어도 된다. In the surface portion of the photodiode region 3, a P-type first region 11 having a P-type first concentration and a P-type second region 12 having a P-type second concentration are formed. In the region adjacent to the P-type second region 12 and across the drain region 7, a P-type third region 13 having a P-type third concentration is formed. The P-type first region 11 is formed in a region that extends from the outer edge of the photodiode region 3 to a position away from the proximal end of the gate electrode 4 by a predetermined distance. This predetermined distance, that is, the distance between the gate electrode 4 and the P-type first region 11, is preferably set to 0.2 µm or more. One end of the P-type second region 12 is adjacent to the P-type first region 11, and the other end thereof overlaps the gate electrode 4. However, the P-type second region 12 may be adjacent to each other without overlapping with the gate electrode 4.

이 구조에서, P형 제1 영역(11)의 농도를 C1, P형 제2 영역(12)의 농도를 C2, P형 제3 영역(12)의 농도를 C3로 나타내면, 각 농도의 관계는, C1>C2>C3 또는, C1≒C2>C3이다. In this structure, when the concentration of the P-type first region 11 is represented by C1, the concentration of the P-type second region 12 is represented by C2, and the concentration of the P-type third region 12 is represented by C3, the relationship between the respective concentrations is , C1> C2> C3, or C1 ≒ C2> C3.

여기에서, 화상 결함(백색 결함, 암전류로 대표된다)이 대단히 적은 개체 촬상 장치를 얻기 위해서는, P형 제2 영역(12)을 형성하기 위한, B+ 이온 주입의 도즈(dose)량이, 2.0E12/㎠ 이상인 것이 바람직하다. 또, 고농도의 P형 제1 영역(11)을 열 확산에 의해서 게이트 전극(4)하까지 확산함으로써, P형 제1 영역(11)보다도 농도가 낮은 P형 제2 영역(12)을 형성해도 된다. Here, in order to obtain the individual imaging device with very few image defects (represented by white defects and dark currents), the dose of B + ion implantation for forming the P-type second region 12 is 2.0E12 /. It is preferable that it is cm <2> or more. Moreover, even if the high concentration P-type first region 11 is diffused below the gate electrode 4 by thermal diffusion, the P-type second region 12 having a lower concentration than the P-type first region 11 can be formed. do.

독출 특성에 관해서는, N형 포토다이오드 영역(3)이 게이트 전극(4)과 오버랩되어 있기 때문에, P형 제3 영역(13)의 B+ 도즈량을 제어함으로써, 저전압 동작이 가능한 개체 촬상 장치를 얻을 수 있다. 게이트 전극(4)과 포토다이오드 영역(3) 사이의 오버랩 영역의 길이, 즉 도 1에서의 가로방향의 거리는, 0.1㎛∼0.3㎛의 범위로 설정하는 것이 바람직하다. 또, P형 제3 영역(13)을 형성하기 위한 B+ 도즈량은, P형 제2 영역(12)보다도 작은 것이 바람직하다. As for the readout characteristic, since the N-type photodiode region 3 overlaps with the gate electrode 4, the object imaging apparatus capable of low voltage operation is controlled by controlling the amount of B + dose in the P-type third region 13. You can get it. It is preferable that the length of the overlap region between the gate electrode 4 and the photodiode region 3, that is, the distance in the transverse direction in FIG. 1, is set in the range of 0.1 µm to 0.3 µm. In addition, the amount of B + dose for forming the P-type third region 13 is preferably smaller than that of the P-type second region 12.

(실시 형태 2) (Embodiment 2)

도 2는, 실시 형태 2에서의 고체 촬상 장치의 셀 구조를 도시하는 단면도이 다. 상술한 실시 형태 1과 동일한 부분에 대해서는, 동일한 참조 번호를 부여하고 있고, 설명은 생략한다. 2 is a cross-sectional view showing a cell structure of the solid-state imaging device in the second embodiment. About the same part as Embodiment 1 mentioned above, the same reference number is attached | subjected, and description is abbreviate | omitted.

본 실시 형태에서는, 실시 형태 1에서의 P형 제2 영역(12) 대신에, P형 제2A 영역(14)이 형성되어 있다. P형 제2A 영역(14)은, P형 확산층의 저부가, P형 제1 영역(11), 및 P형 제3 영역(13)의 P형 확산층의 저부보다도 깊은 위치에 있는 것이 특징이다. P형 제2A 영역(14)의 P형 확산층의 저부를, P형 제1 영역 및, P형 제3 영역보다도 깊게 하기 위해서는, 이온 주입의 가속 에너지를 크게 한다. 즉, P형 제1 영역(11)의 가속 에너지를 E1, P형 제2A 영역(14)의 가속 에너지를 E2A, P형 제3 영역(13)의 가속 에너지를 E3로 나타내면, 각 가속 에너지의 관계는, E1≒E3<E2A이다. In this embodiment, instead of the P-type second region 12 in the first embodiment, the P-type second A region 14 is formed. The P-type 2A region 14 is characterized in that the bottom of the P-type diffusion layer is deeper than the bottom of the P-type diffusion layer of the P-type first region 11 and the P-type third region 13. In order to make the bottom of the P-type diffusion layer of the P-type 2A region 14 deeper than the P-type first region and the P-type third region, the acceleration energy of ion implantation is increased. That is, when the acceleration energy of the P-type first region 11 is represented by E1 and the acceleration energy of the P-type second A region 14 is represented by E2A and the acceleration energy of the P-type third region 13 is represented by E3, The relationship is E1 ≒ E3 <E2A.

이 구조에 의해서, N형 포토다이오드 영역(3)과 게이트 전극(4)이 오버랩된 영역에서, 게이트 전극(4)의 단 근방에 발생하는 활성 준위를 불활성화할 수 있고, 화상 결함(백색 결함, 암전류로 대표된다)를 더욱 개선할 수 있다. By this structure, in the region where the N-type photodiode region 3 and the gate electrode 4 overlap, the active level occurring near the end of the gate electrode 4 can be deactivated, and the image defect (white defect) , Represented by a dark current) can be further improved.

(실시 형태 3)  (Embodiment 3)

도 3은, 실시 형태 3에서의 고체 촬상 장치의 셀 구조를 도시하는 단면도이다. 상술한 실시 형태 1과 동일한 부분에 대해서는, 동일한 참조 번호를 부여하고 있고, 설명은 생략한다.  3 is a cross sectional view showing a cell structure of the solid-state imaging device according to the third embodiment. About the same part as Embodiment 1 mentioned above, the same reference number is attached | subjected, and description is abbreviate | omitted.

본 실시 형태에서는, 실시 형태 1에서의 P형 제2 영역(12), 및 P형 제3 영역(13) 대신에, P형 제2B 영역(15), 및 P형 제3A 영역(16)이 형성되어 있다. P형 제2B 영역(15), 및 P형 제3A 영역(16)의 P형 확산층의 저부가, P형 제1 영역보다도 깊은 위치에 있는 것이 특징이다. 이 구조를 얻기 위해서, P형 확산층 형성시의 이온 주입의 에너지를 크게 함으로써, P형 제2B 영역(15) 및 P형 제3A 영역(16)의 P형 확산층의 저부를, P형 제1 영역(11)보다도 깊게 한다. 즉, P형 제1 영역(11)의 가속 에너지를 E1, P형 제2B 영역(15)의 가속 에너지를 E2B, P형 제3A 영역(16)의 가속 에너지를 E3A로 나타내면, 각 가속 에너지의 관계는, E1<E2B≒E3A이다. In the present embodiment, instead of the P-type second region 12 and the P-type third region 13 in the first embodiment, the P-type 2B region 15 and the P-type 3A region 16 are provided. Formed. The bottom portion of the P-type diffusion layer of the P-type 2B region 15 and the P-type 3A region 16 is located at a position deeper than that of the P-type first region. In order to obtain this structure, the bottom of the P-type diffusion layer of the P-type 2B region 15 and the P-type 3A region 16 is increased by increasing the energy of ion implantation during formation of the P-type diffusion layer. Deeper than (11). That is, when the acceleration energy of the P-type first region 11 is represented by E1, the acceleration energy of the P-type second B region 15 is represented by E2B, and the acceleration energy of the P-type 3A region 16 is represented by E3A, The relationship is E1 <E2B ≒ E3A.

또, 깊이를 다르게 하는 다른 방법으로서, 이온 주입 후의 열 처리에 의해서, P형 확산층을 아래 방향으로 열을 확산시켜서, P형 확산층의 저부를 보다 깊게 하는 방법을 이용할 수 있다. 이 때의 열 처리는, 게이트 산화막(5)을 형성하는 공정을 겸용할 수 있다. 또, 게이트 산화 공정에 어닐링 공정을 추가함으로써, 보다 큰 효과를 얻을 수 있다. 이 때의 어닐링 온도는, 1050℃ 이상이 바람직하다. 어닐링의 추가에 의해, N형 포토다이오드 영역(3)과 게이트 전극(4)이 오버랩된 영역에서의, 게이트 전극(4)의 단 근방에 발생한 활성 준위가 불활성화된다. 그것뿐만 아니라, 그때까지 축적된 응력, 특히 소자 분리부(10)에 축적된 응력을 완화하여, 그와 같은 응력에 기인하는 결정 결함 기인의 화상 결함(백색 결함, 암전류로 대표된다)의 억제에 대해서도 효과를 얻을 수 있다.As another method of varying the depth, a method of deepening the bottom of the P-type diffusion layer by diffusing heat downward in the P-type diffusion layer by heat treatment after ion implantation can be used. The heat treatment at this time can also serve as a step of forming the gate oxide film 5. Moreover, a larger effect can be acquired by adding an annealing process to a gate oxidation process. As for annealing temperature at this time, 1050 degreeC or more is preferable. By the addition of the annealing, the active level generated near the end of the gate electrode 4 in the region where the N-type photodiode region 3 and the gate electrode 4 overlap is inactivated. Not only that, but also the stress accumulated up to that time, in particular, the stress accumulated in the element isolation unit 10 is alleviated, and the suppression of image defects (represented by white defects and dark currents) due to crystal defects caused by such stresses is achieved. Effects can also be obtained.

본 발명에 의해, 저전압에서의 독출 특성이 양호하고, 백색 결함, 암전류 등의 화상 결함이 충분히 억제되는 고체 촬상 장치 및 그 제조 방법이 제공된다.According to the present invention, there is provided a solid-state imaging device and a method of manufacturing the same, in which the readout characteristics at low voltage are good and image defects such as white defects and dark currents are sufficiently suppressed.

Claims (10)

Si 기판 상의 P형 웰 내부에 형성된, 입사광을 광전 변환하기 위한 다수의 N형의 포토다이오드 영역과, 상기 각 포토다이오드 영역에 일단이 인접되는 게이트 전극과, 상기 게이트 전극의 타단에 인접되는 N형의 드레인 영역과, 상기 각 포토다이오드 영역 및 MOS 트랜지스터의 조로 이루어지는 다수의 각 소자간을 각각 분리하는 STI(Shal1ow Trench Isolation) 구조의 소자 분리 영역을 구비하고, 게이트 산화막의 두께가 10㎚ 이하인 고체 촬상 장치에 있어서, A plurality of N-type photodiode regions for photoelectric conversion of incident light, formed inside a P-type well on a Si substrate, a gate electrode having one end adjacent to each photodiode region, and an N-type adjacent to the other end of the gate electrode A solid-state image having a drain region of and a device isolation region having a Sl (Shal1ow Trench Isolation) structure for separating each of a plurality of elements each of the photodiode region and the set of MOS transistors, the gate oxide film having a thickness of 10 nm or less; In the apparatus, 상기 게이트 전극의 일단부는, 상기 포토다이오드 영역과 오버랩되고, One end of the gate electrode overlaps with the photodiode region, 상기 포토다이오드 영역의 상부로부터 상기 드레인 영역에 이르는 표면부에, 상기 게이트 전극의 일단으로부터 소정 거리 이간하여 배치된 P형의 제1 농도(C1)를 갖는 제1 영역과, 일단이 상기 제1 영역에 인접되고 타단이 상기 게이트 전극과 오버랩되는 영역을 설치하여 배치된 P형의 제2 농도(C2)를 갖는 제2 영역과, 일단이 상기 제2 영역에 인접되고 타단이 상기 드레인 영역에 인접되어 배치된 P형의 제3 농도(C3)를 갖는 제3 영역이 형성되며, A first region having a first P-type concentration C1 disposed at a predetermined distance from one end of the gate electrode to a surface portion from the upper portion of the photodiode region to the drain region, and one end of the first region; A second region having a P-type second concentration (C2) disposed adjacent to the other end and overlapping with the gate electrode, one end adjacent to the second region, and the other end adjacent to the drain region; A third region having a third P-type concentration C3 disposed therein is formed, 각 농도의 관계가, C1>C2>C3, 또는 C1≒C2>C3인 것을 특징으로 하는 고체 촬상 장치. The relationship between each concentration is C1> C2> C3 or C1 CC2> C3. The solid-state imaging device characterized by the above-mentioned. 제1항에 있어서, 상기 제2 영역의 P형 확산층의 저부가, 상기 제1 영역 및, 상기 제3 영역의 P형 확산층의 저부보다도 깊은 위치에 있는 고체 촬상 장치. The solid-state imaging device according to claim 1, wherein the bottom of the P-type diffusion layer in the second region is deeper than the bottom of the first region and the P-type diffusion layer in the third region. 제1항에 있어서, 상기 제2 영역 및, 제3 영역의 P형 확산층의 저부가, 상기 제1 영역의 P형 확산층의 저부보다도 깊은 위치에 있는 고체 촬상 장치. The solid-state imaging device according to claim 1, wherein a bottom of the second region and a P-type diffusion layer of the third region is deeper than a bottom of the P-type diffusion layer of the first region. Si 기판 상의 P형 웰 내부에 형성된, 입사광을 광전 변환하기 위한 다수의 N형의 포토다이오드 영역과, 상기 각 포토다이오드 영역에 일단이 인접되는 게이트 전극과, 상기 게이트 전극의 타단에 인접되는 N형의 드레인 영역과, 상기 각 포토다이오드 영역 및 MOS 트랜지스터의 조로 이루어지는 다수의 각 소자간을 각각 분리하는 STI 구조의 소자 분리 영역을 구비하고, 게이트 산화막의 두께가 10㎚ 이하인 고체 촬상 장치의 제조 방법에 있어서, A plurality of N-type photodiode regions for photoelectric conversion of incident light, formed inside a P-type well on a Si substrate, a gate electrode having one end adjacent to each photodiode region, and an N-type adjacent to the other end of the gate electrode And a device isolation region having an STI structure that separates each of a plurality of elements formed of the respective groups of photodiode regions and MOS transistors, and has a thickness of a gate oxide film of 10 nm or less. In 상기 게이트 전극을, 그 일단부가 상기 포토다이오드 영역과 오버랩되도록 형성하고, The gate electrode is formed such that one end thereof overlaps with the photodiode region, 상기 포토다이오드 영역의 상부로부터 상기 드레인 영역에 이르는 표면부에, 상기 게이트 전극의 일단으로부터 소정 거리 이간하여 배치된 P형의 제1 농도(C1)를 갖는 제1 영역과, 일단이 상기 제1 영역에 인접되고 타단이 상기 게이트 전극과 오버랩되는 영역을 설치하여 배치된 P형의 제2 농도(C2)를 갖는 제2 영역과, 일단이 상기 제2 영역에 인접되고 타단이 상기 드레인 영역에 인접되어 배치된 P형의 제3 농도(C3)를 갖는 제3 영역을, 각 농도의 관계가, C1>C2>C3, 또는 C1≒C2>C3이 되도록 형성하며, A first region having a first P-type concentration C1 disposed at a predetermined distance from one end of the gate electrode to a surface portion from the upper portion of the photodiode region to the drain region, and one end of the first region; A second region having a P-type second concentration (C2) disposed adjacent to the other end and overlapping with the gate electrode, one end adjacent to the second region, and the other end adjacent to the drain region; The third region having the third concentration (C3) of the P-type arranged is formed so that the relationship of each concentration is C1> C2> C3, or C1 ≒ C2> C3, 상기 각 농도를, P형 확산층을 형성하는 이온 주입에서의 도즈량을 제어함으 로써 조정하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. The respective concentrations are adjusted by controlling the dose in ion implantation forming the P-type diffusion layer. Si 기판 상의 P형 웰 내부에 형성된, 입사광을 광전 변환하기 위한 다수의 N형의 포토다이오드 영역과, 상기 각 포토다이오드 영역에 일단이 인접되는 게이트 전극과, 상기 게이트 전극의 타단에 인접되는 N형의 드레인 영역과, 상기 각 포토다이오드 영역 및 MOS 트랜지스터의 조로 이루어지는 다수의 각 소자간을 각각 분리하는 STI 구조의 소자 분리 영역을 구비하고, 게이트 산화막의 두께가 10㎚ 이하인 고체 촬상 장치의 제조 방법에 있어서, A plurality of N-type photodiode regions for photoelectric conversion of incident light, formed inside a P-type well on a Si substrate, a gate electrode having one end adjacent to each photodiode region, and an N-type adjacent to the other end of the gate electrode And a device isolation region having an STI structure that separates each of a plurality of elements formed of the respective groups of photodiode regions and MOS transistors, and has a thickness of a gate oxide film of 10 nm or less. In 상기 게이트 전극을, 그 일단부가 상기 포토다이오드 영역과 오버랩되도록 형성하고, The gate electrode is formed such that one end thereof overlaps with the photodiode region, 상기 포토다이오드 영역의 상부로부터 상기 드레인 영역에 이르는 표면부에, 상기 게이트 전극의 일단으로부터 소정 거리 이간하여 배치된 P형의 제1 농도(C1)를 갖는 제1 영역과, 일단이 상기 제1 영역에 인접되고 타단이 상기 게이트 전극과 오버랩되는 영역을 설치하여 배치된 P형의 제2 농도(C2)를 갖는 제2 영역과, 일단이 상기 제2 영역에 인접되고 타단이 상기 드레인 영역에 인접되어 배치된 P형의 제3 농도(C3)를 갖는 제3 영역을, 각 농도의 관계가, C1>C2>C3이 되도록 형성하며, A first region having a first P-type concentration C1 disposed at a predetermined distance from one end of the gate electrode to a surface portion from the upper portion of the photodiode region to the drain region, and one end of the first region; A second region having a P-type second concentration (C2) disposed adjacent to the other end and overlapping with the gate electrode, one end adjacent to the second region, and the other end adjacent to the drain region; The third region having the third P-type concentrations C3 arranged is formed so that the relationship of each concentration is C1> C2> C3, 상기 제1 영역의 P형 확산층을 열 처리에 의해서 상기 게이트 전극하로 확산시켜서 상기 제2 영역의 P형 확산층을 형성함으로써, 상기 농도(C1)와 상기 농도(C2)를 다르게 한 것을 특징으로 하는 고체 촬상 장치의 제조 방법. Characterized by varying the concentration (C1) and the concentration (C2) by diffusing the P-type diffusion layer in the first region under the gate electrode by heat treatment to form the P-type diffusion layer in the second region. The manufacturing method of an imaging device. 제4항 또는 제5항에 있어서, 상기 제2 영역을 형성할 때의 이온 주입에서의 가속 에너지를, 상기 제1 영역 및 상기 제3 영역을 형성할 때보다 크게 함으로써, 상기 제2 영역의 P형 확산층의 저부를, 상기 제1 영역 및 상기 제3 영역의 P형 확산층의 저부보다도 깊게 하는 고체 촬상 장치의 제조 방법. The P of the second region according to claim 4 or 5, wherein the acceleration energy in the ion implantation at the time of forming the second region is made larger than the time of forming the first region and the third region. The manufacturing method of the solid-state imaging device which makes the bottom part of a type | mold diffused layer deeper than the bottom part of the P-type diffused layer of a said 1st area and a said 3rd area. 제4항 또는 제5항에 있어서, 상기 제2 영역 및 제3 영역을 형성할 때의 이온 주입에서의 가속 에너지를, 상기 제1 영역을 형성할 때보다 크게 함으로써, 상기 제2 영역 및 제3 영역의 P형 확산층의 저부를, 상기 제1 영역의 P형 확산층의 저부보다도 깊게 하는 고체 촬상 장치의 제조 방법. The said 2nd area | region and 3rd of Claim 4 or 5 by making acceleration energy in ion implantation at the time of forming the said 2nd area | region and a 3rd area | region larger than when forming the said 1st area | region. A method of manufacturing a solid-state imaging device, wherein the bottom of the P-type diffusion layer in the region is deeper than the bottom of the P-type diffusion layer in the first region. 제4항 또는 제5항에 있어서, 상기 제2 영역 및 제3 영역 형성시의 이온 주입 이후의 열 처리에 의해서, 상기 제2 영역 및 제3 영역의 P형 확산층의 저부를, 상기 제1 영역의 P형 확산층의 저부보다도 깊게 하는 고체 촬상 장치의 제조 방법. The bottom part of the P type diffusion layer of the said 2nd area | region and a 3rd area | region by heat processing after the ion implantation at the time of forming said 2nd area | region and 3rd area | region is a said 1st area | region. The manufacturing method of the solid-state imaging device made deeper than the bottom part of the P-type diffusion layer of this. 제8항에 있어서, 상기 열 처리가, 게이트 산화막 형성 공정에서의 처리인 고체 촬상 장치의 제조 방법. The manufacturing method of the solid-state imaging device of Claim 8 whose said heat processing is a process in a gate oxide film formation process. 제9항에 있어서, 상기 게이트 산화막 형성 공정에, 1050℃에서 30분 이상의 어닐링 공정을 또한 실시하는 고체 촬상 장치의 제조 방법.The manufacturing method of the solid-state imaging device of Claim 9 which further performs an annealing process of 30 minutes or more at 1050 degreeC to the said gate oxide film formation process.
KR1020040082654A 2003-10-16 2004-10-15 Solid-state imaging device and method of manufacturing the same KR100597124B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00356590 2003-10-16
JP2003356590A JP4758061B2 (en) 2003-10-16 2003-10-16 Solid-state imaging device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20050036819A KR20050036819A (en) 2005-04-20
KR100597124B1 true KR100597124B1 (en) 2006-07-05

Family

ID=34373600

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040082654A KR100597124B1 (en) 2003-10-16 2004-10-15 Solid-state imaging device and method of manufacturing the same

Country Status (7)

Country Link
US (2) US7030433B2 (en)
EP (1) EP1524697B1 (en)
JP (1) JP4758061B2 (en)
KR (1) KR100597124B1 (en)
CN (1) CN100435341C (en)
DE (1) DE602004030984D1 (en)
TW (1) TW200515591A (en)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282521B2 (en) * 2004-03-26 2009-06-24 株式会社東芝 Solid-state imaging device and mobile phone having image processing function
US7115924B1 (en) * 2005-06-03 2006-10-03 Avago Technologies Sensor Ip Pte. Ltd. Pixel with asymmetric transfer gate channel doping
KR100699849B1 (en) 2005-06-21 2007-03-27 삼성전자주식회사 CMOS image device with local impurity region and method of manufacturing the same
JP4313789B2 (en) * 2005-07-29 2009-08-12 富士通マイクロエレクトロニクス株式会社 Semiconductor imaging device and manufacturing method thereof
KR100871714B1 (en) * 2005-12-05 2008-12-05 한국전자통신연구원 Transfer Transistor and Low-Noise Image Sensor possessing it
US7999342B2 (en) * 2007-09-24 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Image sensor element for backside-illuminated sensor
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
KR100997326B1 (en) * 2007-12-27 2010-11-29 주식회사 동부하이텍 Image Sensor and Methof for Manufacturing Thereof
JP5317343B2 (en) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Semiconductor device and manufacturing method thereof
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP4832541B2 (en) * 2009-03-17 2011-12-07 シャープ株式会社 Solid-state imaging device and electronic information device
JP5493430B2 (en) * 2009-03-31 2014-05-14 ソニー株式会社 SOLID-STATE IMAGING DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE
JP5356970B2 (en) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Semiconductor device
WO2011111662A1 (en) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 Solid-state image pickup device
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (en) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Semiconductor device and manufacturing method thereof
JP5087655B2 (en) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Semiconductor device and manufacturing method thereof
FR2971887B1 (en) * 2011-02-17 2013-02-22 St Microelectronics Sa PHOTOSITY WITH IMPROVED LOAD TRANSFER
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
JP5458135B2 (en) * 2012-03-28 2014-04-02 シャープ株式会社 Manufacturing method of solid-state imaging device
US9287319B2 (en) * 2012-11-16 2016-03-15 Sri International CMOS multi-pinned (MP) pixel
JP6184761B2 (en) * 2013-06-11 2017-08-23 浜松ホトニクス株式会社 Solid-state imaging device
JP2017092084A (en) * 2015-11-02 2017-05-25 キヤノン株式会社 Image pickup device and method of manufacturing the same
US10777591B2 (en) * 2017-08-15 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor device
JP2020021775A (en) * 2018-07-30 2020-02-06 キヤノン株式会社 Solid-state image pickup device and imaging system
CN109817654A (en) * 2019-02-14 2019-05-28 德淮半导体有限公司 Imaging sensor and forming method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161958A (en) * 1993-12-09 1995-06-23 Nec Corp Solid-state image pick up device
KR100192954B1 (en) * 1996-07-18 1999-06-15 김광호 Image pick-up device with a vertical transmission gate
US6023081A (en) * 1997-11-14 2000-02-08 Motorola, Inc. Semiconductor image sensor
US6100556A (en) * 1997-11-14 2000-08-08 Motorola Inc. Method of forming a semiconductor image sensor and structure
US6690423B1 (en) 1998-03-19 2004-02-10 Kabushiki Kaisha Toshiba Solid-state image pickup apparatus
JPH11274450A (en) * 1998-03-19 1999-10-08 Toshiba Corp Solid-state image pick up device
JPH11274459A (en) 1998-03-20 1999-10-08 Toshiba Corp Solid-state image pickup device
JP2000077647A (en) * 1998-09-01 2000-03-14 Matsushita Electronics Industry Corp Solid-state image pickup device and its manufacture
JP4284752B2 (en) * 1999-05-31 2009-06-24 ソニー株式会社 Solid-state image sensor
JP3934827B2 (en) * 1999-06-30 2007-06-20 株式会社東芝 Solid-state imaging device
JP4419238B2 (en) * 1999-12-27 2010-02-24 ソニー株式会社 Solid-state imaging device and manufacturing method thereof
JP2002198510A (en) * 2000-12-27 2002-07-12 Sony Corp Solid-state image pickup element and its manufacturing method
US20020106865A1 (en) * 2001-02-05 2002-08-08 Tai-Ju Chen Method of forming shallow trench isolation
DE10132430B4 (en) * 2001-07-04 2010-02-18 Advanced Micro Devices, Inc., Sunnyvale A method of forming a thin oxide layer with improved reliability on a semiconductor surface
JP3723124B2 (en) * 2001-12-14 2005-12-07 株式会社東芝 Solid-state imaging device
IL156497A (en) * 2002-06-20 2007-08-19 Samsung Electronics Co Ltd Image sensor and method of fabricating the same
KR100508086B1 (en) * 2002-09-11 2005-08-17 삼성전자주식회사 Cmos image sensor and method of fabricating the same

Also Published As

Publication number Publication date
DE602004030984D1 (en) 2011-02-24
US7329557B2 (en) 2008-02-12
US20060128052A1 (en) 2006-06-15
KR20050036819A (en) 2005-04-20
US20050082631A1 (en) 2005-04-21
JP4758061B2 (en) 2011-08-24
EP1524697A3 (en) 2006-10-18
TW200515591A (en) 2005-05-01
CN100435341C (en) 2008-11-19
CN1610126A (en) 2005-04-27
JP2005123395A (en) 2005-05-12
US7030433B2 (en) 2006-04-18
EP1524697A2 (en) 2005-04-20
EP1524697B1 (en) 2011-01-12

Similar Documents

Publication Publication Date Title
KR100597124B1 (en) Solid-state imaging device and method of manufacturing the same
KR100683304B1 (en) Solid-state image sensor
US6417074B2 (en) Method of manufacturing a structure for reducing leakage currents by providing isolation between adjacent regions of an integrated circuit
KR100676284B1 (en) Solid-state image sensor and method for fabricating the same
JP5100988B2 (en) Image sensor and manufacturing method thereof
KR100760913B1 (en) CMOS Image Sensor and Method for Manufacturing the same
US20170373104A1 (en) Solid-state imaging device and method for fabricating same
JPH07161958A (en) Solid-state image pick up device
US20150008482A1 (en) Semiconductor device and manufacturing method thereof
JP2008153566A (en) Solid-state imaging apparatus, and method of manufacturing the same
KR100562668B1 (en) A fabricating method of image sensor with decreased dark signal
US20070102739A1 (en) Cmos image sensor
US20040217351A1 (en) Solid-state imaging device and method of manufacturing the same
KR20090071067A (en) Image sensor and method for manufacturing thereof
US20050158907A1 (en) Image sensor device and method of fabricating the same
JP2007201088A (en) Solid-state image pickup element
KR100776151B1 (en) A fabricating method of image sensor with improved high intergation
JP2003318383A (en) Solid-state image sensor and method for manufacturing the same
JP2007234874A (en) Method of manufacturing solid-state imaging apparatus
JP2007201087A (en) Solid-state image pickup element and manufacturing method thereof
KR100761048B1 (en) High-sensitivity ccd image sensor and fabrication method thereof
CN109256402B (en) CMOS image sensor and photodiode and forming method
KR100841208B1 (en) A fabricating method of image sensor with decreased dark signal
TW202205651A (en) Transistors having increased effective channel width
TW202203445A (en) Transistors having increased effective channel width

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120611

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee